JPH0648690B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0648690B2
JPH0648690B2 JP2089264A JP8926490A JPH0648690B2 JP H0648690 B2 JPH0648690 B2 JP H0648690B2 JP 2089264 A JP2089264 A JP 2089264A JP 8926490 A JP8926490 A JP 8926490A JP H0648690 B2 JPH0648690 B2 JP H0648690B2
Authority
JP
Japan
Prior art keywords
silicon
region
layer
doped
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2089264A
Other languages
English (en)
Other versions
JPH02295129A (ja
Inventor
ホデフリダス ラファエル マース ヘンリカス
アルトゥール ファン エス ローランド
ウィルヘルムス アドリアヌス ファン デル フェルデン ヨハネス
ヘンリカス クラネン ペテル
Original Assignee
エヌ ベー フィリップス フルーイランペンファブリケン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エヌ ベー フィリップス フルーイランペンファブリケン filed Critical エヌ ベー フィリップス フルーイランペンファブリケン
Publication of JPH02295129A publication Critical patent/JPH02295129A/ja
Publication of JPH0648690B2 publication Critical patent/JPH0648690B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/30—Diffusion for doping of conductive or resistive layers
    • H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/096—Lateral transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/911—Differential oxidation and etching

Landscapes

  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一方の主表面に隣接して画成されたデバイス
エリアを有する半導体本体を準備し、前記主表面上にシ
リコン層を堆積し、該シリコン層内にドーパント不純物
を、該シリコン層の一領域をドーパント不純物から遮へ
いして注入して前記主表面上に前記デバイスエリアの１
つのデバイス領域の接点接続用ドープシリコン領域を形
成し、前記シリコン層を選択的にエッチングしてアンド
ープシリコン領域を除去する工程を含む半導体装置の製
造方法に関するものである。
（従来の技術） 係る半導体装置の製造方法は「IEEE Transa ctioens on
electeon devices」Vol.35.No.10（1988年10月）、PP.
1601-1608に発表されているヤマモト ヨースケ及びサ
クマ カズヒトの論文「SDX：A novel self-aligned te
chnique and its application to high speed bipolar
LSI’ｓ」に開示されている。
上記の論文に開示されている方法では、窒化シリコンマ
スク層で覆われたシリコンアイランドを取り囲む酸化シ
リコン領域を有する表面上にシリコン層をアンドープポ
リシリコン層として堆積し、前記酸化シリコン層及び窒
化シリコン層内に予め打ち込んだ又は拡散したホウ素イ
オンの形態のドーパント不純物を熱拡散処理により上側
のポリシリコン層内に外方拡散させて注入する。上記の
論文に開示されている方法は、ホウ素は酸化シリコン層
からは比較的容易に拡散していくが、窒化シリコン層か
らは極めて僅かのホウ素が拡散していくだけであるとい
う事実に基づいている。これがため、、窒化シリコン層
上に位置するポリシリコン層はほぼアンドープのままに
なり、このアンドープポリシリコン領域は上記論文に記
載されているように適当な選択性エッチャント（水酸化
カリウム）を用いて選択的にエッチ除去することができ
る。次に窒化シリコン層を除去して下側のシリコンアイ
ランドを露出させた後に、不純物をシリコンアイランド
内に注入してベース及びエミッタ領域を形成することが
できるため、ドープポリシリコン領域がこのように形成
されたバイポーラトランジスタのベース領域の側壁に接
触する電気接点を与えることができる。
（発明が解決しようとする課題） 従って、上記の論文に開示されている方法は、酸化シリ
コン装置及び窒化シリコン層からの外方拡散の相対速度
差に基づいており、これは制御が難しく、プロセス状態
に応じて変化し易い。ホウ素拡散は酸化シリコンの上側
部分からのみ生じるので、この方法は低い加速電圧を用
いるが高いホウ素ドーズを与えるイオン打ち込み処理を
必要とするため、打ち込み処理のために１スライス当り
１時間程度の時間を必要とする。更に、酸化シリコンを
ホウ素ガラスに変換する熱拡散処理は窒化シリコンの少
なくとも若干部分もホウ素ガラスに変換し、このホウ素
ガラス部分がその上にポリシリコン層をドープすること
が起こり得る。更に、上記の論文に開示された方法はド
ープすべきでないポリシリコン領域の下側にマスク用窒
化シリコン層の使用を必要とし、この方法はドープポリ
シリコン領域を段差部の側壁に隣接する表面上に設ける
必要がある場合には使用し得ない。その理由は、この場
合にはドープポリシリコン領域を段差部の側壁に接触さ
せることができないためである。
本発明は、上述の問題を解決するために、一方の主表面
に隣接して画成されたデバイスエリアを有する半導体本
体を準備し、前記主表面上にシリコン層を堆積し、該シ
リコン層内にドーパント不純物を、該シリコン層の一領
域をドーパント不純物から遮へいして注入して前記主表
面上に前記デバイスエリアの１つのデバイス領域の接点
接続用ドープシリコン領域を形成し、前記シリコン層を
選択的にエッチングしてアンドープシリコン領域を除去
する工程を含む半導体装置の製造方法において、前記主
表面に前記デバイスエリアを限界する側壁及び上部表面
を有する段差部を形成することによって前記デバイスエ
リアを画成し、前記シリコン層を前記段差部の側壁及び
上部表面並びに隣接する低部表面区域を覆うように堆積
し、ドーパント不純物を前記側壁上のシリコン領域がこ
のドーパント不純物から遮へいされるように注入し、こ
のアンドープ側壁シリコン領域を選択エッチングにより
除去し、前記段差部に隣接する低部表面区域上のシリコ
ン領域をマスクし、前記段差部の上部表面上のシリコン
部分を除去することを特徴とする。
従って、本発明の方法によれば、ドーパント不純物をシ
リコン層の表面内に、側壁シリコン領域がドーパント不
純物から遮へいされるように注入してアンドープ側壁シ
リコン領域を選択的にエッチ除去することによってデバ
イスエリアのデバイス領域の接点接続用のドープシリコ
ン領域を段差部に隣接して設けることが、従来の方法の
ようにポリシリコン層の下側にマスク層を必要とするこ
となく且つ下側層からのドーパント不純物の拡散の相対
速度差によらずに達成することができる。更に、本発明
の方法は長時間に亘亘る低い加速電圧の高ドーズイオン
打ち込み処理を必要としない。
ドーパント不純物はホウ素イオンの打ち込みにより注入
し、側壁シリコン領域が打ち込み処理の方向性並びに段
差部の上部表面上のシリコン領域により与えられる遮へ
い作用によって自動的にドーパント不純物から遮へいさ
れるようにするのが好ましい。通常常、シリコン層はポ
リシリコン層として堆積するが、アモルフアスシリコン
層として堆積し、これを後続の処理、例えば打ち込みイ
オンを拡散させる加熱処理中に再結晶化させることもで
きる。
本発明者は、驚いたことに、シリコン層の表面内への不
純物の注入は格別臨界的な工程でなく、例えば不純物を
順次の打ち込み及び拡散により注入する場合に拡散処理
の長さが格別臨界的でないことを確かめた。実際上、本
発明者は、注入不純物が段差部の側壁ポリシリコン領域
内へ拡散する速度が低部表面区域上のポリシリコン領域
内へ拡散する速度より著しく低いことを確かめた。
この著しい拡散速度差は、不純物は粒界面を横切る方向
に拡散しにくいこと及びポリシリコンの結晶粒は粒界面
が下地表面に垂直に整列して生長しようとすることに関
係があるものと信じられる。従って、低部表面区域上の
ポリシリコン領域内へのホウ素イオンの下方拡散は主に
粒界面に沿うが、側壁ポリシリコン領域内に侵入するの
に必要な不純物の拡散方向は主に粒界面を横切る方向で
あるのでこの拡散は著しく低速になる。
ドーパント不純物は低部表面区域上のシリコン領域をマ
スクする前にシリコン層内に打ち込むことができる。次
に、低部表面区域上のシリコン領域をシリコン層に流動
性材料を塗布してマスクし、段差部の上部表面上のドー
プシリコン領域を露出したままにし、この露出ドープシ
リコン領域をエッチング除去し得るようにする。次に、
打ち込まれている不純物をシリコン層全体に拡散させ
る。この方法は拡散工程の長さが一層臨界的でなくなる
利点を有する。その理由は、段差部の上部表面から露出
ドープシリコン領域がその前に除去されているために不
純物の拡散が段差部に隣接する低部表面区域上のシリコ
ン領域からのみ生ずるため、側壁シリコン領域が拡散処
理中にドープされる惧れが減少するためである。シリコ
ン層は低部表面区域上のドープシリコン領域をマスクす
る前に選択的にエッチングしてアンドープ側壁シリコン
領域を除去することができ、或いは段差部の上部表面上
のドープシリコン領域の除去後にアンドープ側壁シリコ
ン領域を除去することもできる。
他の実施例では、低部表面区域上のシリコン領域を段差
部の上部表面上のシリコン領域が露出するようマスクす
る流動性材料をドーパント不純物を注入する前に塗布
し、次に段差部の上部表面上の露出シリコン部分を選択
的に酸化し、ドーパント不純物を段差部の上部表面に形
成された酸化物キャップをマスクとして用いて注入する
ことができる。この方法はドーパント不純物が段差部の
上部表面上のシリコン領域内に注入されず、これにより
側壁シリコン領域内へのドーパント不純物の不所望な拡
散の惧れを更に減少させることができる。
酸化物キャップは、流動性材料を塗布する前に耐酸化層
をシリコン層上に設け、流動性材料をマスクとして用い
て段差部の上部表面上のシリコン領域から耐酸化層を除
去し、次いで露出したシリコン領域を酸化することによ
り形成することができる。或いは又、酸化物キャップ
は、流動性材料マスクの形成後に段差部の上部表面上の
露出シリコン領域内に異なる不純物を注入し（例えばヒ
素イオンを打ち込み）、次に流動性材料のマスクを除去
し、次にシリコン層を選択的に酸化して異なる不純物が
注入されたシリコン領域をシリコン層の他の部分より急
速に酸化することにより形成することもできる。
段差部は、段差部の側壁を覆う絶縁層が下部表面上のド
ープシリコン領域をデバイスエリアから分離するように
形成することができる。このような実施例では、次に段
差部の側壁上の絶縁層の露出部分を側壁から除去し、ド
ープシリコン領域及び段差部の側壁及び上部表面上に第
２のシリコン層を堆積することができる。次にドーパン
ト不純物をドープシリコン領域からその上側の第２シリ
コン層内へ拡散させ、この第２シリコン層のアンドープ
領域を選択的にエッチ除去する。
この方法はドープシリコン領域がデバイスエリアの上部
にのみ接触するだけである利点を有する。これは、例え
ば次の処理中にドーパント不純物をドープシリコン領域
から拡散させてデバイスエリア内にデバイス領域に良好
に接触し得る接点領域を設ける場合にこの接点領域がデ
バイスの下側層に近接しすぎて形成される惧れが減少す
るという特別の利点をもたらす。従って、例えばバイポ
ーラトランジスタのベース及びエミッタ領域をデバイス
エリア内に形成し、デバイスのコレクタの一部を形成す
る埋め込み領域を段差部の下方の半導体本体内に設ける
場合に、上述したように半導体本体内へのドーパント不
純物の拡散を制限してベース領域に接触する接点領域を
埋め込みコレクタ領域から離間させることによりベース
−コレクタ容量を減少させることができる。
欧州特許出願EP-A-76942号は半導体本体内に絶縁分離溝
を形成するマスクを、半導体本体の表面に絶縁層を形成
した後に、例えばポリシリコン層を堆積し異方性エッチ
ングによりパターン化して１以上の段差部を形成するこ
とにより形成する方法を開示している。この方法では薄
い絶縁層を形成後、ポリシリコン段差部をマスクとして
用いて不純物を半導体本体内に打ち込む。次にポリシリ
コンの他の層を堆積し、これにホウ素イオンを打ち込
む。次にポリシリコン段差部の側壁上のアンドープポリ
シリコンを選択的にエッチ除去して窓を形成し、次にこ
の窓を経て薄い絶縁層をエッチングして半導体本体の表
面を露出する窓を形成する。次に他のポリシリコン層及
び薄い絶縁層をエッチ除去し、次いでポリシリコン段差
部をエッチ除去する。ポリシリコン段差部は反応性イオ
ンエッチングのような異方性エッチングを用いて除去
し、このエッチングにより窓により露出されたシリコン
もエッチングして打ち込み不純物と整列した絶縁分離溝
を形成し、次いでこの溝を誘電体材料で埋める。
（実施例） 本発明の実施例を図面を参照して詳細に説明する。
図面は略図であって、一定の拡大率で描いてない。特に
層又は領域の厚さのような寸寸法は他の寸法より著しく
誇張してある。また、全図を通じて同一もしくは同様の
部分を同一の符号で示してある。
図面、例えば第６〜８図につき説明すると、本発明半導
体装置の製造方法は、半導体本体10の一方の主表面12，
12aに隣接して画成されたデバイスエリア16を有する半
導体本体10を準備し、この主表面12，12a上にシリコン
層13を堆積し、ドーパント不純物をシリコン層13内に、
このシリコン層の一領域13aがドーパント不純物から遮
へいされるように注入して主表面12a上にデバイスエリ
ア16の１つのデバイス領域29の接点接続用ドープシリコ
ン領域13cを形成し、シリコン層13を選択的にエッチン
グしてアンドープシリコン領域13aを除去する工程を含
む。
本発明では、この方法において、更に、デバイスエリア
16を限界する側壁11a及び上部表面11bを有する段差部11
を主表面12，12aに形成することによりデバイスエリア1
6を画成し、シリコン層13を段差部の側壁11a及び上部表
面11b及び隣接する低部表面区域１２ａを覆うように堆
積し、ドーパント不純物を、側壁シリコン領域13aがド
ーパント不純物から遮へいされるように注入し、このア
ンドープ側壁シリコン領域13aを選択エッチングにより
除去し、段差部11に隣接する低部表面区域12a上のシリ
コン領域13cをマスクし、段差部11の上部表面11b上のシ
リコン領域13bを除去する。
第１〜５図は本発明の方法を用いるバイポーラトランジ
スタの製造方法を示す。
先ず第１図につき説明すると、半導体本体10はＰ導電型
不純物がドープされた単結晶シリコン基板14具え、この
基板内にｎ型導電型不純物を打ち込んで高ドープ層15を
形成し、次に低ドープｎ導電型エピタキシャルシリコン
層16を形成して層15を埋め込んであり、層16が後述する
ようにデバイスエリアを形成する。代表的にはエピタキ
シャル層16は約１マイクロメートルの厚さ及び、約1016
原子／cm3の不純物濃度を有するものとすることができ
る。
段差部11は半導体本体10の主表面12に以下のようにして
形成する。最初に、薄い（例えば約50ｎｍ）酸化シリコ
ン又はオキシニトライドシリコンの絶縁層17を主表面12
上に設け、次いで耐酸化層を形成する約100ｎｍの厚さ
の第１窒化シリコン層18及び約1.2μｍの厚さのアンド
ープポリシリコン層を設ける。次に、アンドープポリシ
リコン層を慣例のフォトリングラフィ及びエッチング処
理によりパターン化し、慣例の熱酸化処理を施してアン
ドープポリシリコン領域19上に酸化層20を形成する。
次に、絶縁層17及び第１窒化シリコン層18の露出部分を
選択エッチング処理（好ましくはプラズマエッチング処
理）又は例えば熱いリン酸及び緩衝ＨＦ水溶液中での順
次のエッチングにより除去する。
次に、酸化層20をマスクとして用いて半導体本体内にへ
こみをエッチングする。このへこみは約0.8μｍの深さ
の溝の形にすることができ、本例ではこの溝を埋込層15
まで延在させない。第１図には示してないが、エピタキ
ャル層16は僅かにアンダーエッチして次の処理を容易に
することができる。
次に、酸化シリコン層22及び第２窒化シリコン層23を具
える耐酸化層を設ける。次に、その窒化シリコン層を、
例えばカーボンハイドロフルオライドプラズマエッチン
グ法を用いて異方性エッチングしてエピタキシャル層16
及び埋込み層15に平行な表面上にある窒化シリコン層部
分を除去し、第１図に示すように溝の側壁上の耐酸化マ
スク窒化シリコン部分23を残すようにする。次に露出シ
リコン表面に慣例の熱酸化処理を施して第１の埋設酸化
物領域24を形成する。次に、第２耐酸化マスク23及び下
側の酸化シリコン層22を除去して埋設酸化物領域24によ
り限界された段差部11を残存させることができ、本例で
はこの埋設酸化物領域が半導体本体10の主表面12の低部
表面区域12aを与える。
段差部11を形成した後に、アンドープポリシリコン層13
を慣例の化学気相生長技術により生長させる。後述する
本発明方法の１つを用いて、アンドープポリシリコン層
13を処理して、第２図に示すように低部表面区域12a上
にデバイスエリア16のデバイス領域29の接点接続用の比
較的平坦なドープポリシリコン領域13cを設ける。
酸化層20及び第１窒化シリコン層18の露出部分（この部
分が比較的平坦なドープポリシリコン領域13cの形成後
に残っている場合）をエッチング除去し、アクセプタイ
オン、例えばホウ素イオンを打ち込んで第３図に示すよ
うにＰ導電型ポリシリコン領域13cに隣接するＰ導電型
中間デバイス領域26を形成する。或いは又、アクセプタ
イオンをアンドープポリシリコン領域19の除去後に打ち
込むこともできる。
次に、アンドープポリシリコン領域19を適当な選択性エ
ッチャント、例えば上述したように水酸化カリウム又は
水酸化アトリウムを用いて除去する。次に露出している
シリコンに、埋設酸化物層24を形成するのに用いられた
のと同様の熱酸化により第２酸化層27を設ける。第２酸
化層27を形成する高温処理中に、ドープポリシリコン領
域13cからデバイス領域16内へＰ型不純物が拡散してド
ープ多結晶シリコン領域13cと中間領域26との間に高ド
ープＰ導電型接点領域28が形成され、第４図の構造が得
られる。
次に、残存する酸化シリコン層17及び窒化シリコン層18
をエッチング除去し、次いでＰ導電型不純物及びｎ導電
型不純物を順次に打ち込んでそれ自体コレクタ領域の一
部分を構成するエピタキシャル層16内にｐ導電型ベース
領域29及びｎ導電型エミッタ領域30を形成する。次に接
点窓を通常の方法であけ、メタライズして第５図に示す
ようなベース接点Ｂ、エミッタ接点Ｅ及びコレクタ接点
Ｃを形成する。
第６〜８図は第２図に示すような比較的平坦なドープポ
リシリコン領域13cを形成する本発明方法の第１の実施
例を説明する半導体本体10の一部分の拡大図である。
本例では、アンドープポリシリコン層13の堆積後に、ド
ーパント不純物（本例ではホウ素イオン）を第６図に矢
印Ｘで示すようにポリシリコン層13の表面にに打ち込
む。ホウ素イオン打ち込みのドーズ及びエネルギーは拡
散後に６×1019原子／cm2以上の表面濃度を与えるよう
に選択し、例えば0.6μｍ厚のポリシリコン層内に3.6×
1015原子／cm2以上のドーズ、実際には約1016原子／cm2
の打ち込みドーズを必要とする。BF2 ＋イオンを使用す
る場合には、打ち込みエネルギーを120KeVとし、Ｂ＋イ
オンを使用する場合には打ち込みエネルギーを30KeVと
することができる。矢印Ｘで示すイオン打ち込みの異方
性のためにイオンは段差部11の上部表面11b上及び低部
表面区域12a上の多結晶シリコン領域13b及び13cの表面
内に打ち込まれるが、段差部11の側壁11a上のポリシリ
コン領域13a内には殆ど打ち込まれない。その理由は、
側壁11aはイオン打ち込み方向にほぼ平行に延在し、こ
の側壁上のポリシリコン領域13aは段差部11の上部表面1
1b上のポリシリコン領域13bによりイオン打ち込みから
遮へいされるためである。
打ち込み工程後に、半導体本体10に熱処理を施して打ち
込みイオンをポリシリコン内に所定の程度に拡散させ
る。本例ではこの目的のために半導体本体10を約925℃
に2.5〜３時間加熱するが、所要の拡散時間は選択する
温度、ポリシリコン13の厚さ及び構造に依存すること勿
論である。
拡散時間の長さは段差部11の側壁11a上のポリシリコン
領域13a内への打ち込みイオンの拡散が極く僅かとなる
ように選択する。実際上、発明者は、驚いたことに、ポ
リシリコン領域13c及び13b内に打ち込まれたホウ素イオ
ンがポリシリコン領域13a内へ拡散する速度は打ち込ま
れたホウ素イオンがポリシリコン領域13b及び13cの厚さ
方向に下方に拡散する速度に対し著しく遅いために拡散
時間の長さは臨界的でないことを確かめた。この著しい
拡散速度の差は、不純物は結晶粒界を横切る方向に拡散
し難く、且つポリシリコンの結晶粒は下地表面に垂直に
整列しようとする傾向があるという事実に関係するもの
と信じられる。従って、ポリシリコン領域13b及び13c内
へのホウ素イオンの下方拡散は主に結晶粒界に沿って進
むが、ポリシリコン領域13a内に不純物を注入するのに
必要な拡散方向は主に結晶粒界を横切る方向であるた
め、この方向の拡散は著しく小さくなる。
第６図の破線Ｙは上述した拡散処理後のホウ素イオンの
拡散範囲を示し、従って段差部11の側壁11a上のアンド
ープポリシリコン領域13aの範囲を示す。
次に、ポリシリコン層13にエッチング処理を施してアン
ドープポリシリコン領域13aを選択的にエッチングし、
第７図に示す構造にする。これには任意の適当な選択的
エッチャント、例えば水酸化カリウム又は水酸化ナトリ
ウムを用いることができる。
次に、流動性材料、例えばフォトレジスト材料を構造上
に塗布し、慣例のマスキング及びリソグラフィ技術を用
いて、ドープポリシリコン領域13cをマスクするがドー
プポリシリコン領域13bをマスクしないで露出したまま
とする第８図に示すマスク層25を形成する。次に、露出
しているドープポリシリコン領域13bをマスク層25をマ
スクとして用いて適当なエッチャント、例えばNHO3-HF
混合物により又はプラズマエッチング処理により除去し
て第２図に示す構造を得る。次に、マスク層25を慣例の
手段で除去し、ほぼ平坦即ち平面のドープポリシリコン
領域13cを第２図に示すように残して上述したようにベ
ース領域29に電気接点を設けることができるようにす
る。
第２図に示すほぼ平坦なドープポリシリコン領域13cを
形成する本発明方法の第２の実施例を第９〜12図を参照
して説明する。
第９図に示すように、アンドープポリシリコン層13を上
述したように堆積した後に、薄い保護層21をポリシリコ
ン層上に形成する。本例では、この薄い保護層21をポリ
シリコン層13を保護する薄い熱酸化層とするが、この保
護層は所望に応じ省略することができる。
次にホウ素イオンを上述したように打ち込み、第９図の
破線ｗは打ち込んだホウ素イオンの侵入深さを線図的に
示したものである。薄い熱酸化層21は領域13a内へのホ
ウ素イオンの打ち込みに対する追加のシールドとして作
用する。
次に、半導体本体10に加熱処理を施して打ち込まれたイ
オンをポリシリコン層13内へ拡散させる代わりに、流動
性材料、例えばフォトレジストを被覆し、上述したよう
にパターン化して段差部11の上部表面上のホウ素が打ち
込まれたポリシリコン領域13bを露出したままにするマ
スク25を形成する（第９図）。次に、露出ポリシリコン
領域13bおよびこれを覆う薄い酸化層を湿式エッチン
グ、例えばNHO3-HF溶液を用いてエッチング除去する
（この処理中薄い酸化層21がエッチ障壁として作用す
る）か、或いは等方性又は異方性プラズマエッチングに
より除去して第10図に示す構造にする。
次に、マスク層25を慣例のHF混合物を用いて除去すると
共に酸化物層20および薄い酸化層21も除去し、次いで半
導体本体10に上述の加熱処理を施して打ち込まれている
ホウ素イオンをポリシリコン領域13c内に下方に拡散さ
せる。規定の拡散時間後（半導体本体を925℃に加熱
し、ポリシリコン層13が約0.6μｍ厚である場合には上
述したように2.5〜３時間）、アンドープシリコン領域1
9をマスクとして用いて窒化シリコン層18の露出部分を
除去し、第11図に示す構造を生じさせる。
次に、アンドープポリシリコン領域13aを上述した選択
エッチング処理（水酸化カリウム又は水酸化ナトリウ
ム）を用いて除去すると同時に露出アンドープポリシリ
コン領域19を除去する（第12図）。従って、本例では、
ほぼ平坦なドープポリシリコン領域13cの形成の結果は
第３図に示す構造に類似するもアンドープポリシリコン
領域19が除去された構造になる。本例では、中間領域26
を形成する不純物は残存する窒化シリコン層18をマスク
として用いるだけで注入することができ、或いは中間領
域26を省略してドープポリシリコン領域13cとデバイス
領域19との間の接続は接点領域28で直接行うことができ
る。以後、本例方法は第４及び５図につき上述したよう
に進めて、第２酸化層27等を形成して第５図に示すバイ
ポーラトランジスタ構造をを形成する。
ドープポリシリコン領域13cを形成する第３の方法を第1
3及び14図を参照して以下に説明する。
本例でもアンドープポリシリコン層13を薄い保護層21で
覆う。しかし、本例ではこの薄い保護層21を耐酸化層、
特に窒化シリコン層とする。
流動性材料のマスク層25を設け、上述したようにパター
ン化して窒化シリコン層で覆われたポリシリコン領域13
bを露出したままにする。次に露出窒化シリコンを除去
して第13図に示す構造を形成し、次いでマスク層25を除
去する。
次に、埋設酸化物層24を形成する上述の熱酸化処理と同
様の熱酸化処理を半導体本体10に施して露出ポリシリコ
ン領域13b上に保護酸化物キャップ31を形成する。次に
保護窒化シリコン層21に異方性エッチングを施して低部
表面区域12aから窒化シリコン21a（第14図に仮想線で示
してある）を除去する。
次に、第14図に矢印Ｘで示すようにホウ素イオンを露出
ポリシリコン領域13cの表面内に打ち込み、上述のよう
に拡散させる。本例では、ポリシリコン領域13a及び13b
が保護酸化物キャップ31で保護されているため、必要に
応じイオン打ち込み処理の代わりに窒化ホウ素を用いる
拡散処理を用いてホウ素イオンをポリシリコン領域13c
内に注入することができる。次に残留窒化シリコン層21
b及び保護酸化物キャップ31をエッチング除去し、アン
ドープポリシリコン領域13a及び13bを露出させ、これら
領域を選択的にエッチング除去して第２図に示す構造を
生じさせる。
第15及び16図は第13及び14図について上述した方法の変
形例を示し、本例では保護層21を省略し、マスク層25の
形成後にヒ素イオンをポリシリコン領域13bの露出表面
内に打ち込む。マスク層25の除去後に半導体本体10に再
び熱湿潤酸化処理を約700〜850℃の温度で施し、ポリシ
リコン領域13bをアンドープポリシリコン領域13a及び13
cより遥に急速に酸化させて、比較的厚い保護酸化物キ
ャップ31を再びポリシリコン領域13b上に形成すると共
に、薄い酸化物層32をアンドープポリシリコン領域13a
及び13c上に形成する。
次に、ホウ素イオンを第13及び14図につき上述したよう
に打ち込み、拡散させ、酸化物キャップ31及び薄い酸化
物層32の除去後にポリシリコン領域13a及び13bを選択的
にエッチング除去して第２図に示す構造を生じさせる。
上述の実施例の各々においては、埋設第１酸化物層24の
形成後に段差部11の側壁11aから窒化シリコン領域23を
除去する。しかし、下記の２つの実施例では窒化シリコ
ン領域23び埋設第１酸化物層24の形成中に窒化シリコン
領域23上に形成される薄い酸化物層34をそのまま残存さ
せる。
第17図には、ドープポリシリコン領域13cが第６〜８図
又は第13及び14図につき述べられたようにして形成され
ているが、この場合には窒化シリコン領域23が埋設酸化
物層24の形成後に除去されていない状態が示されてい
る。本例では、次に窒化シリコン領域23の露出部分を除
去し、ドープポリシリコン領域13cがエピタキシャル層1
6から成るデバイスエリアから、窒化シリコン層22、窒
化シリコン領域23及びこれを覆う薄い酸化層34の残存部
分から成るサンドイッチ絶縁層により分離されたままに
する。
次に、第２ポリシリコン層35第18図に示すように堆積
し、半導体本体10を例えば約92℃の温度に約90分間加熱
してホウ素イオンをドープポリシリコン領域13cからこ
の領域上に位置する第２ポリシリコン層35の領域35c内
へ拡散させる。次に、第２ポリシリコン層35のアンドー
プポリシリコン領域35a及び35bを選択的にエッチ除去し
てドープポリシリコン領域13cとこれを覆うドープポリ
シリコン領域35cとから成るほぼ平坦な複合ドープポリ
シリコン領域を生じさせる。
次に、半導体本体に上述した後続の処理を施して接点領
域28（第４図）をドープポリシリコン領域35cからのホ
ウ素拡散により形成する。しかし、本例ではサンドイッ
チ絶縁層の存在によってドープポリシリコンからのホウ
素の拡散はエピタキシャル層16の表面近くでのみ生ずる
ため、ホウ素が埋込み層15に到達するまで拡散しなけれ
ばならない距離が増大し、埋込層15から接点領域までの
離間距離が増大するため、最終的に得られるトランジス
タのベース−コレクタ容量が減少し、改善された高周波
特性を得ることができる。
第17及び18図につき上述した方法の変形例では、ポリシ
リコン領域13bの除去後に酸化物層20をエッチ除去して
第19図に示す構造を生じさせる。次に、マスク層25を除
去し、露出窒化シリコン層18，23を選択的にエッチ除去
する。次に第２アンドープポリシリコン層35を堆積して
第20図に示す構造を形成し、半導体本体10を例えば925
℃に９０分間加熱してホウ素イオンをドープポリシリコ
ン領域13cからその上のポリシリコン領域35c内へ拡散さ
せる。
次に第２ポリシリコン層35のアンドープ領域35a及び35b
を例えば水酸化カリウム又は水酸化ナトリウムを用いて
アンドープポリシリコン領域19と一緒に、第20図に仮想
線で示すように選択的にエッチ除去して第12図に示す構
造に類似の構造を形成する。本例でもドープポリシリコ
ン領域はエピタキシャル層16の上部とのみ接触する事実
のためにドープポリシリコンからのホウ素拡散により形
成される接点領域28は埋込層15から充分に離間し、ベー
ス−コレクタ容量が減少する。
以上、種々の実施例を第５図に示すタイプのnpnバイポ
ーラトランジスタの製造に関連して説明したが、本発明
の方法は本願人に係る欧州特許出願公告第0300514号
（特開昭63-244775号）及び欧州特許出願第89200110.8
（特開平2-5432号）に記載されているような他のタイプ
のサイドウォールベースコンタクトバイポーラトランジ
スタの製造及び欧州特許出願第8900110.8号に記載され
ているタイプの絶縁ゲート電界効果トランジスタの製造
に用いることもできる。はっきり言って、本発明の方法
はデバイス領域にほぼ平坦なドープ堆積シリコン領域に
より接点を形成する必要のある他の任意のデバイスの製
造に用いることができる。
上述した方法ではシリコン層13をポリシリコン層として
堆積したが、この層はアモルファス層として堆積し、次
いでこの層を例えば打ち込んだイオンの拡散を生ぜしめ
る熱処理中に再結晶化させることもできる。更に、アン
ドープポリシリコンをドープポリシリコンに対し選択的
にエッチングする適当なエッチャントを使用し得るなな
らばホウ素以外のドーパント不純物も使用することもで
きる。また、ｎ導電型ドーパントを用いると共にアンド
ープポリシリコンを選択的にエッチングし得る適当なエ
ッチャントを用いるならば上述の導電型を逆にして例え
ばpnpバイポーラトランジスタを製造することができ
る。
【図面の簡単な説明】
第１〜５図は本発明方法を用いるバイポーラトランジス
タの製造工程を示す半導体本体の断面図、 第６〜８図は本発明方法の第１の実施例の順次の製造工
程を示す第１〜５図に示す半導体本体の一部分の拡大断
面図、 第９〜12図は本発明方法の第２の実施例の順次の製造工
程を示す第６〜８図に類似の拡大断面図、 第13及び14図は本発明方法の第３の実施例の順次の製造
工程を示す第６〜８図と同様の拡大断面図、 第15及び16図は本発明方法の第４の実施例の順次の製造
工程を示す第６〜８図と同様の拡大断面図、 第17及び18図は本発明方法の第５の実施例の順次の製造
工程を示す第６〜８図と同様の拡大断面図、 第19及び20図は本発明方法の第６の実施例の順次の製造
工程を示す第６〜８図と同様の拡大断面図である。 10……半導体本体 11……段差部，11a……側壁，11b……上部表面 12，12a……主表面 12a……低部表面区域 13……ポリシリコン層 13a……アンドープポリシリコン領域 13b，13c……ドープポリシリコン領域 14……基板 15……埋込層 16……エピタキシャル層（デバイスエリア） 19……アンドープポリシリコン領域 20……酸化シリコン層 24……埋設酸化物領域 25……流動性材料マスク 26……中間領域 28……接点領域 29……ベース領域 30……エミッタ領域 31……酸化物キャップ 35……第２ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハネス ウィルヘルムス アドリアヌス ファン デル フェルデン オランダ国 5621 ベーアー アインドー フェン フルーネバウツウェッハ １ (72)発明者 ペテル ヘンリカス クラネン オランダ国 5621 ベーアー アインドー フェン フルーネバウツウェッハ １ (56)参考文献 特開 昭63−244775（ＪＰ，Ａ) 特開 昭63−302559（ＪＰ，Ａ) 特開 昭64−13727（ＪＰ，Ａ)

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】一方の主表面に隣接して画成されたデバイ
    スエリアを有する半導体本体を準備し、前記主表面上に
    シリコン層を堆積し、該シリコン層内にドーパント不純
    物を、該シリコン層の一領域をドーパント不純物から遮
    へいして注入して前記主表面上に前記デバイスエリアの
    １つのデバイス領域の接点接続用ドープシリコン領域を
    形成し、前記シリコン層を選択的にエッチングしてアン
    ドープシリコン領域を除去する工程を含む半導体装置の
    製造方法において、前記主表面に前記デバイスエリアを
    限界する側壁及び上部表面を有する段差部を形成するこ
    とによって前記デバイスエリアを画成し、前記シリコン
    層を前記段差部の側壁及び上部表面並びに隣接する低部
    表面区域を覆うように堆積し、ドーパント不純物を前記
    側壁上のシリコン領域がこのドーパント不純物から遮へ
    いされるように注入し、このアンドープ側壁シリコン領
    域を選択エッチングにより除去し、前記段差部に隣接す
    る低部表面区域上のシリコン領域をマスクし、前記段差
    部の上部表面上のシリコン部分を除去することを特徴と
    する半導体装置の製造方法。
  2. 【請求項２】前記シリコン層はポリシリコン層として堆
    積することを特徴とする請求項１記載の方法。
  3. 【請求項３】ドーパント不純物としてホウ素イオンを打
    ち込むことを特徴とする請求項１又は２記載の方法。
  4. 【請求項４】前記低部表面区域上のシリコン領域をマス
    クする前にシリコン層内にドーパント不純物を注入する
    ことを特徴とする請求項１〜３の何れかに記載の方法。
  5. 【請求項５】シリコン層に流動性材料を塗布して低部表
    面区域上のシリコン領域をマスクし段差部の上部表面上
    のドープシリコン領域が露出したまま残されるように
    し、次いでこの露出ドープシリコン領域をエッチ除去す
    ることを特徴とする請求項４記載の方法。
  6. 【請求項６】低部表面区域上のドープシリコン領域をマ
    スクする前にアンドープ側壁シリコン領域を選択的にエ
    ッチ除去することを特徴とする請求項５記載の方法。
  7. 【請求項７】段差部の上部表面からドープシリコン領域
    を除去した後に、シリコン層を選択的にエッチングして
    アンドープ側壁シリコン領域を除去することを特徴とす
    る請求項５記載の方法。
  8. 【請求項８】ドーパント不純物を注入する前に流動性材
    料を塗布して低部表面区域上のシリコン領域をマスクし
    段差部の上部表面上のシリコン領域を露出したままに
    し、段差部の上部表面上の露出シリコン領域を選択的に
    酸化し、段差部の上部表面に形成された酸化物キャップ
    をマスクとして用いてドーパント不純物を注入すること
    を特徴とする請求項１〜３の何れかに記載の方法。
  9. 【請求項９】流動性材料を塗布する前にシリコン層上に
    耐酸化層を設け、流動性材料をマスクとして用いて耐酸
    化層を段差部の上部表面上のシリコン領域から除去し、
    次いで露出させたこのシリコン領域を酸化して前記酸化
    物キャップを形成することを特徴とする請求項８記載の
    方法。
  10. 【請求項１０】流動性材料マスクの形成後に段差部の上
    部表面上の露出シリコン領域内に異なる不純物を注入
    し、流動性材料マスクを除去し、シリコン層を選択的に
    酸化して異なる不純物が注入されたシリコン領域をシリ
    コン層の他の部分よりも急速に酸化させることにより前
    記酸化物キャップを形成することを特徴とする請求項８
    記載の方法。
  11. 【請求項１１】段差部をその側壁上の絶縁層が低部表面
    区域上のドープシリコン領域をデバイス領域から分離す
    るように形成し、この絶縁層の露出部分を側壁から除去
    し、低部表面区域上のドープシリコン領域、段差部の側
    壁及び上部表面上に他のシリコン層を堆積し、このドー
    プシリコン領域からこれを覆う他のシリコン層内にドー
    パント不純物を拡散させ、他のシリコン層のアンドープ
    領域を選択的にエッチ除去することを特徴とする請求項
    １〜10の何れかに記載の方法。
  12. 【請求項１２】段差部で画成されたデバイスエリア内に
    ドープシリコン領域から離間したベース及びエミッタ領
    域を形成し、ドープシリコン領域から不純物を拡散させ
    てデバイスエリア内にドープシリコン領域をベース領域
    に接続する接点領域を形成することを特徴とする請求項
    １〜11の何れかに記載の方法。
JP2089264A 1989-04-05 1990-04-05 半導体装置の製造方法 Expired - Lifetime JPH0648690B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8907610.3 1989-04-05
GB8907610A GB2230134A (en) 1989-04-05 1989-04-05 A method of manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
JPH02295129A JPH02295129A (ja) 1990-12-06
JPH0648690B2 true JPH0648690B2 (ja) 1994-06-22

Family

ID=10654464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2089264A Expired - Lifetime JPH0648690B2 (ja) 1989-04-05 1990-04-05 半導体装置の製造方法

Country Status (8)

Country Link
US (1) US4981806A (ja)
EP (1) EP0391479B1 (ja)
JP (1) JPH0648690B2 (ja)
KR (1) KR900017203A (ja)
CS (1) CS165090A2 (ja)
DE (1) DE69013551T2 (ja)
GB (1) GB2230134A (ja)
RU (1) RU1830156C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9333333B2 (en) 2009-10-26 2016-05-10 Ethicon, Inc. Offset electrode

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58909822D1 (de) * 1989-05-11 1997-11-27 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6327744B1 (en) 1998-07-30 2001-12-11 Industrial Door Co., Inc. Roll-up door counterbalancing apparatus and method
US8810005B1 (en) 2013-03-01 2014-08-19 International Business Machines Corporation Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region
US8946861B2 (en) 2013-06-11 2015-02-03 International Business Machines Corporation Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338138A (en) * 1980-03-03 1982-07-06 International Business Machines Corporation Process for fabricating a bipolar transistor
US4378630A (en) * 1980-05-05 1983-04-05 International Business Machines Corporation Process for fabricating a high performance PNP and NPN structure
JPS5864044A (ja) * 1981-10-14 1983-04-16 Toshiba Corp 半導体装置の製造方法
EP0147249B1 (en) * 1983-09-19 1989-01-18 Fairchild Semiconductor Corporation Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures
JPH0618198B2 (ja) * 1984-02-15 1994-03-09 株式会社日立製作所 半導体装置
US4703554A (en) * 1985-04-04 1987-11-03 Texas Instruments Incorporated Technique for fabricating a sidewall base contact with extrinsic base-on-insulator
JPH0691098B2 (ja) * 1985-04-08 1994-11-14 株式会社日立製作所 半導体装置
US4674173A (en) * 1985-06-28 1987-06-23 Texas Instruments Incorporated Method for fabricating bipolar transistor
US4887145A (en) * 1985-12-04 1989-12-12 Hitachi, Ltd. Semiconductor device in which electrodes are formed in a self-aligned manner
NL8700640A (nl) * 1987-03-18 1988-10-17 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9333333B2 (en) 2009-10-26 2016-05-10 Ethicon, Inc. Offset electrode

Also Published As

Publication number Publication date
GB2230134A (en) 1990-10-10
EP0391479B1 (en) 1994-10-26
DE69013551T2 (de) 1995-05-11
JPH02295129A (ja) 1990-12-06
US4981806A (en) 1991-01-01
GB8907610D0 (en) 1989-05-17
KR900017203A (ko) 1990-11-15
RU1830156C (ru) 1993-07-23
EP0391479A2 (en) 1990-10-10
DE69013551D1 (de) 1994-12-01
CS165090A2 (en) 1991-09-15
EP0391479A3 (en) 1991-08-28

Similar Documents

Publication Publication Date Title
US5006476A (en) Transistor manufacturing process using three-step base doping
US4354309A (en) Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon
US4431460A (en) Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer
US4249968A (en) Method of manufacturing a metal-insulator-semiconductor utilizing a multiple stage deposition of polycrystalline layers
EP0139467B1 (en) Method of manufacturing an insulated-gate field-effect transistor
US4994400A (en) Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls
US4693782A (en) Fabrication method of semiconductor device
EP0032211A2 (en) Method to make a silicon layer being partly polycrystalline and partly monocrystalline
US4178191A (en) Process of making a planar MOS silicon-on-insulating substrate device
US4418469A (en) Method of simultaneously forming buried resistors and bipolar transistors by ion implantation
JPH0640582B2 (ja) 絶縁ゲ−ト電界効果トランジスタの製造方法
JPS6226590B2 (ja)
US4871684A (en) Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors
EP0076106A2 (en) Method for producing a bipolar transistor
US4485552A (en) Complementary transistor structure and method for manufacture
KR960006108B1 (ko) 폴리실리콘 리본을 갖는 바이폴라 트랜지스터의 제조
US4473941A (en) Method of fabricating zener diodes
US4560421A (en) Semiconductor device and method of manufacturing the same
JPH0727915B2 (ja) 半導体装置の製造方法
EP0051534A2 (en) A method of fabricating a self-aligned integrated circuit structure using differential oxide growth
JPH0241170B2 (ja)
US6445043B1 (en) Isolated regions in an integrated circuit
US4981806A (en) Method of manufacturing a semiconductor device
EP0300514B1 (en) Semiconductor device with a sidelong contact structure, and its manufacture
EP0042380B1 (en) Method for achieving ideal impurity base profile in a transistor