JPH0691098B2 - 半導体装置 - Google Patents

半導体装置

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JPH0691098B2
JPH0691098B2 JP60072681A JP7268185A JPH0691098B2 JP H0691098 B2 JPH0691098 B2 JP H0691098B2 JP 60072681 A JP60072681 A JP 60072681A JP 7268185 A JP7268185 A JP 7268185A JP H0691098 B2 JPH0691098 B2 JP H0691098B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に係り、特にトランジスタを微細
化、大容量化するのに好適な半導体装置に関する。
〔発明の背景〕
バイポーラトランジスタは電界効果トランジスタに比
べ、高速に動作し、電流駆動能力も大きいという特長が
ある。
バイポーラトランジスタをさらに高速に動作させるた
め、横方向および縦方向の寸法を微細化することが行な
われる。
しかし、トランジスタの寸法を微細化すると、エミッタ
領域の直下に存在し、本質的なトランジスタ作用をする
真性ベース領域よりも、ベース端子を取り出すための、
いわゆる外部引出電極の方が大きくなってしまう。した
がって、この外部引出電極に伴なう寄生容量が大きくな
って高速化が望めなくなる。
この問題点を無くして高速化を達成したトランジスタ構
造の一例を第２図に示す。この種の構造に関する文献と
しては、例えば特開昭56-1556号、特願昭58-73156号が
挙げられる。
第２図において、符号１はｐ形Si基板、２はｎ形埋込
層、３はSiO2からなる絶縁膜、４はｎ形コレクタ領域、
５はｐ形真性ベース領域、６はベース端子を取り出すた
めの多結晶Siからなる外部引出電極、７はｎ形エミッタ
領域、８はエミッタ電極、９はベース電極、10はコレク
タ電極を示す。
この図に示す従来のトランジスタ構造においては、真性
ベース領域５の側壁11から外部引出電極６によってベー
ス電極９を取り出している。外部引出電極６は、厚い絶
縁膜３上に形成されているため、ベース・コレクタ間の
寄生容量が小さくなっている。その結果、寄生容量の影
響による速度の低下がなくなり、高速な性能が実現され
ている。
ところが、このトランジスタをさらに高性能にするため
にはエミッタの寸法を微細にする必要があるが、エミッ
タの寸法を微細化すると、トランジスタの最大許容電流
密度は変らないため、トランジスタに流すことができる
電流が減少し、エミッタの面積で決定される電流駆動能
力が劣化する。従来は、エミッタ幅を狭くすると、その
分だけエミッタ長さを増加させて、電流駆動能力の低下
を防いでいた。このような方法では、トランジスタの面
積を小さくすることができないのは明らかであり、高集
積化の障害になっていた。
〔発明の目的〕
本発明の目的は、上記従来の問題を解決し、従来よりも
寸法が微細で、電流容量が大きく、かつ高速動作の可能
な半導体装置を提供することにある。
〔発明の概要〕
上記の目的を達成するために、本発明の半導体装置は、
基体上に設けられ、単結晶半導体から成り、導電形の異
なる少なくとも第１の領域と第２の領域とを含んで構成
され、かつ、動作時に主電流の流れる活性領域と、前記
第１の領域の側面、表面の少なくとも一方に接し、か
つ、絶縁膜を介して前記第２の領域の上方まで延在する
少なくとも１つの外部引出電極とを有し、かつ、前記外
部引出電極によって取り出された電極が前記第２の領域
の上方に設けてあることを特徴とする。
また、前記活性領域が前記基体に対して縦方向に形成さ
れたコレクタ領域、ベース領域、エミッタ領域から成
り、前記第１の領域が前記ベース領域であり、前記第２
の領域が前記エミッタ領域、または前記コレクタ領域で
あり、かつ、前記ベース領域の電極が前記外部引出電極
によって取り出されて縦型バイポーラトランジスタを構
成していることを特徴とする。
また、前記第２の領域上に半導体層、金属シリサイド層
の少なくとも１層が形成されていることを特徴とする。
また、前記活性領域が前記基体に対して横方向に形成さ
れたコレクタ領域、ベース領域、エミッタ領域から成
り、前記第１の領域が前記エミッタ領域、前記コレクタ
領域であり、前記第２の領域が前記ベース領域であり、
かつ、前記コレクタ領域、前記エミッタ領域の電極がそ
れぞれ前記外部引出電極によって取り出されて横型バイ
ポーラトランジスタを構成していることを特徴とする。
また、前記活性領域が前記基体に対して縦方向に形成さ
れたソース領域およびドレイン領域、ならびに前記ソー
ス領域、または前記ドレイン領域の周囲に形成された前
記ソース領域および前記ドレイン領域と異なる導電形の
ゲート領域から成り、前記第１の領域が前記ゲート領域
であり、前記第２の領域が前記ソース領域、または前記
ドレイン領域であり、かつ、前記ゲート領域のゲート電
極が前記外部引出電極によって取り出されて接合型電界
効果トランジスタを構成していることを特徴とする。
また、前記活性領域上に絶縁膜を介して金属配線が形成
されていることを特徴とする。
また、基体上に設けられ、単結晶半導体から成り、か
つ、動作時に主電流の流れる活性領域と、前記活性領域
の側面に接し、かつ、絶縁膜を介して前記活性領域の上
方まで延在する少なくとも１つの外部引出電極とを有
し、かつ、前記外部引出電極によって取り出された電極
が前記活性領域の上方に設けてあることを特徴とする。
さらに、前記活性領域の両端部に２つの前記外部引出電
極が形成されて抵抗体を構成していることを特徴とす
る。
なお、活性領域というのは、各種半導体装置において、
本質的な該半導体装置の動作をし、動作時に主電流が流
れる領域である。例えば、縦型バイポーラトランジスタ
においては、本質的なトランジスタ動作をするエミッタ
領域とその下のベース領域およびコレクタ領域をいう。
横型バイポーラトランジスタにおいては、本質的なトラ
ンジスタ動作をするエミッタ領域からベース領域、コレ
クタ領域までの領域をいう。抵抗体においては、２つの
外部引出電極間の単結晶半導体領域をいう。接合型電界
効果トランジスタにおいては、本質的なトランジスタ動
作をするゲート領域ならびにゲート領域間のソース領域
およびドレイン領域をいう。
すなわち、本発明は、活性領域の側面または表面に接す
る外部引出電極を、絶縁膜を介して該活性領域の上方ま
で延在して配置し、かつ、該外部引出電極によって取り
出される電極を前記活性領域上に配置することによっ
て、従来使われていなかった無駄な領域を有効に利用し
て微細化を達成することができる。また、半導体装置の
全面積に対する活性領域の面積の比率を増加させること
ができるので、高速動作を達成し、電流容量を増大させ
ることができる。
〔発明の実施例〕
以下、本発明の実施例を図面を用いて詳細に説明する。
実施例１ 第１図に、本発明の第１の実施例を示す。
本実施例では、ｐ形Si基板１上にｎ形埋込層２が設けて
あり、単結晶からなる活性領域中にｎ形コレクタ領域
４、ｐ形真性ベース領域５、ｎ形エミッタ領域７が形成
されている。
ベース電極９を取り出すための外部引出電極（ベース電
極引出層）６は、低抵抗のｐ形多結晶Siからなり、活性
領域を構成する真性ベース領域５の側壁（側面）11に接
し、かつ同じく活性領域を構成するエミッタ領域７上ま
でSiO2からなる絶縁膜12を介して延在して設けてある。
また、外部引出電極６によって取り出されたベース電極
９は、エミッタ領域７の上方に設けてある。
第３図、第４図は、それぞれ同一のエミッタ寸法を持つ
トランジスタを、本発明と従来の構造で実現した平面パ
ターンを示す。
第３図は本発明によるトランジスタを、第４図は従来の
トランジスタを示す。なお、エミッタ領域７の寸法は共
に１μｍ×４μｍである。
従来のトランジスタにおいては、第４図および第２図か
ら明らかなように、エミッタ電極８の直下のみにエミッ
タ領域７が形成されている。
これに対し、本発明によるトランジスタにおいては、第
３図および第１図から明らかなように、ベース電極９の
下にもエミッタ領域７が延伸しているので、トランジス
タ全体の寸法は、第４図と第３図との比較から明らかな
ように、エミッタ領域７の面積がほぼ等しい場合、従来
のトランジスタに比べ約1/3以下になっており、トラン
ジスタの微細化が達成されている。
トランジスタ全体の面積が同じ場合は、本発明によるト
ランジスタの方が従来のトランジスタよりもエミッタの
面積を著しく大きくすることができ、トランジスタの大
容量化を達成することができる。
このように、本実施例においては、今まで外部引出電極
が存在するためトランジスタにおいて有効に使われてい
なかった無駄な領域にもエミッタ領域７を配置して微細
化を達成することができ、またトランジスタの全面積に
対するエミッタ領域７の面積の比率が増加できるので、
高速動作を達成し、電流容量を増大させることができ
た。
第５図（ａ）〜（ｅ）は、第１図に示した本発明の第１
の実施例の構造を実現するためのプロセスを示す。
まず、第５図（ａ）に示すように、ｐ形Si基板１に熱拡
散法によりSbを拡散させ、深さ１μｍ、不純物濃度３×
1019cm-3のｎ形埋込層２を形成する。
次に、ｎ形埋込層２の上にエピタキシャル成長法により
厚さ１μｍのエピタキシャル層13を形成する。
その後、エピタキシャル層13の上に熱酸化法により厚さ
50nmのSiO2膜14、CVD法により厚さ120nmのSi3N4膜15、
熱酸化法により厚さ900nmのSiO2酸化膜16を順次形成
し、ホトリソグラフィ技術によって、部分Ｅ及びＣを残
してエッチングする。
次に、SiO2膜14、Si3N4膜15、SiO2酸化膜16をマスクと
してSi基板を深さ0.7μｍエッチングする。
次いで、熱酸化を行ない、再びSi3N4膜を堆積した後、
反応性イオンスパッタリング法を用いてエッチングを行
なうと、凸形領域ＥおよびＣの側面にSiO2膜17およびSi
3N4膜18が残る。
その後、熱酸化を行なって、厚さ700nmの分離用のSiO2
膜19を形成する（第５図（ａ））。
次に、側壁に形成されたSiO2膜17およびSi3N4膜18をウ
ェットエッチングにより除去した後、厚さ700nmの多結
晶Si層20を堆積し、凸形領域ＥおよびＣ上の多結晶Si層
のみをウェットエッチングにより除去する（第５図
（ｂ））。
次に、マスクを用いて凸形領域Ｅ、Ｃおよび一部の多結
晶Si層21を除いた部分の多結晶Si層20を酸化して、該多
結晶Si層20の厚さ700nmと、前記に形成した分離用のSiO
2膜19の厚さ700nmとを合計した厚さ1400nmのSiO2からな
る厚い絶縁膜３を形成する。
次に、凸形領域Ｅ周囲の多結晶Si層21にｐ形不純物Ｂを
30keV、1.0×1014cm-2の条件でイオン打込みし、900℃
で20分の熱処理を行った後表面を熱酸化し、厚さ0.3μ
ｍのSiO2膜22を形成する。
次に、多結晶Si層21中の不純物Ｂを拡散させるため900
℃、20分の条件でアニールした後、凸形領域ＥおよびＣ
の表面に形成されていたSiO2膜14、Si3N4膜15、SiO2膜1
6をウェットエッチングにより除去した後、表面からｐ
形不純物Ｂを25keV、1.0×1014cm-2の条件でイオン打込
みして深さ0.3μｍのベース領域５を形成し、さらに表
面からｎ形不純物Asを80keV、2.0×1016cm-2でイオン打
込みして深さ0.15μｍのエミッタ領域７を形成する（第
５図（ｃ））。
次に、厚さ600nmのSiO2膜23を全面に堆積した後、ｐ形
多結晶Si層21上のSiO2膜22、23を除去し、次いで、全面
に厚さ350nmの多結晶Si層を堆積した後、パターニング
を行ない、第５図（ｄ）に示す如く、多結晶Si層24をエ
ミッタ領域７上に形成する。
最後に、第５図（ｅ）に示すように、全面に厚さ200nm
のSiO2膜25を再度堆積し、多結晶Si層24上、エミッタ領
域７上、および埋込層２′上に穴をあけ、ベース電極
９、エミッタ電極８、コレクタ電極10を形成すると、第
１図に示した本発明の第１の実施例の構造が実現でき
る。
このように、本発明の構造は、従来のプロセス技術を適
用することにより容易に実現することができる。
第６図は、本発明による第２の実施例を示す図である。
本実施例は、エミッタ拡散深さを浅くして高速化を図っ
たトランジスタを示す。
本実施例では、エミッタ領域７の厚さを0.3μｍと薄く
したので、エミッタ電極８を構成する原子が真性ベース
領域５に侵入してショートするのを防ぐために、エミッ
タ領域７の表面に例えば多結晶Si層または単結晶Si層26
を形成したものである。本実施例の効果は、エミッタ拡
散深さが約0.2μｍ以下の時に特に顕著である。
第７図は、本発明による第３の実施例を示す図である。
本実施例は、ベース抵抗を低くして高速化を図ったトラ
ンジスタを示す。
本実施例では、ベース抵抗を低くするため、外部引出電
極６が多結晶Si層27と金属シリサイド層（Mo、Tiなどの
シリサイド）28とから構成してある。金属シリサイド層
28を形成することによって、外部ベース抵抗は約１桁以
上小さくなり、トランジスタの高速動作が達成できた。
なお、外部引出電極６を金属シリサイド層27のみで構成
してもよい。
さらに、本実施例では、エミッタ領域７上に上記第２の
実施例で述べた多結晶Si層または単結晶Si層を設け、こ
の多結晶Si層または単結晶Si層上にMo、Tiなどの金属を
蒸着し、熱処理することによりこの多結晶Si層または単
結晶Si層と金属とが反応してできた金属シリサイド層29
が設けてある。この金属シリサイド層29によって、エミ
ッタ直列抵抗が減少し、高速動作が達成できた。
第８図は、本発明による第４の実施例を示す図である。
上記第１〜第３の実施例では、本発明をトランジスタに
適用したが、本実施例は、本発明を抵抗体に適用した例
を示す。
すなわち、本実施例においては、単結晶からなる領域中
にｐ形拡散抵抗領域（活性領域）30が設けられ、ｐ形拡
散抵抗領域30の外部引出電極（電極引出層）31、32がそ
れぞれｐ形拡散抵抗領域30の側壁（側面）33、34に接
し、かつｐ形拡散抵抗領域30上までSiO2からなる絶縁膜
35を介して延在して設けてある。また、外部引出電極31
によって取り出された電極36と、外部引出電極32によっ
て取り出された電極37とはｐ形拡散抵抗領域30の上方に
設けてある。このようにして、本実施例は、抵抗体にお
いて微細化を図ったものである。
第９図は、本発明による第５の実施例を示す図である。
本実施例は、本発明を横型バイポーラトランジスタに適
用した例を示す。
本実施例では、単結晶からなる第１の領域中にｎ形エミ
ッタ領域38、ｐ形真性ベース領域39、ｎ形コレクタ領域
40が形成されている。
エミッタ電極８を取り出すための外部引出電極（エミッ
タ電極引出層）41は、活性領域を構成するエミッタ領域
38の側壁（側面）42に接し、かつこのエミッタ領域38上
までSiO2からなる絶縁膜43を介して延在して設けてあ
る。また、コレクタ電極10を取り出すための外部引出電
極（コレクタ電極引出層）44は、活性領域を構成するコ
レクタ領域40の側壁（側面）45に接し、かつこのコレク
タ領域40上まで絶縁膜43を介して延在して設けてある。
外部引出電極41によって取り出されたエミッタ電極８
と、外部引出電極44によって取り出されたコレクタ電極
10とはエミッタ領域38、ベース領域39およびコレクタ領
域40によって構成される活性領域の上方に設けてある。
本実施例においても、第１の実施例と同様に電極直下に
能動領域があるため、素子の微細化が達成されている。
第10図は本発明による第６の実施例を示す図である。
本実施例は、第１図に示した第１の実施例のトランジス
タとほぼ同様の構造を有するトランジスタの例を示す。
いままで述べた実施例においては、外部引出電極が活性
領域の側面に接している例だけを示したが、本実施例に
おいては、電極引出層である外部引出電極６が活性領域
を構成する真性ベース領域５の表面に接し、かつ真性ベ
ース領域５上まで絶縁膜12を介して延在して設けてあ
る。
本実施例においても、第１の実施例とほぼ同様の効果を
達成することができる。
第11図は本発明による第７の実施例を示す図である。
本実施例は、本発明を接合型電界効果トランジスタに適
用した例を示す。本実施例では、ｎ形埋込層からなるソ
ース領域46、ｎ形ドレイン領域47、ｎ形ドレイン領域47
を取り囲んで設けたｐ形不純物領域からなるゲート領域
48が設けられ、ゲート領域48のゲート電極49は、外部引
出電極50によって取り出されている。外部引出電極50は
ゲート領域48の側壁51に接し、ドレイン領域47上まで絶
縁膜12を介して延在して設けてある。外部引出電極50に
よって取り出されたゲート電極49は、ドレイン領域47の
上方に設けてある。52はソース電極、53はドレイン電極
である。
本実施例の接合型電界効果トランジスタにおいても、第
１の実施例と同様に、小さな面積で、大電流を駆動する
ことができる。
なお、上記実施例において、Si以外の半導体、たとえば
GaAs等でも実現できることは言うまでもない。また、ｐ
形とｎ形とを反対とした構造でも、本発明が実現できる
ことは、いうまでもない。
〔発明の効果〕
以上述べた如く、本発明によれば、従来使われていなか
った無駄な領域を有効に利用して微細化を達成すること
ができ、また、半導体装置の全面積に対する活性領域の
面積の比率を増加させることができるので、高速動作を
達成し、電流容量を増大させることができる。特に、大
電流容量のトランジスタを従来よりも1/3以下の面積で
実現できるため、トランジスタの高速化、高集積化に効
果がある。
【図面の簡単な説明】
第１図は、本発明による第１の実施例の縦型バイポーラ
トランジスタの断面構造図、第２図は、従来の縦型バイ
ポーラトランジスタの断面構造図、第３図、第４図は、
それぞれ従来および本発明によるトランジスタの平面
図、第５図（Ａ）〜（Ｅ）は、それぞれ第１の実施例を
実現するためのプロセス工程図、第６図、第７図は、そ
れぞれ本発明による第２、第３の実施例の縦型バイポー
ラトランジスタの構造断面図、第８図は本発明による第
４の実施例の抵抗体の断面構造図、第９図は、本発明に
よる第５の実施例の横型バイポーラトランジスタの断面
構造図、第10図は、本発明による第６の実施例の縦型バ
イポーラトランジスタの断面構造図、第11図は、本発明
による第７の実施例の接合型電界効果トランジスタの断
面構造図である。 １……ｐ形Si基板、２……ｎ形埋込層 ３……絶縁膜、４……ｎ形コレクタ領域 ５……ｐ形真性ベース領域、６……外部引出電極 ７……ｎ形エミッタ領域、８……エミッタ電極 ９……ベース電極、10……コレクタ電極 11……側壁
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/808 (72)発明者 相良 和彦 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 芝 健夫 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林田 哲哉 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−21860（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】基体上に設けられ、単結晶半導体から成
    り、導電形の異なる少なくとも第１の領域と第２の領域
    とを含んで構成され、かつ、動作時に主電流の流れる活
    性領域と、前記第１の領域の側面、表面の少なくとも一
    方に接し、かつ、絶縁膜を介して前記第２の領域の上方
    まで延在する少なくとも１つの外部引出電極とを有し、
    かつ、前記外部引出電極によって取り出された電極が前
    記第２の領域の上方に設けてあることを特徴とする半導
    体装置。
  2. 【請求項２】前記活性領域が前記基体に対して縦方向に
    形成されたコレクタ領域、ベース領域、エミッタ領域か
    ら成り、前記第１の領域が前記ベース領域であり、前記
    第２の領域が前記エミッタ領域、または前記コレクタ領
    域であり、かつ、前記ベース領域の電極が前記外部引出
    電極によって取り出されて縦型バイポーラトランジスタ
    を構成していることを特徴とする特許請求の範囲第１項
    記載の半導体装置。
  3. 【請求項３】前記第２の領域上に半導体層、金属シリサ
    イド層の少なくとも１層が形成されていることを特徴と
    する特許請求の範囲第１項または２項のいずれかに記載
    の半導体装置。
  4. 【請求項４】前記活性領域が前記基体に対して横方向に
    形成されたコレクタ領域、ベース領域、エミッタ領域か
    ら成り、前記第１の領域が前記エミッタ領域、前記コレ
    クタ領域であり、前記第２の領域が前記ベース領域であ
    り、かつ、前記コレクタ領域、前記エミッタ領域の電極
    がそれぞれ前記外部引出電極によって取り出されて横型
    バイポーラトランジスタを構成していることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
  5. 【請求項５】前記活性領域が前記基体に対して縦方向に
    形成されたソース領域およびドレイン領域、ならびに前
    記ソース領域、または前記ドレイン領域の周囲に形成さ
    れた前記ソース領域および前記ドレイン領域と異なる導
    電形のゲート領域から成り、前記第１の領域が前記ゲー
    ト領域であり、前記第２の領域が前記ソース領域、また
    は前記ドレイン領域であり、かつ、前記ゲート領域のゲ
    ート電極が前記外部引出電極によって取り出されて接合
    型電界効果トランジスタを構成していることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
  6. 【請求項６】前記活性領域上に絶縁膜を介して金属配線
    が形成されていることを特徴とする特許請求の範囲第１
    項ないし第５項のいずれかに記載の半導体装置。
  7. 【請求項７】基体上に設けられ、単結晶半導体から成
    り、かつ、動作時に主電流の流れる活性領域と、前記活
    性領域の側面に接し、かつ、絶縁膜を介して前記活性領
    域の上方まで延在する少なくとも１つの外部引出電極と
    を有し、かつ、前記外部引出電極によって取り出された
    電極が前記活性領域の上方に設けてあることを特徴とす
    る半導体装置。
  8. 【請求項８】前記活性領域の両端部に２つの前記外部引
    出電極が形成されて抵抗体を構成していることを特徴と
    する特許請求の範囲第７項記載の半導体装置。
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