JPH0648722B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0648722B2
JPH0648722B2 JP59085617A JP8561784A JPH0648722B2 JP H0648722 B2 JPH0648722 B2 JP H0648722B2 JP 59085617 A JP59085617 A JP 59085617A JP 8561784 A JP8561784 A JP 8561784A JP H0648722 B2 JPH0648722 B2 JP H0648722B2
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清文 落井
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4451—Semiconductor materials, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体記憶装置に関し、特に一対のＣＭＯＳ
コンバータを有する６トランジスタ型の半導体記憶装置
に係わる。
〔発明の技術的背景とその問題点〕
一対のＣＭＯＳインバータを有する６トランジスタ型の
半導体記憶装置（スタティックメモリ）は、第１図に示
す回路構成になっている。即ち、図中のＱｐ１、Ｑｎ１
は一方のＣＭＯＳインバータを形成するｐチャンネルＭ
ＯＳトランジスタ、ｎチャンネルＭＯＳトランジスタで
ある。図中のＱｐ２、Ｑｎ２は、他方のＣＭＯＳインバ
ータを形成するｐチャンネルＭＯＳトランジスタ、ｎチ
ャンネルＭＯＳトランジスタである。一方のＣＭＯＳイ
ンバータのゲートは他方のＣＭＯＳイバータの各トラン
ジスタの共通のドレン部分Ｄ２に、他方のＣＭＯＳイン
バータのゲートは一方のＣＭＯＳインバータの共通のド
レイン部分Ｄ１に互いに交差接続してフリップフロップ
回路を構成している。前記各ｐチャンネルＭＯＳトラン
ジスタＱｐ１、Ｑｎ２のソースはＶＤＤに接続されてお
り、かつ前記各ｎチャンネルＭＯＳトランジスタＱ
ｎ１、Ｑｎ２は夫々ＶＳＳに接続されている。前記フリ
ップフロップ回路のトランジスタＱｐ１、Ｑｎ１の共通
のドレイン部分Ｄ１及びトランジスタＱｐ２、Ｑｎ２の
共通のドレイン部分Ｄ２は夫々ＶＤＤ電位、ＶＳＳ電位
に設定され、情報を保持している。例えば、共通のドレ
イン部分Ｄ１がＶＤＤ電位の時、トランジスタＱｐ２が
オフ、トランジスタＱｎ２がオンとなって共通のドレイ
ン部分Ｄ２はＶＳＳ電位となり、そのためトランジスタ
Ｑｐ１がオン、トランジスタＱｎ１がオフとなる。ま
た、Ｑｎ３、Ｑｎ４は夫々トランスファゲートとして働
くｎチャンネルＭＯＳトランジスタであり、一方のＭＯ
ＳトランジスタＱｎ３は前記フリップフロップ回路のノ
ードに、他方のＭＯＳトランジスタＱｎ４は同フリップ
フロップのノードに接続されている。前記トランジスタ
Ｑｎ３、Ｑｎ４のドレイン側には、夫々ビットラインＢ
Ｌ１、ＢＬ２が接続され、かつ各トランジスタＱｎ３、
Ｑｎ４のゲートはワードラインＷＬに接続されている。
前記トランジスタＱｎ３、Ｑｎ４はメモリセルが選択さ
れ、書込み、読み出しが行われる際にはオン状態となっ
て、それらトランジスタＱｎ３、Ｑｎ４のドレイン側に
接続された前記ビットラインＢＬ１、ＢＬ２とフリップ
フロップ回路との間の情報伝達が行われる。
上述したメモリセルに情報を書込む場合、例えば共通ド
レイン部分Ｄ１をＶＳＳ電位、共通のドレイン部分Ｄ２
をＶＤＤ電位に設定する場合には、ビットラインＢＬ１
をＶＳＳレベル、ビットラインＢＬ２をＶＤＤレベルに
設定しておき、ワードラインＷＬによりトランスファゲ
ートとしてのトランジスタＱｎ３、Ｑｎ４をオンさせ
る。一方、読み出しの場合には、ビットライン、Ｂ
Ｌ１、ＢＬ２を図示しないセンスアップ回路に接続して
トランスファゲートとしてのトランジスタＱｎ３、Ｑｎ
４をオンさせる。
前述した６トランジスタ型のスタティックメモリのメモ
リセルは、従来、第２図〜第４図に示す構造のものが知
られている。図中の、Ｑｐ１、Ｑｎ１は、一方のＣＭＯ
Ｓインバータを形成するｎチャンネルＭＯＳトランジス
タ、ｎチャンネルＭＯＳトランジスタ、図中のＱｐ２、
Ｑｎ２は、他方のＣＭＯＳインバータを形成するｐチャ
ンネルＭＯＳトランジスタ、ｎチャンネルＭＯＳトラン
ジスタであり、これらＣＭＯイチンバータは一方のゲー
トを他方の共通のドレイン部分に互いに交差接続するこ
とによりフリップフロップ回路を構成している。また、
図中のＱｎ３、Ｑｎ４は前記各ｎチャンネルＭＯＳトラ
ンジスタＱｎ１、Ｑｎ２のドレイン側に接続されたトラ
ンスファゲートとしてのｎチャンネルＭＯＳトランジス
タである。
前記ｐチャンネルＭＯＳトランジスタＱｐ１、Ｑｐ２は
第３図及び第４図に示すようにｐ−ウェル１が選択的に
形成されたｎ型シリコン基板２のフィールド酸化膜３で
分離された島状の該ｎ型シリコン基板２領域に夫々形成
されている。一方のトランジスタＱｐ１は、前記島状の
基板２領域に互いに電気的に分離して形成されたｐ＋型
のソース４１、ドレイン領域５１と、これらソース、ド
レイン領域４１、５１間のチャンネル領域を含む基板２
上にゲート酸化膜６を介して配置され、前記ｎチャンネ
ルＭＯＳトランジスタＱｎ１のゲートと共通化される例
えばリンがドープされた第１層ｎ型多結晶シリコンから
なるゲート電極７１とから構成されている。他方トラン
ジスタＱｐ２は、前記島状の基板２領域に互いに電気的
に分離して形成された前記ｐ＋型のソース４１及びドレ
イン領域５２と、これらソース、ドレイン領域４１、５
２間のチャンネル領域を含む基板２上にゲート酸化膜６
を介して配置され、前記ｎチャンネルＭＯＳトランジス
タＱｎ２のゲートと共通化される例えばリンがドープさ
れた第１層ｎ型多結晶シリコンからなるゲート電極７２
とから構成されている。なお、前記ｐ＋型ソース領域４
１は前記トランジスタＱｐ１とＱｐ２の両者に共通化さ
れ、ＶＤＤラインとして機能する。また、前記トランジ
スタＱｎ１、Ｑ２は、フィールド酸化膜３で分離された
島状のｐ−ウェル１領域に夫々形成されている。一方の
トランジスタＱｎ１は、前記島状のｐ−ウェル１領域に
互いに電気的に分離して形成されたｎ＋型のソース
４２、ドレイン領域５３と、これらソース、ドレイン領
域４２、５３間のチャンネル領域を含むウェル１上にゲ
ート酸化膜（図示せず）を介して配置され、前記第１層
ｎ型多結晶シリコンからなるゲート電極７１とから構成
されている。他方のトランジスタＱｎ２は、前記島状の
ｐ−ウェル１領域に互いに電気的に分離して形成された
ｎ＋型のソース４３、ドレイン領域５４と、これらソー
ス、ドレイン領域４３、５４間のチャンネル領域を含む
ウエル１上にゲート酸化膜（図示せず）を介して配置さ
れ、前記第１層ｎ型多結晶シリコンからなるゲート電極
７２とから構成されている。更に、前記トランスファゲ
ートとしての一方のトランジスタＱｎ３は、第４図に示
すように島状のウェル１領域に互いに電気的に分離され
た前記ドレイン領域５３と共通のｎ＋型のソース領域及
びドレイン領域５５と、これらソース、ドレイン領域
（５３）、５５間のチャンネル領域を含むウエル１領域
にゲート酸化膜６を介して配置され、他方のトランジス
タＱｎ４と共通化される例えばリンがドープされた第１
層ｎ型多結晶シリコンからなるゲート電極７３とから構
成されている。前記他方のトランジスタＱｎ４は、島状
のウェル１領域に互いに電気的に分離された前記ドレイ
ン領域５４と共通のｎ＋型のソース領域及びドレイン領
域５６と、これらソース、ドレイン領域（５４）、５６
間のチャンネル領域を含むウエル１領域にゲート酸化膜
（図示せず）を介して配置され、前記第１層ｎ型多結晶
シリコンからなるゲート電極７３とから構成されてい
る。なお、前記ゲート電極７３はワードラインＷＬとし
て機能する。
また、前記ゲート電極７１〜７３を含む基板２上には、
第１層の層間絶縁膜としての第１のＣＶＤ−ＳｉＯ２膜
８１が被覆されており、かつ該ＣＶＤ−ＳｉＯ２膜８１
上には前記第１層ｎ型多結晶シリコンと同導電型の不純
物（リン）がドープされた第２層ｎ型多結晶シリコンか
らなるＶＳＳ電源用配線９１、９２が配設されている。
これらＶＳＳ電源用配線９１、９２は前記第１のＣＶＤ
−ＳｉＯ２膜８１に開口されたコンタクトホール１
０１、１０２を介して前記トランジスタＱｎ１、Ｑｎ２
のソース領域４１、４３に接続されている。なお、Ｖ
ＳＳ電源用配線９１、９２は夫々隣接するメモリセルの
配線を兼ねているため、各メモリセルに一つ配置される
ことになる。そして、前記ＶＳＳ電源用配線９１、９２
を含む第１のＣＶＤ−ＳｉＯ２膜８１上には、第２層の
層間絶縁膜としての第２のＣＶＤ−ＳｉＯ２膜８２が被
覆されており、かつ該第２のＣＶＤ−ＳｉＯ２膜８２上
には一対の交差用Ａｌ配線１１１、１１２が夫々前記島
状の基板２領域及び島状のウェル１領域を横切るように
配設されている。一方の交差用Ａｌ配線１１１は、第３
図及び第４図に示すように第１、第２のＣＶＤ−ＳｉＯ
２膜８１、８２に亙って開口されたコンタクトホール１
０３、１０４、１０５を介して前記トランジスタＱｐ１
のドレイン領域５１、前記ゲート電極７２のフィールド
酸化膜３上に延出した延出部７ａ及び前記トランジスタ
Ｑｎ１のドレイン領域５３に夫々接続されている。他方
の交差用Ａ 配線１１２は第１、第２のＣＶＤ−ＳｉＯ
２膜８１、８２に亙って開口されたコンタクトホール１
０６、１０７、１０８を介して前記トランジスタＱｐ２
のドレイン領域５２、前記ゲート電極７１のフィールド
酸化膜３上に延出した延出部７ｂ及び前記トランジスタ
Ｑｎ２のドレイン領域５４に夫々接続されている。こう
した交差用Ａｌ配線１１１、１１２を設けることによっ
て、前記他方のＣＭＯＳインバータを構成するトランジ
スタＱｐ２、Ｑｎ２のゲート電極７２は、一方のＣＭＯ
Ｓインバータを構成するトランジスタＱｐ１、Ｑｎ１の
ドレイン領域５１、５３に該交差用Ａｌ配線１１１及び
コンタクトホール１０３〜１０５を通して交差接続さ
れ、かつ一方のＣＭＯＳインバータを構成するトランジ
スタＱｐ１、Ｑｎ１のゲート電極７１は、他方のＣＭＯ
Ｓインバータを構成するトランジスタＱｐ２、Ｑｎ２の
ドレイン領域５２、５４に該交差用Ａｌ配線１１２及び
コンタクトホール１０６〜１０８を通して交差接続さ
れ、これにより前記各ＣＭＯＳインバータが互いに交差
接続されたフリップフロップ回路が実現される。また、
前記第２のＣＶＤ−ＳｉＯ２膜８２上には、ビットライ
ンとしてのＡｌ配線１２１、１２２（ＢＬ１、ＢＬ２）
が配設されており、これらＡｌ配線１２１、１２１は前
記第１、第２のＣＶＤ−ＳｉＯ２膜８１、８２に亙って
開口されたコンタクトホール１０９、１０10を介して前
記トランスファゲートとしてのトランジスタＱｎ３、Ｑ
ｎ４のドレイン領域５５、５６に夫々接続されている。
なお、図中の１３は前記交差用Ａｌ配線１１１、１１２
及びＡｌ配線１２１、１２２を含む第２のＣＶＤ−Ｓｉ
Ｏ２膜８２上に被覆された保護膜である。
ところで、ＣＭＯＳは周知のようにラッチアップ現象を
伴う。これを第５図に示すＣＭＯＳ構造のラッチアップ
現象、つまりサイリスタ効果を示す模式図及び第６図に
示すその等価回路図を参照して説明する。
第５図中の２１は、ｎ型シリコン基板であり、この基板
２１表面にはｐ−ウェル２２が選択的に設けられてい
る。この基板２１のウェル２２を含む表面には素子領域
を分離するためのフィールド酸化膜２３が形成されてい
る。前記フィールド酸化膜２３で分離された前記基板２
１領域には、互いに電気的に分離されたｐ＋型のソー
ス、ドレイン領域２４１、２５１が設けられている。こ
のソース領域２４１に隣接した基板２１領域には該基板
２１をバイアスするためのｎ＋型拡散領域２６１が形成
されている。前記ソース、ドレイン領域２４１、２５１
間のチャンネル領域を含む基板２１上にはゲート酸化膜
２７を介して多結晶シリコンからなるゲート電極２８１
が設けられている。また、前記フィールド酸化膜２３で
分離された島状のｐ−ウェル２２領域には互いに電気的
に分離されたｐ＋型のソース、ドレイン領域２４２、２
５２が設けられている。このソース領域２４２に隣接し
たウェル２２の領域には該ウェル２２をバイアスするた
めのｐ＋型拡散領域２６２が設けられている。前記ソー
ス、ドレイン領域２４２、２５２間のチャンネル領域を
含むウェル２２上にはゲート酸化膜２７を介して多結晶
シリコンからなるゲート電極２８２が設けられている。
また、前記ゲート電極２８１、２８２を含む基板２１全
面には層間絶縁膜２９が被覆されている。この層間絶縁
膜２９上には、前記ｐ＋型ソース領域２４１とｎ＋型拡
散領域２６１の両者にコンタクトホールを介して接続さ
れたソースＡｌ配線３０、前記ドレイン領域２５１とコ
ンタクトホールを介して接続されたドレインＡｌ配線３
１及び前記ゲート電極２８１とコンタクトホールを介し
て接続されたゲートＡｌ配線３２が夫々設けられてい
る。また、前記層間絶縁膜２９上には、前記ｎ＋型のソ
ース領域２４２とｐ＋型拡散領域２６２との両者にコン
タクトホールを介して接続されたソースＡｌ配線３３、
前記ドレイン領域２５２にコンタクトホールを介して接
続されたドレインＡｌ配線３４及び前記ゲート電極２８
２にコンタクトホールを介して接続されたゲートＡｌ配
線３５が夫々設けられている。なお、前記ゲートＡｌ配
線３２、３５はＶin側となり、前記ドレインＡｌ配線３
１、３４はＶout となり、前記ｐチャンネルＭＯＳトラ
ンジスタのソースＡｌ配線３０はＶＤＤに、前記ｎチャ
ンネルＭＯＳトランジスタのソースＡｌ配線３３はＶ
ＳＳに夫々接続されている。こうしたＣＭＯＳ構造にお
いてはｎチャンネルＭＯＳトランジスタのｎ＋型ソース
領域２４１とｐ−ウェル２２とｎ型シリコン基板２１を
夫々エミッタ、ベース、コレクタとする寄生ｎｐｎトラ
ンジスタＱｎ、並びにｐチャンネルＭＯＳトランジスタ
のｐ＋型ソース領域２４２とｎ型シリコン基板２１とｐ
−ウェル２２を夫々エミッタ、ベース、コレクタとする
寄生ｐｎｐトランジスタＱｐが形成され、ＣＭＯＳの動
作時に以下に示すようにラッチアップ現象を生じる。
ＣＭＯＳインバータの高集積化により各ＭＯＳトランジ
スタのソース、ドレイン領域２４１、２４２、２５１、
２５２が微細化されると、例えばｎチャンネルＭＯＳト
ランジスタをオンさせた場合、該ドレイン領域２５２近
傍にインパクトアイオニゼーションによってホールが発
生してｐ−ウェル２２の電位を上昇させる。ｐ−ウェル
２２の電位が上昇すると、ウェル２２をベースとする前
記寄生ｎｐｎトランジスタＱｎがバイポーラアクション
を起こし、該トランジスタＱｎのコレクタ電流ＩＲＳが
ｎ型の基板２１中を流れる。このコレクタ電流ＩＲＳは
ＶＤＤ側にあるｎ型シリコン基板２１の抵抗Ｒｓを流れ
ることになるため、前述した寄生ｐｎｐトランジスタＱ
ｐのベース電位を下げることになって該トランジスタＱ
ｐをバイポーラアクションさせる。その結果、同トラン
ジスタＱｐのコレクタ電流ＩＲＷが流れるようになる。
そして、このコレクタ電流ＩＲＷはｐ−ウェル２２の中
を流れ、その抵抗Ｒｗにより前述した寄生ｎｐｂトラン
ジスタＱｎのベース電位を上昇させることになり、前記
インパクトアイオニゼーションが起きなくなった後で
も、前記ベース電位の上昇により該トランジスタＱｎを
バイポーラアクションさせる。このトランジスタＱｎの
バイポーラアクションにより、そのコレクタ電流ＩＲＷ
は更に前記寄生ｐｎｐトランジスタＱｐのベース電位を
下げ、該トランジスタＱｐのコレクタ電流ＩＲＷを流れ
易くし、これによって寄生ｎｐｎトランジスタＱｎのベ
ース電位を更に上昇させ、該トランジスタＱｎのコレク
タ電流を更に大きくするという正帰還によりＶＤＤから
ＶＳＳへ大きな電流が流れることになる。かかるラッチ
アップ電流により、ＣＭＯＳは動作しなくなるばかり
か、ＣＭＯＳを有する集積回路（スタティックメモリ）
は大電流により熱的に破壊されてしまう。このような、
ラッチアップ耐量を向上させる有効な手段としては、第
５図及び第６図に示すＲｓ（ｎ型シリコン基板２１の抵
抗）やＲｗ（ｐ−ウェル２２の抵抗）を小さくすること
である。具体的には、ｐ−ウェルに形成される該ウェル
をバイアスするためのｐ＋型拡散領域を各ＣＭＯＳイン
バータ毎に設け、かつ各拡散領域をバイアスするための
配線を接続することによって、該ウェルの抵抗を下げる
ようにすればよい。
しかして、前述した第２図〜第４図図示のスタティック
メモリのメモリセルは、一対のＣＭＯＳインバータを互
いに交差接続してフリップフロップ回路を構成する目的
で、第２のＣＶＤ−ＳｉＯ２膜８２上に一対の交差用Ａ
ｌ配線１１１、１１２を設けているので、該第２のＣＶ
Ｄ−ＳｉＯ２膜８２上のメモリセルのピッチ幅を決定す
るＡ 配線密度が低下する。このため、第１のＣＶＤ−
ＳｉＯ２膜８１上にＶSS電源用配線９１、９２を第２層
ｎ型多結晶シリコンにより形成して、第２のＣＶＤ−Ｓ
ｉＯ２膜８２上でのＡｌ配線の密度低下を補っている。
かかる、ｎ型多結晶シリコンからなるＶＳＳ電源用配線
９１、９２は該多結晶シリコン中のｎ型不純物と同導電
型の拡散領域、つまり第２図〜第４図に示す如くｎチャ
ンネルＭＯＳトランジスタＱｎ１や同チャンネルのトラ
ンジスタＱｎ２のｎ＋型ソース領域４２、４３に対して
はオーミックコンタクトすることができる。しかしなが
ら、該ＶＳＳ電源用配線９１、９２を例えばｐ−ウェル
１に形成した該ウェル１をバイアスするためのｐ＋型拡
散領域に前記ソース領域と共に共通に接続して、そのウ
ェル１の抵抗を下げ、ラッチアップ耐量を向上しようと
すると、該ｎ型多結晶シリコンからなるＶＳＳ電源用配
線と該ｐ＋型拡散領域とのコンタクト部にｐｎ接合が形
成されて良好なオーミックコンタクトを取ることが困難
となる。その結果、第２図〜第４図図示のスタティック
メモリでは、前記ウェルバイアス用のＡｌ配線を形成す
るためのエリアをメモリセル領域とは別の領域に例えば
８セル毎に設けている。従って、従来のスタティックメ
モリでは各メモリセル毎に４本（交差接続用が２本、ビ
ットラインが２本）のＡｌ配線が第２のＣＶＤ−ＳｉＯ
２膜上に横切っているので、メモリセルのピッチ幅が増
大し、かつ前記ウェルバイアス用のＡｌ配線を形成する
ためのエリアをメモリセル領域とは別の領域に設けるの
で、メモリ自体の面積が増大してトータル的なメモリの
集積度が低下する。更に、８メモリセル毎にしかウェル
バイアス用のＡｌ配線を形成できないので、ラッチアッ
プ耐量を充分に向上できない。
このようなことから、第７図〜第９図に示すように第２
層多結晶シリコンで一対のＣＭＯＳインバータを互いに
交差接続するスタティックメモリのメモリセルが試みら
れている。即ち、このメモリセルは第１のＣＶＤ−Ｓｉ
Ｏ２膜８１上に第２層多結晶シリコンからなる一対の交
差用配線１４１、１４２が夫々前記島状の基板２領域及
び島状のウェル１領域を横切るように配設されている。
一方の交差用配線１４１は、第８図及び第９図に示すよ
うに第１のＣＶＤ−ＳｉＯ２膜８１に開口されたコンタ
クトホール１５１を介して前記トランジスタＱｐ１のｐ
＋型ドレイン領域５１に接続されたｐ型多結晶シリコン
の配線部１６ａと、同ＣＶＤ−ＳｉＯ２膜８１に開口さ
れたコンタクトホール１５２、１５３を介して前記第１
層ｎ型多結晶シリコンからなるゲート電極７２のフィー
ルド酸化膜３上に延出した延出部７ａ及び前記トランジ
スタＱｎ１のｎ＋型ドレイン領域５３に夫々接続された
ｎ型多結晶シリコンの配線部１７ａとから構成されてい
る。他方の交差用配線１４２は第１のＣＶＤ−ＳｉＯ２
膜８１に開口されたコンタクトホール１５４を介して前
記トランジスタＱｐ２のｐ＋型ドレイン領域５２に接続
されたｐ型多結晶シリコンの配線部１６ｂと、同ＣＶＤ
−ＳｉＯ２膜８１に開口されたコンタクトホール１
５５、１５６を介して前記第１層ｎ型多結晶シリコンか
らなるゲート電極７１のフィールド酸化膜３上に延出し
た延出部７ｂ及び前記トランジスタＱｎ２のｎ＋型ドレ
イン領域５４に夫々接続されたｎ型多結晶シリコンの配
線部１７ｂとから構成されている。更に、前記交差用配
線１４１、１４２を含む第１のＣＶＤ−ＳｉＯ２膜８１
上には、第２のＣＶＤ−ＳｉＯ２膜８２が被覆されてい
る。この第２のＣＶＤ−ＳｉＯ２膜８２上には前記交差
用配線１４１を構成するｐ型、ｎ型の多結晶シリコンの
配線部１６ａ、１７ａ間並びに前記交差用配線１４２を
構成するｐ型、ｎ型の多結晶シリコンの配線部１６ｂ、
１７ｂ間に夫々形成されるｐｎ接合が電気的に与える悪
影響を除去するための一対のＡｌ層１８１、１８２が設
けられている。つまり、一方のＡｌ層１８１は前記ｐ
型、ｎ型の多結晶シリコンの配線部１６ａ、１７ａ間の
ｐｎ接合部分を含む前記第２のＣＶＤ−ＳｉＯ２膜８２
に開口された細長状のコンタクトホール１９１を介して
前記交差用配線１４１に接続されている。他方のＡｌ層
１８２は前記ｐ型、ｎ型の多結晶シリコンの配線部１６
ｂ、１７ｂ間のｐｎ接合部分を含む前記第２のＣＶＤ−
ＳｉＯ２膜８２に開口された細長状のコンタクトホール
１９２を介して前記交差用配線１４２に接続されてい
る。
しかしながら、第７図〜第９図に示す構造のスタティッ
クメモリでは、セル内のＡｌ配線等の密度が前述した第
２図〜第４図のスタティックメモリに比べて下がってい
るが、ビットラインとしてのＡｌ配線１２１、１２２の
２本、第２層多結晶シリコンからなる交差用配線１
４１、１４２のオーミック接続用のＡｌ層１８１、１８
２の２本の計４本が必要であることは変わりなく、これ
によりＡｌで決定されるメモリセルのピッチ幅を縮小す
ることはできない。従って、かかる構造のスタテイック
メモリにあっても従来のスタテイックメモリのセルサイ
ズより縮小することができず、しかもＶＳＳ電源用配線
として第２層ｎ型多結晶シリコンを用いているため、ウ
ェルバイアス用のＡｌ配線を形成するためのセル領域と
は別のエリアを設けることによりメモリ自体の集積度の
低下やラッチアップ耐量の充分な向上も改善されない。
〔発明の目的〕
本発明は、メモリセルのピッチ幅及びメモリ自体を微細
化できると共に、ラッチアップ耐量を著しく向上した半
導体記憶装置を提供しようとするものである。
〔発明の概要〕
本発明は、一対のＣＭＯＳインバータを有し、一方のＣ
ＭＯＳインバータのゲート電極を他方のＣＭＯＳインバ
ータの各トランジスタのドレイン領域に配線を介して互
いに交差接続して形成されたフリップフロップ回路と、
このフリップフロップ回路の各ノードに接続された一対
の転送用ＭＯＳトランジスタと、から構成されるメモリ
セルを半導体基板上にマトリックス状に集積してなる半
導体記憶装置において、前記ゲート電極を第１導電型の
不純物を含む第１層多結晶シリコンにより形成し、かつ
前記配線を該ゲート電極を覆う第１層の層間絶縁膜上に
設けられ、第１導電型のドレイン領域および前記ゲート
電極にコンタクトホールを介して接続された第１導電型
の不純物を含む第２層多結晶シリコン配線部と、前記層
間絶縁膜上に該配線部と連結して設けられ、第２導電型
のドレイン領域にコンタクトホールを介して接続される
第２導電型の不純物を含む第２層多結晶シリコン配線部
と、前記各配線部上に張付けられた金属層とから構成し
たことを特徴とするものである。かかる構造の半導体記
憶装置では、交差用配線を覆う第２層の層間絶縁膜上に
一方の電源となる金属配線を設け、かつ該金属配線を、
一方のＣＭＯＳインバータのソース領域と、このソース
領域が形成される基板領域をバイアスするための該ソー
ス領域と反対導電型の拡散領域との両者にコンタクトホ
ールを介して接続することが可能となり、既述の如くメ
モリセルのピッチ幅の縮小化、メモリ自体の高集積化を
達成できると共に、ラッチアップ耐量を著しく向上する
ことができる。
〔発明の実施例〕
以下、本発明をＣＭＯＳスタティックメモリに適用した
例について第１０図〜第１２図を参照して詳細に説明す
る。
図中のＱｐ１、Ｑｎ１は、一方のＣＭＯＳインバータを
形成するｐチャンネルＭＯＳトランジスタ、ｎチャンネ
ルＭＯＳトランジスタ、図中のＱｐ２、Ｑｎ２は、他方
のＣＭＯＳインバータを形成するｐチャンネルＭＯＳト
ランジスタ、ｎチャンネルＭＯＳトランジスタであり、
これらＣＭＯＳインバータは一方のゲート他方の共通の
ドレイン部分に互いに交差接続することによりフリップ
フロップ回路を構成している。また、図中のＱｎ３、Ｑ
ｎ４は前記各ｎチャンネルＭＯＳトランジスタＱｎ１、
Ｑｎ２のドレイン側に接続されたトランスファゲートと
してのｎチャンネルＭＯＳトランジスタである。
前記ｐチャンネルＭＯＳトランジスタＱｐ１、Ｑｐ２は
第１１図及び第１２図に示すようにｐ−ウェル５１が選
択的に形成されたｎ型シリコン基板５２のフィールド酸
化膜５３で分離された島状の該ｎ型シリコン基板５２領
域に夫々形成されている。一方のトランジスタＱｐ
１は、前記島状の基板５２領域に互いに電気的に分離し
て形成されたｐ＋型のソース５４１、ドレイン領域５５
１と、これらソース、ドレイン領域５４１、５５１間の
チャンネル領域を含む基板５２上にゲート酸化膜５６を
介して配置され、前記ｎチャンネルＭＯＳトランジスタ
Ｑｎ１のゲートと共通化される例えばリンがドープされ
た第１層ｎ型多結晶シリコンからなるゲート電極５７１
とから構成されている。他方のトランジスタＱｐ２は、
前記島状の基板５２領域に互いに電気的に分離して形成
された前記ｐ＋型のソース５４及びドレイン領域５５２
と、これらソース、ドレイン領域５４１、５５２間のチ
ャンネル領域を含む基板５２上にゲート酸化膜５６を介
して配置され、前記ｎチャンネルＭＯＳトランジスタＱ
ｎ２のゲートと共通化される例えばリンがドープされた
第１層ｎ型多結晶シリコンからなるゲート電極５７２と
から構成されている。なお、前記ｐ＋型ソース領域５４
１は前記トランジスタＱｐ１とＱｐ２の両者に共通化さ
れ、 ＶＤＤラインとして機能する。また、前記トランジスタ
Ｑｎ１、Ｑｎ２は、フィールド酸化膜５３で分離された
島状のｐ−ウェル５１領域に夫々形成されている。一方
のトランジスタＱｎ１は、前記島状のｐ−ウェル５１領
域に互いに電気的に分離して形成されたｎ＋型のソース
領域５４２、ドレイン領域５５３と、これらソース、ド
レイン領域５４２、５５３間のチャンネル領域を含むウ
ェル５１上にゲート酸化膜（図示せず）を介して配置さ
れ、前記第１層ｎ型多結晶シリコンからなるゲート電極
５７１とから構成されている。他方のトランジスタＱｎ
２は、前記島状のｐ−ウェル５１領域に互いに電気的に
分離して形成されたｎ＋型のソース領域５４３、ドレイ
ン領域５５４と、これらソース、ドレイン領域５４３、
５５４間のチャンネル領域を含むウェル５１上にゲート
酸化膜（図示せず）を介して配置され、前記第１層ｎ型
多結晶シリコンからなるゲート電極５７２とから構成さ
れている前記トランスファゲートとしての一方のトラン
ジスタＱｎ３は、第１２図に示すように島状のウェル５
１領域に互いに電気的に分離された前記ドレイン領域５
５３と共通のｎ＋型のソース領域及びドレイン領域５５
５と、これらソース、ドレイン領域（５５３）、５５５
間のチャンネル領域を含むウェル５１領域にゲート酸化
膜５６を介して配置され、他方のトランジスタＱｎ４と
共通化されるリンがドープされた第１層ｎ型多結晶シリ
コンからなるゲート電極５７３とから構成されている。
前記他方のトランジスタＱｎ４は、島状のウェル５１領
域に互いに電気的に分離された前記ドレイン領域５５４
と共通のｎ＋型のソース領域及びドレイン領域５５
６と、これらソース、ドレイン領域（５５４）、５５６
間のチャンネル領域を含むウエル５１領域にゲート酸化
膜を介して配置され、前記第１層ｎ型多結晶シリコンか
らなるゲート電極５７３とから構成されている。なお、
前記ゲート電極５７３はワードラインＷＬとして機能す
る。前記ｎ＋型のソース領域５４２、５４３に隣接する
ｐ−ウェル５１には、ウェルバイアス用のｐ＋型拡散領
域５８１、５８２が夫々設けられている。
また、前記ゲート電極５７１〜５７３を含む基板５２上
には、第１層の層間絶縁膜としての第１のＣＶＤ−Ｓｉ
Ｏ２膜５９１が被覆されている。そして、このＣＶＤ−
ＳｉＯ２膜５９１上には一対の交差用配線６０１ 、６０
２ が夫々前記島状の基板５２領域及び島状のウェル５１
領域を横切るように配設されている。一方の交差用配線
６０１ は、第１０図〜第１２図に示すように第１のＣＶ
Ｄ−ＳｉＯ２膜５９１に開口されたコンタクトホール６
１１を介して前記トランジスタＱｐ１のｐ＋型ドレイン
領域５５１に接続されたｐ型多結晶シリコン配線部６２
ａと、同ＣＶＤ−ＳｉＯ２膜５９１に開口されたコンタ
クトホール６１２、６１３を介して前記第１層ｎ型多結
晶シリコンからなるゲート電極５７２のフィールド酸化
膜５３上に延出した延出部５７ａ及び前記トランジスタ
Ｑｎ１のｎ＋型ドレイン領域５５３に夫々接続されたｎ
型多結晶シリコン配線部６３ａと、これら配線部６２
ａ、６３ａ上に張付けて配置されたタングステン層６４
ａとから構成されている。他方の交差用配線６０２ は第
１のＣＶＤ−ＳｉＯ２膜５９１に開口されたコンタクト
ホール６１４を介して前記トランジスタＱｐ２のｐ＋型
ドレイン領域５５２に接続されたｐ型多結晶シリコン配
線部６２ｂと、同ＣＶＤ−ＳｉＯ２膜５９１に開口され
たコンタクトホール６１５、６１６を介して前記第１層
ｎ型多結晶シリコンからなるゲート電極５７１のフィー
ルド酸化膜５３上に延出した延出部５７ｂ及び前記トラ
ンジスタＱｎ２のｎ＋型ドレイン領域５５４に夫々接続
されたｎ型多結晶シリコン配線部６３ｂと、これら配線
部６２ｂ、６３ｂ上に張付けて設けられたタングステン
層６４ｂとから構成されている。こうした交差用配線６
０１ 、６０２ を設けることによって、前記他方のＣＭＯ
Ｓインバータを構成するトランジスタＱｐ２、Ｑｎ２の
ゲート電極５７２は、一方のＣＭＯＳインバータを構成
するトランジスタＱｐ１、Ｑｎ１のドレイン領域５
５１、５５３に該交差用配線６０１ 及びコンタクトホー
ル６１１、６１２、６１３を通して交差接続され、かつ
一方のＣＭＯＳインバータを構成するトランジスタＱｐ
１、Ｑｎ１のゲート電極５７１は、他方のＣＭＯＳイン
バータを構成するトランジスタＱｐ２、Ｑｎ２のドレイ
ン領域５５２、５５４に該交差用配線６０２ コンタクト
ホール６１４、６１５、６１６を通して交差接続され、
これにより前記各ＣＭＯＳインバータが互いに交差接続
されたフリップフロップ回路が実現される。
また、前記交差用配線６０１ 、６０２ を含む前記第１の
ＣＶＤ−ＳｉＯ２膜５９１上には第２の層間絶縁膜とし
ての第２のＣＶＤ−ＳｉＯ２膜５９２が被覆されてい
る。この第２のＣＶＤ−ＳｉＯ２膜５９２上にはＶＳＳ
電源用Ａｌ配線６５１、６５２が配設されている。各Ａ
ｌ配線６５１、６５２は前記第１、第２のＣＶＤ−Ｓｉ
Ｏ２膜５９１、５９２に亙って開口されたコンタクトホ
ール６１７、６１８を介して前記トランジスタＱｎ１、
Ｑｎ２のｎ＋型ソース領域５４２、５４３及びｐ＋型拡
散領域５８１、５８２の両者に夫々接続されている。な
お、前記Ａｌ配線６５１、６５２は夫々隣接するメモリ
セルの配線を兼ねているため、各メモリセルに一つ配置
されることになる。また、前記第２のＣＶＤ−ＳｉＯ２
膜５８２上には、ビットラインとしてのＡｌ配線６
６１、６６２（ＢＬ１、ＢＬ２）が配置されており、こ
れらＡｌ配線６６１、６６１は前記第１、第２のＣＶＤ
−ＳｉＯ２膜５９１、５９２に亙って開口されたコンタ
クトホール６１９、６１10を介して前記トランスファゲ
ートとしてのトランジスタＱｎ３、Ｑｎ４のドレイン領
域５５５、５５６に夫々接続されている。なお、図中の
６７は全面に被覆された保護膜である。
しかして、本発明によれば、一対のＣＭＯＳインバータ
を互いに交差接続する一方の交差用配線６０１ として、
第１０図〜第１２図に示すように第１のＣＶＤ−ＳｉＯ
２膜５９１に開口されたコンタクトホール６１１を介し
て前記トランジスタＱｐ１のｐ＋型ドレイン領域５５１
に接続されたｐ型多結晶シリコン配線部６２ａと、同Ｃ
ＶＤ−ＳｉＯ２膜５９１に開口されたコンタクトホール
６１２、６１３を介して前記第１層ｎ型多結晶シリコン
からなるゲート電極５７２のフィールド酸化膜５３上に
延出した延出部５７ａ及び前記トランジスタＱｎ１のｎ
＋型ドレイン領域５５３に夫々接続されたｎ型多結晶シ
リコン配線部６３ａと、これら配線部６２ａ、６３ａ上
に張付けて配置されたタングステン層６４ａとから構成
されたものを用いている。また、他方の交差用配線６０
２ は第１のＣＶＤ−ＳｉＯ２膜５９１に開口されたコン
タクトホール６１４を介して前記トランジスタＱｐ２の
ｐ＋型ドレイン領域５５２に接続されたｐ型多結晶シリ
コン配線部６２ｂと、同ＣＶＤ−ＳｉＯ２膜５９１に開
口されたコンタクトホール６１５、６１６を介して前記
第１層ｎ型多結晶シリコンからなるゲート電極５７１の
フィールド酸化膜５３上に延出した延出部５７ｂ及び前
記トランジスタＱｎ２のｎ＋型ドレイン領域５５４に夫
々接続されたｎ型多結晶シリコン配線部６３ｂと、これ
ら配線部６２ｂ、６３ｂに張付けて設けられたタングス
テン層６４ｂとから構成されたものを用いている。その
結果、交差用配線６０１ 、６０２ と互いに導電型の異な
るｐ＋型、ｎ＋型のドレイン領域５５１、５５２、５５
３、５５４との間にｐｎ接合が形成されることなく良好
なコンタクを取ることができ、しかもｐ型多結晶シリコ
ン配線部６２ａ，６２ｂとｎ型多結晶シリコン配線部６
３ａ，６３ｂとの両者の上には、夫々タングステン層６
４ａ，６４ｂが張付けられているため、それら異なる導
電型の配線部間に形成されるｐｎ接合による電気的な悪
影響を解消できる。このため、第１のＣＶＤ−ＳｉＯ２
膜５９１上に配置された交差用配線６０１ 、６０２ のみ
でＣＭＯＳインバータを互いに交差接続できるので、第
２図〜第４図に示す従来のメモリセルのように第２の層
間絶縁膜（第２のＣＶＤ−ＳｉＯ２膜）上に一対のＣＭ
ＯＳインバータを交差接続するためのＡｌ配線を設ける
必要がなくなり、メモリセルのピッチ幅を決定するメモ
リセル上のＡｌ配線の余裕度が増大する。その結果、ビ
ットラインとしてのＡｌ配線６６１、６６２と共に第２
のＣＶＤ−ＳｉＯ２膜５９２上にＶSS電源用Ａｌ配線６
５１、６５２を配置できる。このようにＶＳＳ電源用配
線６５１、６５２をＡｌで形成できることによって、第
１０図に示すようにｎチャンネルＭＯＳトランジスタＱ
ｎ１、Ｑｎ２のソース領域５４２、５４３と、これに隣
接するｐ−ウェル５１のウェルバイアス用のｐ＋型拡散
領域５８１、５８２の両者に亙ってコンタクトホール６
１７、６１８を介して良好に接続できる。つまり、Ｖ
ＳＳ電源用Ａｌ配線６５１、６５２をウェルバイアス用
配線として兼用できるため、各メモリセル毎にウェルバ
イアスを加えることができる。従って、ｐ−ウェル５１
へのバイアス点を増加でき、該ウェル５１の抵抗を実効
的に減少できるため、ラッチアップ耐量を著しく向上で
きる。
また、第２図〜第４図に示す従来構造のようにウェルバ
イアス用のＡｌ配線を、例えば８セル毎にメモリセルと
は別のエリアに配置する必要がないため、メモリ自体の
面積を縮小できる。
更に、第２のＣＶＤ−ＳｉＯ２膜５９２上には、ＶＳＳ
電源用Ａｌ配線６５１（又は６５２）の１本と、ビット
ラインとしてのＡｌ配線６６１、６６２の２本と計３本
であり、従来のメモリセルに比べてＡｌ配線を１本減少
できるため、メモリセルのピッチ幅を縮小できる。事
実、設計ルールを１．５μｍプロセスとした場合、第２
図図示のメモリセルのピッチ幅は、１７．０μｍである
のに対し、本発明の第１０図図示のメモリセルでは１
５．５μｍと著しく縮小できる。
なお、上記実施例ではｐ型多結晶シリコン配線部とｎ型
多結晶シリコン配線部との両者に張付けられる金属層と
して、タングステンを用いたが、タングステンの代わり
にモリブデン、タンタル、白金等から選ばれる高融点金
属を用いてもよい。
〔発明の効果〕
以上詳述した如く、本発明によればメモリセルのピッチ
幅及びメモリ自体も微細化できると共に、ラッチアップ
耐量を著しく向上した高集積度、高信頼性のスタテック
メモリ等の半導体記憶装置を提供できる。
【図面の簡単な説明】
第１図は一対のＣＭＯＳインバータを有する６トランジ
スタ型のスタティックメモリの等価回路図、第２図は従
来のスタティックメモリのメモリセルを示す平面図、第
３図は第２図のＸ−Ｘ線に沿う断面図、第４図は第２図
のＹ−Ｙ線に沿う断面図、第５図はラッチアップ現象を
説明するためのＣＭＯＳ構造の模式図、第６図は第５図
のサイリスタ効果の等価回路図、第７図は従来の他のス
タティックメモリのメモリセルを示す平面図、第８図は
第７図のＸ−Ｘ線に沿う断面図、第９図は第７図のＹ−
Ｙ線に沿う断面図、第１０図は本発明の一実施例を示す
スタティックメモリのメモリセルの平面図、第１１図は
第１０図のＸ−Ｘ線に沿う断面図、第１２図は第１０図
のＹ−Ｙ線に沿う断面図である。 Ｑｐ１、Ｑｐ２……ｐチャンネルＭＯＳトランジスタ、
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４……ｎチャンネルＭＯ
Ｓトランジスタ、５１……ｐ−ウェル、５２……ｎ型シ
リコン基板、５３……フィールド酸化膜、５４１、５４
２、５４３……ソース領域、５５１、５５２、５５３、
５５４、５５５、５５６……ドレイン領域、５７１、５
７２、５７３……第１層ｎ型多結晶シリコンからなるゲ
ート電極、５８１、５８２……ウェルバイアス用のｐ＋
型拡散領域、５９１……第１のＣＶＤ−ＳｉＯ２膜（第
１の層間絶縁膜）、５９２……第２のＣＶＤ−ＳｉＯ２
膜（第２の層間絶縁膜）、６０１、６０２ ……交差用配
線、６１１〜６１10……コンタクトホール、６２ａ、６
２ｂ……ｐ型多結晶シリコン配線部、６３ａ、６３ｂ…
…ｎ型多結晶シリコン配線部、６４ａ、６４ｂ……タン
グステン層、６５１、６５２……ＶＳＳ電源用Ａｌ配
線、６６１、６６２……ビットラインとしてのＡｌ配
線。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】一対のＣＭＯＳインバータを有し、一方の
    ＣＭＯＳインバータのゲート電極を他方のＣＭＯＳイン
    バータの各トランジスタのドレイン領域に配線を介して
    互いに交差接続して形成されたフリップフロップ回路
    と、このフリップフロップ回路の各ノードに接続された
    一対の転送用ＭＯＳトランジスタと、から構成されるメ
    モリセルを半導体基板上にマトリックス状に集積してな
    る半導体記憶装置において、前記ゲート電極を第１導電
    型の不純物を含む第１層多結晶シリコンにより形成し、
    かつ前記配線を該ゲート電極を覆う第１層の層間絶縁膜
    上に設けられ、第１導電型のドレイン領域および前記ゲ
    ート電極にコンタクホールを介して接続された第１導電
    型の不純物を含む第２層多結晶シリコン配線部と、前記
    層間絶縁膜上に該配線部と連結して設けられ、第２導電
    型のドレイン領域にコンタクトホールを介して接続され
    る第２導電型の不純物を含む第２層多結晶シリコン配線
    部と、前記各配線部上に張付けられた金属層とから構成
    したことを特徴とする半導体記憶装置。
  2. 【請求項２】金属層がタングステン、モリブデン、タン
    タル、白金から選ばれる高融点金属からなることを特徴
    とする特許請求の範囲第１項記載の半導体記憶装置。
  3. 【請求項３】配線を覆う第２層の層間絶縁膜上に一方の
    電源となる金属配線を設け、かつ該金属配線を、一方の
    ＣＭＯＳインバータのソース領域と、このソース領域が
    形成される基板領域をバイアスするための該ソース領域
    と反対導電型の拡散領域との両者にコンタクトホールを
    介して接続したことを特徴とする特許請求の範囲第１項
    記載の半導体記憶装置。
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