JPS60229366A

JPS60229366A - 半導体記憶装置

Info

Publication number: JPS60229366A
Application number: JP59085617A
Authority: JP
Inventors: Kiyobumi Ochii; 落井　清文; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-04-27
Filing date: 1984-04-27
Publication date: 1985-11-14
Anticipated expiration: 2009-06-22
Also published as: JPH0648722B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、半導体記憶装置に関し、特に一対のＣＭＯＳ
インバータを有する６トランジスタ型の半導体記憶８Ｈ
に係わる。

（発明の技術的背景とその問題点〕一対のＣＭＯＳインバータを有する６トランジスタ型の
半導体記憶装Ｗ（スタティックメモリ）は、第１図に示
す回路構成になっている。即ち、図中のＱｔ）１．０ｎ
＋は一方のＣＭＯＳインバータを形成するｎチャンネル
Ｍｏ５　ｔ−ランジスタ、ｎチャンネルＭｏ８　ｔ−ラ
ンジスタである。図中のＱｐ２、Ｑｎ２は、他方のＣＭ
ＯＳインバータを形成するｎチャンネルＭｏ３　Ｉ−ラ
ンジスタ、ｎチャンネルＭｏ３　ｌ−ランジスタである
。一方のＣＭＯＳインバータのゲートは他方のＣＭＯＳ
インバータの各トランジスタの共通のトレイン部分Ｄ２
に、他方のＣＭＯＳインバータのゲートは一方のＣＭＯ
Ｓインバータの共通のドレイン部分Ｄ＋に互いに交差接
続してフリップフロップ回路を構成している。前記各ｎ
チャンネルＭＯＳトランジスタＱｌ）＋　、Ｑｐ２のソ
ースはＶＤＤに接続されており、かつ前記各ｎチャンネ
ルＭＯＳトランジスタＱｎ＋　、Ｑｎ２は夫々Ｖｓｓに
接続されている。

前記フリップフロップ回路のトランジスタＱｐ＋　、Ｑ
ｎ＋の共通のドレイン部分Ｄ１及びトランジスタＱｌ）
２．０ｎ２の共通のトレイン部分Ｄ２は大々■ＤＤ電位
、Ｖｓｓ電位に設定され、情報を保持している。例えば
、共通のドレイン部分Ｄ＋がｖＤＤ電位の時、トランジ
スタＱＯ２がオフ、トランジスタＱｎ２がオンとなって
共通のドレイン部分Ｄ２はＶｓ　ｓ　１位となり、その
ためトランジスタＱｌ）ｔがオン、トランジスタＱｎ＋
がオフとなる。また、Ｑｎ３．０１１は夫々トランスフ
ァゲートとしてＩｌ＋＜ｎチャンネルＭｏ５ｔ〜ランジ
スタであり、一方のＭｏ８　ｔ−ランジスタＱｎ３は前
記フリップフロップ回路のノードに、他方のＭＯＳトラ
ンジスタＱｎ＋は同フリップフロップのノードに接続さ
れている。前記トランジスタＱｎｉ　、Ｑｎ＋のドレイ
ン側には、夫々ピッ１ヘラインＢＬ＋　、Ｂ１０が接続
され、かつ各トランジスタＱｎ３．０ｎ４のゲートはワ
ードラインＷＬに接続されている。前記トランジスタＱ
ｎ３、Ｑｒｚはメモリセルが選択され、書込み、読み出
しが行われる際にはオン状態となって、それらトランジ
スタＱｎヨ、Ｑｎ４のドレイン側に接続された前記ビッ
トラインＢＬ＋　、Ｂ１０とフリップフロップ回路との
間の情報伝達が行われる。

上述したメモリセルに情報を書込む場合、例えば共通ト
レイン部分Ｄ１をＶｓｓ電位、共通のドレイン部分Ｄ２
をＶＤＤ電位に設定する場合には、ビットラインＢＬ１
をＶｓｓレベル、ピッ１−ラインＢＬ２をＶＤＤレベル
に設定しておき、ワードラインＷＬによりトランスファ
ゲートとしてのトランジスタＱｒｚ　、Ｑｒｌをオンさ
せる。一方、読み出しの場合には、ビットライン　ＢＬ
＋　、Ｂ１０を図示しないセンスアップ回路に接続して
トランスファゲートとしてのトランジスタＱｎ３、Ｑｎ
４をオンさせる。

前述した６トランジスタ型のスタティックメモリのメモ
リセルは、従来、第２図〜第４図に示す構造のものが知
られている。図中の　ＱＤ＋、Ｑｒ＋１は、一方のＣＭ
ＯＳインバータを形成するｎチャンネルＭｏ３　ｌ−ラ
ンジスタ、ｎチャンネルＭｏ３　ｌ−ランジスタ、図中
のＱｌ）２．０ｎ２１，１、他方のＣＭＯＳインバータ
を形成するρブトンネルＭＯ３ｌ−ランジスタ、ｎチャ
ンネルＭｏ３＋−ランジスタてあり、これらＣＭＯＳイ
ンバータは一方のゲートを他方の共通のドレイン部分に
互いに交差接続することによりノリツブフロップ回路を
構成している。また、図中のＱｎ３．０ｎ４は前記各ｎ
チャンネルＭＯＳトランジスタＱ　ｒ＋　（、Ｑｎ２の
ドレイン側に接続された］ヘランスフ７ゲートとしての
ｎチャンネルＭｏ３　Ｉ−ランジスタである。

前記ｐチャンネルＭＯ３＋〜ランジスタＱｌ）１　、Ｑ
ｌ）２は第３図及び第４図に示すようにｐ−ウェル１が
選択的に形成されたｎ型シリコン基板２のフィールド醸
化膜３で分離された島状の該ｎ型シリコン基板２領域に
夫々形成されている。一方のトランジスタＱｌ）ｔは、
前記島状の基板２領滅に互いに電気的に分離して形成さ
れたｐ＋２のソース４１．ドレイン領域５１と、これら
ソース、トレイン領域４１．５１間のチャンネル領域を
含む基板２上にゲート酸化Ｈ６を介して配置され、前記
ｎチャンネルＭＯ８Ｉ−ランジスタ。ｎｌのゲートと共
通化される例えばリンがトープされた第１層ｎ型多結晶
シリコンからなるゲート電極７】とから構成されている
。他方のトランジスタ。ｐ２は、前記島状の基板２領域
に互いに電気的に分離して形成された前記ｐ＋型のソー
ス４１及びドレイン領域５２と、これらソース、トレイ
ン領域４、．５２間のチャンネル領域を含む基板２上に
ゲート酸化膜１６を介して配置され、前記ｎチャンネル
ＭＯ８ｌ−ランジスタＱｎ２のゲートと共通化される例
えばリンがドープされた第１層ｎ型多結晶シリコンから
なるゲート電極７２とから構成されている。なお、前記
ｐ１型ソース領域４１は前記トランジスタＱＤ１とＱｌ
）２の両者に共通化され、ｖＤＤラインとして機能する
。また、前記トランジスタＱｎ１、Ｑｎ２は、フィール
ド酸化膜３で分離された島状のρ−ウェル１領域に夫々
形成されている。一方のトランジスタ。ｎｌは、前記島
状のｐ−ウェル１領域に互いに電気的に分離して形成さ
れたｎ１望のソース４２、ドレイン領域５３と、これら
ソース、ドレイン領域４２．５３間のチャンネル領域を
含むウェル１上にゲート酸化ｍ＜図示せず）を介して配
置され、前記第１層ｎ型多結晶シリコンからなるグー］
・電極７１とから構成されている。他方の１−ランジス
タＱｎ２は、前記島状のｐ−ウェル１領域に互いに電気
的に分離して形成されたｎ＋型のソース４３、ドレイン
領域５４と、これらソース、ドレイン領域４：ｌ　、５
４間のチャンネル領域を含むウェル１上にゲート酸化膜
（図示せず）を介して配置され、前記第１層ｎ型多結晶
シリコンからなるグー１〜電極７２とから構成されてい
る。更に、前記トランスファゲートとしての一方のトラ
ンジスタＱｎ３は、第４図に示すように島状のウェル１
領域に互いに電気的に分離された前記ドレイン領域５３
と共通のｎ＋型のソース領域及びドレイン領域５５と、
これらソース、ドレイン領［（５３）、５ｓ間のチャン
ネルｌ［を含むウェル１領域にゲート酸化ＷＡ６を介し
て配置され、他方のトランジスタＯｎ４と共通化される
例えばリンがドープされた第１層ｎ型多結晶シリコンか
らなるグー１〜電極７３とから構成されている。前記他
方のトランジスタＱｎ４は、島状のウェル１領域に互い
に電気的に分離された前記ドレイン領域５４と共通のｎ
“型のソース領域及びドレイン領域５５と、これらソー
ス、ドレイン領１（５４）、５ｓ間のチャンネル領域を
含むウェル１領域にゲート酸化膜（図示せず）を介して
配置され、前記第１層ｎ型多結晶シリコンからなるゲー
ト電１７３とから構成されている。なお、前記ゲート電
極７３はワードラインＷＬとして機能する。

また、前記ゲート電極７１〜７３を含む基板２上には、
第１層の層間絶縁膜としての第１のｃｖＤ−３ｉ０２躾
８Ｉが被覆されており、がっ該ＣＶＤ−８ｉ０２膜８１
上には前記第１層ｎ型多結晶シリコンと同導電型の不純
物〈リン）がドープされた第２層ｎ型多結晶シリコンか
らなるＶｓｓ電源用配線９ｔ　、９２が配設されている
。これらＶｓｓｉｉｌｌｉ用配線９＋　、９２１ｔｌＦ
Ｊ記１１（７）ＣＶＤ−３ｉ　０２膜８１に開口された
」シタク］−ホール１０１．１０２を介して前記トラン
ジスタＱｎ１、Ｑｎ２のソース領域４２．４３に接続さ
れている。

なお、Ｖｓｅ電源用配線９＋　、９２は夫々隣接するメ
モリセルの配線を兼ねているため、各メモリセルに一つ
配置されることになる。そして、前記Ｖｓｓ電源用配線
９１．９２　’ｅ：含む第１（７）ＣＶＤ−８ｉＯ２膜
８１上には、第２層の層間絶縁膜としての第２のＣＶＤ
−８ｉ０２膜８２が被覆されテオリ、カッ該第２（７）
ＣＶＤ−３ｉ　０２１１Ｑ８２上には一対の交差用へβ
配線１１１．１１２が夫々前記島状の基板２領域及び島
状のウェル１領域を横切るように配設されている。一方
の交差用ＡＲ配線１１１は、第３図及び第４図に示すよ
うに第１、第２のＣＶＤ−３ｉ０２膜８＋　、８２に亙
って開口されたコンタクトホール１０３．１０＋、１０
ｉｒを介して前記トランジスタＱＤ＋のドレイン領ｆｆ
１５ｔ　、前記ゲート電極７２のフィールド酸化膜３上
に延出した延出部７ａ及び前記ｉ〜ランジスタＱｎｔの
ドレイン領域５３に夫々接続されている。他方の交差用
Ａ　配線１１２１Ｊ第１、第２のＣＶＤ−８ｉ　０２１
＊８＋　、８２に屋って開口されたコンタクトホール１
０ｓ　、１０７．１０ａを介して前記トランジスタＱＤ
２のドレイン領域５２、前記ゲート電極７１のフィール
ド酸化ｍ３上に延出した延出部７ｂ及び前記トランジス
タＱｎ２のドレイン領［５４に夫々接続されている。

こうした交差用へβ配線１１１．１１２を設けることに
よって、前記他方のＣＭＯＳインバータを構成するトラ
ンジスタＱｌ）２．０ｎ２のゲート電極７２は、一方の
ＣＭＯＳインバータを構成するトランジスタＱＤｔ　、
Ｑｎ＋のドレイン領域５工、５ヨに該交差用Ａ℃配線１
１１及びコンタクトホール１０３〜１０ｓを通して交差
接続され、かつ一方のＣＭＯＳインバータを構成するト
ランジスタＱｐ１．Ｑｎｔのゲート電極７１は、他方の
ＣＭＯＳインバータを構成するｉ・ランジスタＱｐ２、
Ｑｎ２のドレイン領域５２．５４に該交差用Ａ２配線１
１２及びコンタクトホール１０６〜１０ｇを通して交差
接続され、これにより前記各ＣＭＯＳインバータが互い
に交差接続されたフリップフロップ回路が実現される。

また、前記第２のＣｖＤ−３ｉ０２１１８２上には、ピ
ッ１〜ラインとしてのＡ℃配線１２１．１２２　（ＢＬ
Ｉ　、Ｂ１０　）が配設されており、これらへβ配線１
２＋、１２＋１よ前記第１、第２のＣＶＤ−３ｉ　０２
１１１８＋　、８２に屋って開口されたコンタク１−ボ
ール１０ｇ、１０ｍを介して前記トランスファゲートと
してのトランジスタＱｒ１３　、　Ｑｒ１４のドレイン
領域滅５Ｓ、５６に夫々接続されている。なお、図中の
１３は前記交差用Ａλ配線１１ｓ、１１２及びＡ９．配
線１２１．１２２を含む第２のＣＶＤ−３ｉ　０２　ｌ
ｌｌ８２上に被覆された保護膜である。

ところで、０ＭＯ８は周知のようにラッチアップ現象を
伴う。これを第５図に示すＣＭＯ３ＩＪ￥ｉのラッチア
ップ現象、つまりサイリスタ効果を示す・模式図及び第
６図に示すその等価回路図を参照して説明する。

第５図中の２１は、ｎ型シリコン基板であり、この基板
２１表面にはｐ−ウェル２２が選択的に設けられている
。この基板２１のウェル２２を含む表面には素子領域を
分離するためのフィールド酸化膜２３が形成されている
。前記フィールド酸化膜２３で分離された前記基板２１
領域には、互いに電気的に分離されたｐ＋型のソース、
ドレイン領域２４１．２！ｌｌｚが設けられている。こ
のソース領域２４１に隣接した基板２１領域には該基板
２１をバイアスするためのｎ＋型拡散領域２６１が形成
されている。前記ソース、ドレイン領域２４１．２５＋
間のチャンネル領域を含む基板２１上にはゲート酸化Ｉ
！２７を介して多結晶シリコンからなるゲート電極２８
１が設けられている。また、前記フィールド酸化膜２３
で分離された島状のｐ−ウェル２２領域には互いに電気
的に分離されたｐ“型のソース、ドレイン領域２４２．
２５２が設けられている。このソース領域２４２に隣接
したつＩル２２の領域には該ウェル２２をバイアスする
ためのｐ１型拡散領ｔ１２６２が設けられている。前記
ソース、ドレイン領域２４２．２５２間のチャンネル領
域を含むウェル２２上にはゲート酸化ｌ！１２７を介し
て多結晶シリコンからなるゲート電１２８２が設けられ
ている。また、前記ゲート電極２８＋　、２８２を含む
基板２１全面には層間絶縁膜２９が被覆されている。こ
の局間絶縁１１２９上には、前記ｐ＋型ソース領域゛２
４１とｎ＋型拡散領ｂり１２６ｓの両者にコンタクトホ
ールを介して接続されたソースＡλ配線３０、前記ドレ
イン領域２５１とコンタク１〜ホールを介して接続され
たドレインＡ２配線３１及び前記ゲート電極２８ｓとコ
ンタクトホールを介して接続されたゲートＡＩ配線３２
が夫々Ｅ１１ノられている。

また、前記層間絶ｉ膜２９上には、前記ｎ１型のソース
領域２４２とｐ１型拡散領域２６２との両者にコンタク
トホールを介して接続されたソースＡＮ配線３３、前記
ドレイン１ｍ２５２にコンタクｌ−ホールを介して接続
されたドレインＡ２配線３４及び前記ゲート電極２８２
にコンタクトホールを介して接続されたゲートＡＰ配置
１１３５が夫々設けられている。なお、前記ゲートＡＱ
ＩＳｉ！線３２．３５はＶｉｎ側となり、前記ドレイン
Ａ２配線３１、３４はＶＯＵｔとなり、前記ｐチャンネ
ルＭＯＳトランジスタのソースＡ２配線３０はＶｐいに
、前記ｎチャンネルＭＯ３ｌ−ランジスタのソースＡｆ
ｆｉ配線３３はＶいに夫々接続されている。こうしたＣ
Ｍ　ＯＳ　ｍ　造においてはｎチャシネ１ＭＯ８ｔ−ラ
ンジスタのｎ＋型ソース領域２４１とｐ−ウェル２２と
ｎ型シリコン基板２１を夫々エミッタ、ベース、コレク
タとする寄生ｎｏｎトランジスタＱｎ、並びにｐチャン
ネルＭＯ８Ｉ−ランジスタのｐ１型ソース領［２４２と
ｎ型シリコン基板２１とｐ−ウェル２２を夫々エミッタ
、ベース、コレクタとする奇生ｏｎ＋Ｎ〜ランジスタＱ
ｐが形成され、０ＭＯ３の動作時に以下に示すようにラ
ッチアップ現象を生じる。

ＣＭＯＳインバータの高集積化により各ＭＯＳトランジ
スタのソース、ドレインｆｒ４ｂＡ　２４１．２４２．
２５＋　、２５２が微細化されると、例えばｎチャンネ
ルＭＯ３ｔ−ランジスタをオンさせた場合、該ドレイン
領域２５２近傍にインパクトアイオニゼーションによっ
てホールが発生してｐ−ウェル２２の電位を上昇させる
。ｐ−ウェル２２の電位が上昇すると、ウェル２２をベ
ースとする前記寄生ｎｐｎｔ−ランジスタＱｎがバイポ
ーラアクションを起こし、該トランジスタＱｎのコレク
タ電流ＩＲ８がｎ型の基板２１中を流れる。このコレク
タ電流ＩＲ８はＶＤＤ側にあるｎ型シリコン基板２１の
抵抗Ｒｓを流れることになるため。

前述した奇生ｐｎ　ｌ）　ｌ−ランジスタＱｐのベース
電位を下げることになって該トランジスタＱｐをバイポ
ーラアクションさせる。その結果、同トランジスタＱｐ
のコレクタ電流Ｉ　Ｒｗ　ｂ＜流れるようになる。そし
て、このコレクタ電流Ｉ　Ｒｗ　ｉ！　Ｄ−ウェル２２
の中を流れ、その抵抗Ｒ■・により前述した寄生ｎｐｂ
トランジスタＱｎのベース電位を上昇させることになり
、前記インパクトアイオニゼーションが起きなくなった
後でも、前記ベース電位の上昇により該トランジスタＱ
ｎをバイポーラアクションさせる。このトランジスタＱ
ｎのバイポーラアクションにより、そのコレクタ電流ｌ
Ｒｗは更に前記寄生ｐｎｐｔ−ランジスタＱｌ）のベー
ス電位を下げ、該トランジスタＱｐの］レクタ電流ＩＲ
ｗを流れ易くし、これによって寄生ｎｐｎトランジスタ
Ｑｎのベース電位を更に上昇させ、該トランジスタＱｎ
のコレクタ電流を更に大きくするという正帰還によりＶ
ＤＤからＶｓｓへ大きな電流が流れることになる。かか
るラッヂアツブ電流により、０ＭＯ３は動作しなくなる
ばかりか、０ＭＯ３を有する集積回路〈スタティックメ
モリ〉は大電流により熱的に破壊されてしまう。

このような、ラッチアップ耐曇を向上させる有効な手段
としては、第５図及び第６図に示すＲｓ（ｎ型シリコン
基板２１の抵抗）やＲＷ　（ｐ−ウェル２２の抵抗）を
小さくすることである。具体的には、ｐ−ウェルに形成
される該ウェルをバイアスするためのｐ＋型拡散領域を
各ＣＭＯＳインバータ毎に設け、かつ各拡散領域をバイ
アスするための配線を接続することによって、該ウェル
の抵抗を下げるようにすればよい。

しかして、前述した第２図〜第４図図示のスタティック
メモリのメモリセルは、一対のＣＭＯＳインバータを互
いに交差接続してフリツプフロツプ回路を構成する目的
で、第２の　ＣＶＤ−３ｉＯ２Ｏ２膜上２上対の交差用
Ａｆｉ配線１１＋　、１１２を設けているので、該第２
のＣＶＤ−８ｉ０２躾８２上のメモリセルのピッチ幅を
決定するＡ　配線密度が低下する。このため、第１のＣ
ＶＤ−８ｉ０２膜８１上にＶ、、、電源用配線９１．９
２を第２層ｎ型多結晶シリコンにより形成して、第２（
７）ＣＶＤ−８＋　０２膜８２　上テ（７）Ａ　／ｌ配
線ノ該多結晶シリコン中のｎ型不純物と同４電型の拡散
領域、つまり第２図〜第４図に示す如くｎチャンネルＭ
ＯＳトランジスタＱｒ＋ｓや同チャンネルのトランジス
タＱｎ２のｎ＋型ソース領域４２．４３に対してはオー
ミックコンタクトすることが該ウェル１をバイアスする
ためのｐ１型拡散領域に前記ソース領域と共に共通に接
続して、そのつｌル１の抵抗を下げ、ラッチアップ耐量
を向上しようとすると、該ｎ型多結晶シリコンからなる
Ｖ　Ｓ　ｓ電源用配線と該ρ“型拡散領域とのコンタク
ト部にｐｎ接合が形成されて良好なオーミックコンタク
トを取ることが困難となる。その結果、第７図〜第９図
図示のスタティックメモリでは、前記ウェルバイアス用
のＡ℃配線を形成するためのエリアをメモリセル領域と
は別の領域に例えば８セル毎に設けている。従って、従
来のスタティックメモリでは各メモリセル毎に４本（交
差接続用が２本、ビットラインが２本）のＡ多配線が第
２（７）ＣＶＤ−８ｉ　０２　ｇ上に横切っているので
、メモリセルのピッチ幅が増大し、かつ前記ウェルバイ
アス用のＡ２配線を形成するためのエリアをメモリセル
領域とは別の領域に設けるので、メモリ自体の面積が増
大してトータル的なメモリの集積度が低下する。更に、
８メモリセル毎にしがウェルバイアス用のＡ℃配線を形
成できないので、ラッチアップ耐量を充分に向上できな
い。

このようなことから、第７図〜第９図に示すように第２
層多結晶シリコンで一対のＣＭＯＳインバータを互いに
交差接続するスタティックメｔりのメモリセルが試みら
れている。即ち、このメｔ’Ｊ　ｔ　／ｌ、　ｊ、を第
１　（７）ＣＶＤ−３ｉ　０２１１！８１上に第２層多
結晶シリコンからなる一対の交差用配線１４１．１４２
が夫々前２島状の基板２領域及び島状のウェル１領域を
横切るように配設されている。一方の交差用配線１４１
は、第８図及び第９図に示すように第１のＣＶＤ−８ｉ
０２誇８１に開口されたコンタクトホール１５１を介し
て前記トランジスタＱｌ）１のｐ４型ドレイン領域５Ｉ
に接続されたｎ型多結晶シリコンの配線部１６ａと、同
ＣＶＤ−８ｉ０２膜８１に開口されたコンタクトホール
１５２．１５３を介して前記第１層ｎ型多結晶シリコン
からなるゲート電極７２のフィールド酸化１１３上に延
出した延出部７ａ及び前記ｌ・ランジスタＱｎｌのｎ＋
型ドレイン領戚５３に人々接続されたｎ型多結晶シリコ
ンの配線部１７ａとから構成されている。他方の交差用
配線１４２は第１のＣＶＤ−３ｉ　０２１１８＋に開口
されたコンタクトホール１５４を介して前記トランジス
タＱｐｚのｐ＋型トドレイン領域５２接続されたｎ型多
結晶シリコンの配線部１６ｂと、同ＣＶＤ−８ｉ０２膜
８１に開口されたコンタクトホール１５５．１５６を介
して前記第１層ｎ型多結晶シリコンからなるゲート電極
７１のフィールド酸化膜３上に延出した延出部７ｂ及び
前記トランジスタＱｎ２のｎ＋型トドレイン領域５４夫
々接続されたｎ型多結晶シリコンの配線部１７ｂとから
構成されている。更に、前記交差用配線１４！、１４２
を含む第１のＣＶＤ−８ｉ０２膜８１上には、第２のＣ
ＶＤ−３ｉ　０２１１＃８２が被覆されている。この第
２のＣＶＤ−８ｉ０２膜８２上には前記交差用配線１４
１を構成するｐ型、ｎ型の多結晶シリコンの配線部１６
ａ、１７ａ間並びに前記交差用配線１４２を構成するｐ
型、ｎ型の多結晶シリコンの配線部１６ｂ、１７ｂ間に
夫々形成されるρｎ接合が電気的に与える悪影響を除去
するための一対のＡｆｉ層１８１．１８２が設けられて
いる。つまり、一方のへ２層１８１は前記ｐ型、ｎ型の
多結晶シリコンの配線部１６ａ、１７ａ間のｐｎ接合部
分を含む前記第２のＣＶＤ−３ｉ○２膜８２に開口され
た細長状のコンタク１〜ホール１９１を介して前記交差
用ｅｄｌ！１４＋に接続されている。他方のＡＲ層１８
２は前記ｐ型、ｎ　％４の多結晶シリコンの配線部１６
ｂ、１７ｂ間のｐｎ接合部分を含む前記第２のＣＶＤ−
３ｉ　０２　ｌｌ８２に開口された細長状のコンタクト
ホール１９２を介して前記交差用配線１４２に接続され
ている。

しかしながら、第７図〜第９図に示す構造のスタティッ
クメモリでは、セル内の八り配線等の密度が前述した第
２図〜第４図のスタティックメモリに比べて下がってい
るが、ビットラインとしてのＡβ配線１２１．１２２の
２本、第２層多結晶シリコンからなる交差用配線１４＋
　、１４２の４−ミンク接続用のＡり１ｉｉ１８＋　、
１８２の２本の計４本が必要であることは変わりなく、
これににり八βで決定されるメモリセルのピッチ幅を縮
小することはできない。従って、かかるｉｌｌ造のスク
ティックメモリにあっても従来のスタティックメモリの
セルサイズより縮小することができず、しかもＶｓｓ電
源用配線として第２層ｎ型多結晶シリコンを用いている
ため、ウェルバイアス用のへ２配線を形成するためのセ
ル領域とは別のエリアを設けることによるメモリ自体の
集積度の低下やラッチアップ耐量の充分な向上も改善さ
れない。

〔発明の目的〕

本発明は、メモリセルのピッチ幅及びメモリ自体を微細
化できると共に、ラッチアップ耐量を著しく向上した半
導体記憶装置を提供しようとするものである。

〔発明の概要〕

本発明は、一対のＣＭＯＳインバータを有し、一方のＣ
ＭＯＳインバータのゲート電極を他方のＣＭＯＳインバ
ータの各トランジスタのドレイン領域に配線を介して互
いに交差接続して形成されたフリップフロップ回路と、
このフリップフロップ回路の各ノードに接続された一対
の転送用ＭＯＳトランジスタと、から構成されるメモリ
セルを半導体基板上にマトリックス状に集積してなる半
導体記憶装置において、前記グー１−電極を第１導電型
の不純物を含む第１層多結晶シリコンにより形成し、か
つ前記配線を該ゲート電極を覆う第１層の層間絶縁膜上
に設けられ、第１ｓ電型のドレイン領域および前記ゲー
ト電慟にコンタクホールを介して接続された第１導電型
の不純物を含む第２層多結晶シリコン配線部と、前記層
間絶縁膜上に該配線部と連結して設けられ、第２１１ｆ
型のドレイン領域にコンタクトホールを介して接続され
る第２導電型の不純物を含む第２層多結晶シリコン配線
部と、前記各配線部上に張付けられた金属層とから構成
したことを特徴とするものである。

かかる構造の半導体記憶装置では、交差用配線を覆う第
２層の層間絶縁膜上に一方の′１ＩＩｌｉ！ｉとなる金
属配線を設け、かつ該金属配線を、一方のＣＭＯＳイン
バータのソース領域と、このソース領域が形成される基
板領域をバイアスするための該ソース領域と反対導電型
の拡散領域との両者にコンタクトホールを介して接続す
ることが可能となり、既述の如くメモリセルのピッチ幅
の縮小化、メモリ自体の高集積化を達成できると共に、
ラッチアップ耐ｍを著しく向上することができる。

〔発明の実施例〕

以下、本発明をＣＭＯＳスタティックメモリに適用した
例について第１０図〜第１２図を参照１ノで詳細に説明する。

図中０）ＱＤ】、ＱｎＪＬＬ、一方（７）０ＭＯ８−１
’＞バークを形成するρチャンネルＭＯ８ｌ−ランジス
タ、ｎチャンネルＭＯ３ｌ−ランジスタ、図中のＱＤ２
、ＱＤ２は、他方（７）ＣＭＯＳインバータを形成する
ｐチャンネルＭＯ８ｔ−ランジスタ、ｎチャンネルＭＯ
８ｔ−ランジスタであり、これらＣＭＯＳインバータは
一方のゲートを他方の共通のドレイン部分に互いに交差
接続することによりフリップフロップ回路を構成してい
る。また、図中のＱＤ３．ＱＤ４は前記各ｎチャンネル
ＭＯ８ｌ−ランジスタＱｎ＋　、ＱＤ２のドレイン側に
接続されたトランスファゲートとしてのｎチャンネルＭ
ＯＳトランジスタである。

前記ｎチャンネルＭ　ＯＳ　ｌ−ランジスタＱｌ）＋　
、ＱＤ２は第１１図及び第１２図に示すようにｐ−ウェ
ル５１が選択的に形成されたｎ型シリ〕ン基板５２のフ
ィールド酸化ｌ１１５３で分離された島状の該ｎ型シリ
コン基板５２領域に大々形成されている。一方のトラン
ジスタＱＤ＋は、前記島状の基板５２領域に互いに電気
的に分離して形成されたｐ＋型のソース５４１、ドレイ
ン領域５５１と、これらソース、ドレイン領域５４＋　
、５５＋間のチャンネル領域を含む基板５２上にゲート
酸化膜５６を介して配置され、前記ｎチャンネルＭＯＳ
トランジスタＱｎｔのゲートと共通化される例えばリン
がドープされた第１層ｎ型多結晶シリコンからなるゲー
ト電極５７１とから構成されている。

他方のトランジスタＱＯ２は、前記島状の基板５２領域
に互いに電気的に分離して形成された前記ｐ１型のソー
ス５４１及びドレイン領域５５２と、これらソース、ド
レイン領域５４１．５５２間のチャンネル領域を含む基
板５２上にゲート酸化膜５６を介して配置され、前記ｎ
チャンネルＭＯ３トランジスタＱｎ２のゲートと共通化
される例えばリンがドープされた第１層ｎ型多結晶シリ
コンからなるグー１−　？ｌ極５７２とから構成されて
いる。

なお、前記ｐ＋＋ソース領域５４＋は前記トランジスタ
Ｑｐ１とＱＤ２の両者に共通化され、ＶＤＤラインとし
て機能する。また、前記トランジスタＱｎ＋　、Ｑｎ２
は、フィールド酸化膜５３で分離された島状のｐ−ウェ
ル５１領域に夫々形成されている。一方のトランジスタ
Ｑｎ１は、前記島状のｐ−ウェル５１ｗＡ域に互いに電
気的に分離して形成されたｎ＋型のソース領域５４２、
ドレイン領域５５３と、これらソース、ドレイン領域５
４２．５５３間のチャンネル領域を含むウェル５１上に
ゲート酸化膜（図示せず）を介して配置され、前記第１
層ｎ型多結晶シリコンからなるゲート電極５７１とから
構成されている。他方のトランジスタＱｎ２は、前記島
状のｐ−ウェル５１領域に互いに電気的に分離して形成
されたｎ＋型のソース領域５４３、ドレイン領域５５４
と、これらソース、ドレイン領域５４３．５５４間のチ
ャンネル領域を含むウェル５１上にゲート酸化膜（図示
せず）を介して配置され、前記第１層ｎ型多結晶シリコ
ンからなるゲート電極５７２とから構成されている。前
記トランス７１ゲートとじての一方のトランジスタＱｎ
３は、第１２図に示すように島状のウェル５１領域に互
いに電気的に分離された前記ドレインｉ域５５３と共通
の０１型のソース領域及びドレイン領域５５５と、これ
らソース、ドレイン領域（５５３＞、５５ａ間のチャン
ネル領域を含むウェル５１領域にゲート酸化１Ｉ５６を
介して配置され、他方のトランジスタＱｎ＋と共通化さ
れるリンがドープされた第１層ｎ型多結晶シリコンから
なるゲーＩ−電極５７３とから構成されている。前記他
方のトランジスタＱｒｚは、島状のウェル５１領域に互
いに電気的に分離された前記ドレイン領Ｒ５５４と共通
のｎ＋型のソース領域及びドレイン領域５５６と、これ
らソース、ドレイン領域（５５４＞、５５ａ間のチャン
ネル領域を含むウェル５１領域にゲート酸化膜を介して
配置され、前記第１層ｎ型多結晶シリコンからなるグー
ｉ・電極５７３とがら構成されている。なお、前記ゲー
トを極５７３はワードラインＷしとして機能する。前記
ｎ＋型のソース領域５４２．５４３に隣接するｐ−ウェ
ル５１には、ウェルバイアス用のｐ＋＋拡散領域５８１
．５８２が夫々設けられている。

また、前記ゲート電極５７１〜５７３を含む基板５２上
には、第１１！ｉの層間絶縁膜としての第１のＣＶＤ−
８’＋０２膜５９１が被覆されている。

そして、コ（７）ＣＶＤ　Ｓ　ｌ　０２１１５９１　上
ニｔ、ｔ一対の交差用配線ｉ史り、１更りが夫々前記島
状の基板５２領域及び島状のウェル５１領域を横切るよ
うに配設されている。一方の交差用配線６０＋は、第１
０図〜第１２図に示すように第１のＣｖＤ−３ｉＯ２膜
５９１に開口されたコンタクトホール６１１を介して前
記トランジスタＱｌ）ｔのｐゝ型トドレイン領域５５１
接続されたｎ型多結晶シリコン配線部６２ａと、同ＣＶ
Ｄ−５＋０２１１５９ｓに開口されたコンタクトホール
６１２．６１３を介して前記第１！Ｉ！ｎ型多結晶シリ
コンからなるゲート電極５７２のフィールド酸化膜５３
上に延出した延出部５７ａ及び前記トランジスタＱｒ＋
ｓのｎ１型ドレイン領域５５３に夫々接続されたｎ型多
結晶シリコン配線部６３ａと、これら配線部６２ａ、６
３ａ上に張付けて配置されたタングステン層６４ａとか
ら構成されている。他方（７）交差用配線６０２は第１
　（７）ＣＶＤ−８ｉ　０２１Ｉ５９１に開口されたコ
ンタクトホール６１４を介して前記トランジスタＱｌ）
２のｐ＋型トドレイン領域５５２接続されたｎ型多結晶
シリコン配線部６２ｂ、！：、ｎｏｃＶＤ−８ｉ　０２
　ｌ１５９ｉ　１１Ｍ１口すれたコンタクトホール６１
ｓ　、６１６を介して前記第１層ｎ型多結晶シリコンか
らなるゲート酸化膜５７１のフィールド酸化１１５３上
に延出した延出部５７ｂ及び前記トランジスタＱｎ２の
ｎ４′型ドレイン領域５５４に夫々接続されたｎ型多結
晶シリコン配線部６３ｂと、これら配線部６２ｂ、６３
ｂ上に張付けて設けられたタングステン層６４ｂとから
構成されている。こうした交差用配線６０ｓ　、６０２
を設けることによって、前記他方のＣＭＯＳインバータ
を構成するトランジスタＱｌ）２　、Ｏｎ２のゲート電
極５７２は、一方のＣＭＯＳインバータを構成するトラ
ンジスタＱｐｌ、ＱｒＨのドレイン領域５Ｆｚ　、５５
３に該交差用配線ｉ工り及びコンタクトホール６１１．
６１２．６１３を通して交差接続され、かつ一方のＣＭ
ＯＳインバータを構成するトランジスタＱｌ）＋　、Ｑ
ｎｌのゲート電極５７１は、他方のＣＭＯＳインバータ
を構成するトランジスタＱｐ２　、Ｏｎ２のドレイン領
域５５２．５５４に該交差用配線６０２コンタクトホー
ル６１４．６１ｓ　、６１ｓを通して交差接続され、こ
れにより前記各ＣＭＯＳインバータが互いに交差接続さ
れたフリツブフＯツブ回路が実現される。

また、前記交差用配線６０１、灸更りを含む前記第１の
ＣＶＤ−３ｉ０２膜５９１上には第２の層間絶縁膜とし
ての第２のＣＶＤ−８１０２膜５９２が被覆されている
。この第２のＣＶＤ−８ｉ０２１１１５９２上ニハｖ８
１１＋電源用Ａｊ２配線６５ｓ　、６５２が配設されて
いる。各Ａβ配線６５＋、６５２Ｌａ前記第１、第２（
７）ＣＶＤ−３ｉ０２１１５９１．５９２に亙って開口
されたコンタクトホール６１７．６１ａを介して前記１
ヘランジスタＱｎ＋　、Ｑｎ２のｎ１型ソ一ス領Ｍ５４
２．５４３及びｐ＋＋拡散領域５８１．５８２の両名に
夫々接続されている。なお、前記Ａり配線６５＋　、６
５２は夫々隣接するメモリセルの配線を兼ねているため
、各メモリセルに一つ配置されることになる。また、前
記第２のＣＶＤ−ＣＶＤ−８ｉ０２上には、ピッｌ−ラ
インとしての△り配線６６＋　、６６２　（ＢＬ＋　、
Ｂ１０　）が配設されており、これらＡ２配線６６＋　
、６６＋は前記第１、第２のＣＶＤ−３ｉ０２躾５９１
．５９２に屋って開口されたコンタクトホール６１９．
６１ｍを介して前記トランスファゲートとじてのトラン
ジスタＱｎ３．Ｑｎ４のドレイン領域５５ｓ　、５５ａ
に夫々接続されている。なお、８中の６７は全面に被覆
された保ｒ！！膜である。

しかして、本発明によれば、一対のＣＭ　ＯＳインバー
タを互いに交差接続する一方の交差用配線ｉ史りとして
、第１０図〜第１２図に示すように第１のＣＶＤ−３ｉ
０２躾５９１に開口されたコンタクトホール６１１を介
して前記トランジスタＱＤ＋のｐ＋型トドレイン領域５
５＋に接続されたｎ型多結晶シリコン配線部６２ａと、
同ＣＶＤ−８１０２Ｍ！５９ｔに開口されたコンタクト
ホール６１２．６１３を介して前記第１層ｎ型多結晶シ
リコンからなるゲート電極５７２のフィールド蚊化膜５
３上に延出した延出部５７ａ及び前記トランジスタＱｎ
ｔのｎ＋型トドレイン領域５５３夫々接続されたｎ型多
結晶シリコン配線部６３ａと、これら配線部６２ａ、６
３ａ上に張付けて配置されたタングステン層６４ａとか
ら構成されたものを用いている。また、他方の交差用配
線６０２は第１のＣＶＤ−８ｉ　０２１１５９１に間口
されたコンタクトホール６１４を介し・て前記トランジ
スタＱｐ２のｐ＋型トドレイン領域５５２接続されたｎ
型多結晶シリコン配線部６２ｂと、同ＣＶＯ−３ｉ　０
２１５９ｔに開口されたコンタクトホール６１ｓ　、６
１６を介して前記第１層ｎ型多結晶シリコンからなるゲ
ート電極５７＋のフィールド酸化ｌ１１５３上に延出し
た延出部５７ｂ及び前記トランジスタＱｎ２のｎ＋型ド
レイン領［５５４に人々接続されたｎ型多結晶シリコン
配線部６３ｂど、これら配Ｐ［１６２ｂ、６３ｂ上に張
付けて設けられたタングステン層６４ｂとから構成され
たものを用いている。その結果、交差用配線灸史り。

６０２と互いに導電型の異なるｐ＋型、ｎ“をのドレイ
ン領域５５１，５５２．５５３．５５鴫との間にｐｎ接
合が形成されることなく良好なコンタクを取ることがで
き、しかもｎ型多結晶シリコン配線部６２ａ、６２ｂと
ｎ型多結晶シリコン配線部６３ａ、６３ｂとの両者の上
には、夫々タングステン層６４ａ、６４ｂが張付けられ
ているため、それら異なる導電型の配線部間に形成され
るｐｎ接合による電気的な悪影響を解消できる。こ（１
）　ｔｃめ、第１　（７）ＣＶＤ−３ｉ　０２躾５９１
上に配置された交差用配線６０１．６０２のみでＣＭＯ
Ｓインバータを互いに交差接続できるので、第２図〜第
４図に示す従来のメモリセルのように第２の層間絶縁膜
（第２のＣＶＤ−３ｉ　０２　ＩＩ）上に一対のＣＭＯ
Ｓインバータを交差接続するためのＡρ配線を設ける必
要がなくなり、メモリセルのピッチ幅を決定するメモリ
セル上のＡ２配線の余裕度が増大する。その結果、ビッ
トラインとしてのＡＩ配線６６＋　、６６２　と共に第
２１７）ＣＶＤ−３ｉ　０２　躾５９２ＪＪ：Ｖ、、、
電源用Ａｆｆ配線６５１．６５２を配置できる。このよ
うにＶｓｓｌｉ源用配Ｉ！！６５＋　、６５２をＡＩで
形成できることによって、第１０図に示すようにｎチャ
ンネルＭＯ８ｌ−ランジスタＱｎ１　、Ｑｎ２のソース
領域５４２．５４３と、これに隣接するｐ−ウェル５１
のウェルバイアス用のｐ＋型拡散領域５８１．５８２の
両者に亙ってコンタクトホール６１７．６１８を介して
良好に接続できる。つまり、Ｖｓｓｉｉ源用Ａβ配線６
５ｔ　、６５２をつＩルバイアス用配線として兼用でき
るため、各メモリセル毎にウェルバイアスを加えること
ができる。従って、ｐ−ウェル５１へのバイアス点を増
加でき、該ウェル５１の抵抗を実効的に減少できるため
、ラッチアップ耐岳を名しく向上できる。

また、第２図〜第４図に示す従来構造のようにウェルバ
イアス用のＡｊ２配線を、例えば８セル旬にメモリセル
とは別のエリアに配置する必要がないため、メモリ自体
の面積を縮小できる。

更に、第２のＣＶＤ−８ｉ０２膜５９２上には、Ｖｓｓ
電Ｉ用Ａｌ１Ｅ線６５＋　（又ｔ、ｔ６５２）（７）１
本と、ビットラインとしてのＡＲ配線６６１．６６２の
２本と計３本であり、従来のメモリセルに比べてへβ配
線を１本減少できるため、メモリセルのピッチ幅を縮小
できる。事実、設計ルールを１．５μｍプロセスとした
場合、第２図図示のメモリセルのピッチ幅は、１７．Ｃ
１ｍであるのに対し、本発明の第１０図図示のメモリセ
ルでは１５．５μｍと著しく縮小できる。

なお、上記実施例ではｎ型多結晶シリコン配線部とｎ型
多結晶シリコン配線部どの両者に張付（プられる金属層
として、タングステンを用いたが、タングステンの代わ
りにモリブデン、タンタル、白金等から選ばれる高融点
金属を用いてもよい。

〔光明の効果〕以上詳述した如く、本発明によればメモリセルのピッチ
幅及びメモリ自体も微細化できると共に、ラッチアップ
耐重を著しく向上した高集積度、高信頼性のスタテック
メモリ等の半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図は一対のＣＭＯＳインバータを有する６トランジ
スタ型のスタティックメモリの等価回路図、第２図は従
来のスタティックメモリのメモリセルを示す平面図、第
３図は第２図のＸ−Ｘ線に沿う断面図、第４図は第２図
のＹ−Ｙ線に沿う断面図、第５図はラッチアップ現象を
説明するための０ＭＯ８４Ｎ造の模式図、第６図は第５
図のサイリスタ効果の等価回路図、第７図は従来の他の
スタティックメモリのメモリセルを示す平面図、第８図
は第７図のＸ−Ｘ線に沿う断面図、第９図は第７図のＹ
−Ｙ線に沿う断面図、第１０図は本発明の一実施例を示
すスタティックメモリのメモリセルの平面図、第１１図
は第１０図のｘ−ｘＩｉａに沿う断面図、第１２図は第
１０図のＹ−Ｙｌに沿う断面図である。ＱＤ＋　、ＱＤ２・・・ｐチャンネルＭｏ５ｔ〜ランジ
スタ、Ｑｎ＋　、Ｑｎ２．Ｑｎ３．Ｑｎ＋−ｎチトンネ
ルＭ　ＯＳ　ｌ−ランジスタ、５１・・・ｐ−ウェル、
５２・・・ｎＩｌシリコン基板、５３・・・フィールド
酸化膜、５４＋　、５４２．５４３・・・ソース領域。５５＋　、５５２．５５３．５５４．５５ｓ　、５５６
・・・ドレイン領域、５７＋　、５７２．５７３・・・
第１肋ｎ型多結晶シリコンからなるグーｌ−電極、５８
１．５８２・・・ウェルバイアス用のｐ１型拡散領域、
５９ニー第１　（７）ＣＶＤ−８ｉ　０２　ＩＩ　（第
１の層間絶縁膜）、５９２・・・第２のＣＶＤ−８ｉ０
２１！　（第２の１１間絶縁ｌ１ｌ）、６０＋　、６０
２・・・交差用配線、６１１〜６１協・・・］ンシタ１
へホール、６２ａ、６２ｂ・・・ｎ型多結晶シリコン配
線部、６３ａ、６３ｂ・・・ｎ型多結晶シリコン配線部
、６４ａ、６４　ｂ−・・タングステン層、６５１．６
５２−Ｖｓｓ電源用／ｌ配線、６６＋　、６６２　＝−
ピッｌ−ラインとしてのＡ２配線。

Claims

【特許請求の範囲】

（１）一対のＣＭＯＳインバータを有し、一方のＣＭＯ
Ｓインバータのゲート電極を他方のＣＭＯＳインバータ
の各トランジスタのドレイン領域に配線を介して互いに
交差接続して形成されたフリップフロップ回路と、この
フリツプフロツプ回路の各ノードに接続された一対の転
送用ＭＯ８ｌ−ランジスタと、から構成されるメモリセ
ルを半導体基板上にマトリックス状に集積してなる半導
体記憶装置において、前記ゲート電極を第１導電型の不
純物を含む第１層多結晶シリコンにより形成し、かつ前
記配線を該ゲート電極を覆う第１層の層間絶縁膜上に設
けられ、第１導電型のドレイン領域および前記ゲート電
極にコンタクホールを介して接続された第１導電型の不
純物を含む第２１多結晶シリコン配線部と、前記層間絶
縁膜上に該配線部と連結して設けられ、第２導電型のド
レイン領域にコンタクトホールを介して接続される第２
導電型の不純物を含む第２層多結晶シリコン配線部と、
前記各配線部上に張付けられた金属層とから構成したこ
とを特徴とする半導体記憶装置。
（２）金属層がタングステン、モリブデン、タンタル、
白金から選ばれる高融点金属からなることを特徴とする
特許請求の範囲第１項記載の半導体記憶Ｖｉ置。
（３）配線を覆う第２層の層間絶縁膜上に一方の電源と
なる金属配線を設け、かつ該金属配線を、一方のＣＭＯ
Ｓインバータのソース領域と、このソース領域が形成さ
れる基板領域をバイアスするための該ソース領域と反対
導電型の拡散領域との両者にコンタクトホールを介して
接続したことを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。