JPH06500894A - 包まれた埋込みチャネルトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 包まれた埋込みチャネルトラジスタ ダラス　セミコンダクタ　コーポレーションの特許出願発明者ニド−マス　イー 　バリントン　三組関連出願のクロスレファレンス 本出願は、１９８８年６月２３日付は米国特許出願番号２１０，２４２号の出願 臼を基礎とする優先権を主張する。

主脚Ω坦亜分！ 本発明は、一般に埋込みチャネルＭＯＳ型ＦＥＴに関し、特に短いチャネル長を 有する埋込みチャネルＭＯＳ型ＦＥＴに関する。

及五二宜量 ＭＯ３型トランジスタの製造において、チャネル領域内へのイオン注入の技術が 広く用いられ、トランジスタ・プロセスを容易にし、その駆動特性を改善してき た。例えば、しきい値電圧の調整を行うため、ソースとドレイン間のパンチスル ーを減少させるため、また基板不純物の導電型と反対の導電型の不純物を表面領 域内に取り込むことによって埋込みチャネルデバイスを形成するために、チャネ ルのイオン注入が用いられてきた。

埋込みチャネルＭＯＳ型ＦＥＴにおいては、チャネルは従来のＭＯＳ型ＦＥＴに おける５ｉ−３ｉ０２界面ではなく、バルク半導体内に形成される。チャネル領 域に対す実際のドーピングのプロフィールは、典型的には、チャネル領域内に中 心をもつピークを有する。そのため、表面の空乏領域は５ｉ−３ｉ０２界面に形 成され、接合の空乏領域は金属学的接合の周辺（基板の表面の下）に形成される 。これら２つの空乏領域の幅は印加する電圧に依存する。トランジスタのゲート は、表面の空乏領域の幅を調節する。

表面のドーピングと接合深さに依存して埋込みチャネルＭＯＳ型ＦＥＴは、ノー マリ・オンまたはノーマリ・オフのデバイスとして製造できる。ノーマリ・オフ ・デバイスにおいて、接合の空乏領域と表面の空乏領域は、通常、接触またはオ ーバラップし、埋込みチャネル領域をピンチ・オフする。ゲート、チャネル領域 のフェルミレベルおよび下にある基板のフェルミレベル間の電圧の差は、チャネ ル領域がキャリアをが空乏化するものである。そして、ゲート電圧により表面の 空乏領域を変更することができ、例えばｐ−チャネルトランジスタにおいてホー ルがソースからドレインへ流れることを許す。

埋込みチャネルＭＯＳ型ＦＥＴにおいて、チャネル領域の長さが減少するときに １つの問題が生じる。ドレインとソースとが互いに近接して配されると、ドレイ ンに大電圧のポテンシャルを印加した時、ゲートの制御下の表面の空乏領域はも はやチャネル領域を十分にピンチオフすることができなくなる。これは埋込みチ ャネルトランジスタのドレイン上の大きなポテンシャルが表面空乏領域のピンチ オフに打ち勝ち、この結果埋込みチャネルを通って漏電流が流れてしまうという 事実による。

ＭＯＳ型ＦＥＴにおいて、さらにチャネル長が減少すると、長いチャネルでの動 作からの他の離脱が起り得る。これらの離脱（短チヤネル効果として知られてい る）は、チャネル領域における高電界の２次元分布の結果として発生する。長チ ャネルＭＯ８型ＦＥＴの全寸法および電圧を単純にスケール・ダウンし、内部の 電界を同じにすることによってこれらの短チヤネル効果を避ける試みが考え得る 。従来、そのような縮小は、酸化物の厚さ、チャネル長、チャネル幅および接合 深さを調整することを含んでいた。さらに、ドーピングレベルを所定のスケーリ ング率で増加し、すべての電圧を同じスケーリング率で減少して、接合の空乏幅 を減少させる。結果として、長チャネル・デバイスとスケール・ダウン・デバイ スとに対して副しきい値電流が本質的同一になることが期待されるであろう。し かし、実施することのできるスケーリングの量には限界がある。またそれなりに 、埋込みチャネルデバイスに関するチャネル長の減少は漏れに関する限界も生じ る。埋込みチャネルトランジスタのチャネル長をさらに減少するため、スケーリ ングに加えて他の技術がめられている。

二五二！宣 本出願は、革新的なトランジスタ構造および埋込みチャネルトランジスタを形成 するための革新的な方法を開示する。その方法は、第１の導電型の基板を準備す る第１の工程と、それからその基板の表面に第２の導電型の不純物をドープした 領域を形成する工程とを含む。そして、酸化物の層が基板の表面を覆って形成さ れ、続いてその上側の表面にゲート電極が形成される。ゲート電極はその下に埋 込みチャネル領域を画定する。第１の導電型の不純物の分離（１ｓｏｌａｔｉｏ ｎ）領域が、トランジスタのドレイン側でかつ埋込みチャネル領域に隣接して形 成され、基板の濃度以上の濃度を有する。その後、ドレイン領域が分離領域に隣 接して形成され、分離領域によって埋込みチャネル領域から離される。そして、 第２の導電型の不純物でドープされたソース領域が、埋込みチャネル領域とゲー ト電極に対しドレイン領域と反対の側に形成される。本発明の他の実施例におい ては、分離領域は埋込みチャネル領域の両側に配置され、埋込みチャネル領域か らソース領域およびドレイン領域を離している。埋込みチャネル領域の濃度は基 板の濃度以上であるが、ソース／ドレイン領域の濃度より低い。

本発明のさらに他の実施例において、埋込みチャネルトランジスタは、まず基板 内の画定された能動領域に第２の導電型の不純物を導入することにより製造され る。その後、ゲート酸化物の層が基板上に形成され、続いてゲート電極が形成さ れる。それから、第１の導電型の不純物が、ゲート電極の端部をマスクとして利 用して基板内に導入される。その後、スペーサである側壁酸化物の層が、ゲート 電極の直立面の上に、かつゲート電極の端部から所定の距離まで配置される。そ の後、第２の導電型の不純物が、分離領域の不純物より高い濃度で基板内に導入 され、ソース／ドレイン領域を形成する。そのため、分離領域は埋込みチャネル 領域の両側に形成され、ソース／ドレイン領域は分離領域により埋込みチャネル 領域から離される。

置皿２囚里ム脱皿 本発明およびその利点のより完全な理解のため、添付の図面とともに下記の説明 が参照される。

第１図は、トランジスタのポリシリコンゲート形成後の、ツイツタのＣＭＯＳプ ロセスの断面図を示し、 第２図は、Ｎ−チャネルおよびＰ−チャネルの両トランジスタのゲートの両側の ソース領域およびドレイン領域内に燐をイオン注入する工程を示し、 第３図は、Ｎ−チャネルトランジスタのソースおよびドレイン領域を形成する工 程を示し、 第４図は、Ｐ−チャネルトランジスタのソースおよびドレイン領域を形成する工 程を示し、 第５図は、金属相互接続層を形成する工程を示し、第６図は、埋込みチャネルト ランジスタおよびその埋込みチャネル内の空乏領域の断面図を示し、 第７図は、導電チャネルが形成された状態の第６図のトランジスタの空乏領域を 示し、 第８ａ図および第８ｂ図は、埋込みチャネルトランジスタのチャネル領域のポテ ンシャル図を示す。

明快のため、適当と思われるところで、対応するものを示すため、図において参 照番号は繰り返し用い、本発明の詳細な説明瞭に示すために断面図は寸法に忠実 には描かれていないことは理解されるであろう。

及丑髪１縄友脱肌 まず第１図を参照して、従来プロセスによりＰ−ウェル１２が形成されているＮ 導電型を有する半導体基板１０の断面図が示されている。能動領域１４が内部に Ｎ−チャネルトランジスタが形成されることになるＰ−ウェル１２に形成され、 内部にＰ−チャネルトランジスタが形成されることになるＰ−ウェル１２の外側 のＮ型基板１０に能動領域１６が形成される。２つの能動領域１４および１６を 分離するため、フィールド酸化物の層１８が基板１０の表面上に備えられる。Ｐ −ウェル１２の形成の後、能動領域１４はフォトレジストによりマスクされ、Ｐ 型不純物が能動領域１６にほぼ３Ｅ１２イオン／ｃｍ２の照射量で導入され、結 果としてほぼ１０１６イオン／ｃｍ”の濃度となる。これにより、Ｎ型基板１０ の表面にＰ型不純物の層２０が形成される。用られたＰ型不純物は硼素である。

層２０の形成の後、ゲート酸化物の層が能動領域１４および能動領域１６の両方 の上に熱成長される。それから、下地の形状に沿った（　ｃｏｎｆｏｒｍａ　ｌ な）多結晶質シリコン（ＰＯＬＹ）の層が基板上に堆積され、エッチされ、能動 領域１４にＮ−チャネルゲート２２が、能動領域１６にＰ−チャネルゲート２４ が、形成される。

次に、第２図を参照して、能動領域１６内にＰ型の層２０を形成した後、能動領 域１４は露出され、好ましい実施例においては燐であるＮ型不純物が、ゲート２ ２および２４のそれぞれの両側の能動領域１４および１６内に注入される。ゲー ト２２および２４は当分野においてよく知られているセルフ−アライメント・プ ロセスを提供する。能動領域１６において、Ｎ型不純物はＰ型不純物よりも高濃 度を有し、結果としてゲート２４の両側にＮ型領域が形成される。これは、Ｐ− チャネルゲート２４の下にかＰ型不純物を備える埋込みチャネル領域２６を画定 する。

埋込みチャネル領域２６はその両側を、ｎ−領域２８およびｎ−領域３０により 境界付けられる。同様にして、能動領域１４は、Ｎ−チャネルゲート２２の下に 、Ｐ−ウェル１２のＰ型不純物を備えるチャネル領域３２を有する。チャネル領 域３２の両側は、ｎ−領域３４およびｎ−領域３６により境界が付けられる。照 射量がほぼ５Ｅ１２イオン／ｃｍ２であったイオン注入工程の結果、ｎ−領域２ ８．３０．３４および３６はほぼ１０１フイオン／ｃｍ”の濃度を有する。下記 に説明するように、能動領域１６内のｎ−領域２８および３０の存在が、埋込み Ｐ−チャネルトランジスタの標準プロセスからの新発展を提供する。

第３図を参照して、ｎ−領域２８および３０の形成の後、能動領域１６はフォト レジストの層（図示しない）でマスクされ、能動領域１４のｎ−領域３４および ３６が露出される。ライトリ・ドープド・ドレイン（Ｌ　Ｄ　Ｄ　ｌｉｇｈｔｌ ｙ　ｄｏｐｅｄ　ｄｒａｉｎ）型のトランジスタを製造するために、付加的な燐 イオン注入が能動領域１４に対して行われ、Ｎ型不純物の濃度を増加する。ＬＤ Ｄ型トランジスタに対する照射量は、ｎ−領域２８および３０の望ましい濃度よ り高く、従って、この付加工程を行う必要がある。この結果、ｎ−領域３４およ び３６が、チャネル領域３２の両側の境界を形成する。

領域３４および３６へのＬＤＤイオン注入の実行後、フォトレジストは除去され 、側壁酸化物スペーサ４２がＮ−チャネルゲート２２の直立面上に形成され、側 壁酸化物スペーサ４４がＰ−チャネルゲート２４の直立面上に形成される。詳し くは図示していないが、側壁酸化物スペーサ４２および４４の形成は、まず、所 定の厚さで基板上に下地形状に倣う酸化物の層を堆積させることによりなされる 。次に、この酸化物の層は異方的に垂直方向にエッチされ、実質的に水平な全て の表面から酸化物を除去する。これによって、実質的に直立な表面上に酸化物が 残る。

側壁酸化物スペーサの形成は当分野でよく知られている。

側壁酸化物スペーサ４２および４４の形成の後、フォトレジストの層が基板上に 堆積され、パターン付けされて能動領域１６を覆うフォトレジスト層４６を形成 する。次に、ヒ素が基板内に注入され、Ｎ−チャネルトランジスタのソースおよ びドレイン領域が形成される。Ｎ−チャネルゲート２２側面上のスペーサ４２は 、ソース／ドレイン注入領域をチャネル領域３２から離す機能を有する。この結 果、ソース／ドレイン領域４８からチャネル領域３２へと延在するＬＤＤ領域３ ８と、ソース／ドレイン領域５０からチャネル領域３２へと延在するＬＤＤ領域 ４ｏとを備えたソース／ドレイン領域４８および５ｏが得られる。

第４図を参照して、Ｎ−チャネルトランジスタに対するソース／ドレイン領域４ ８および５０のイオン注入後、フォトレジスト層４６は剥がされ、続いて能動領 域１４がフォトレジストの層５２により覆われる。

これによって、能動領域１６が露出される。ソース／ドレイン領域に対して適切 な照射量の硼素イオン注入が行なわれ、その結果ｐ”領域５４および５６がスペ ーサ４４によりＰ−チャネルゲート２４の端部から離されて、Ｐ−チャネルゲー ト２４の両側に形成される。この結果、ｎ　−分離領域５８がｐ”領域５４と埋 込みチャネル領域２６との間に形成され、ｎ−分離領域６０がｐ＋領域５６と埋 込みチャネル領域２６との間に形成される。以下に説明するように、分離領域５ ８および６０が埋込みチャネル領域２６を包み、それへの電位障壁を提供するよ う作用する。

第５図を参照して、分離領域５８および６０の形成の後、フォトレジスト層５２ が除去され、それから酸化物を低い温度で堆積させて、参照番号６２で示される ような、Ｐ　ＯＬ　Ｙ／金属レベル間の酸化物層を形成する。それから、基板に 対して、酸化物のりフローとソース／ドレインの活性化／ドライブを行なうため の熱サイクルの工程を行なう。それから、ビア孔が層６２に形成され、コンタク ト６４．６６．６８および７０が、それらを通って形成され、ソース／ドレイン 領域５０．４８とソース／ドレイン領域５４および５６にそれぞれ接触する。図 示しないが、ＰＯＬＹゲート２２および２４を露出し、それへの相互接続を行う ためにもビア孔が中間レベルの酸化物層６２を通って形成される。その後、パッ シベーション７２が基板を上に形成される。

第６図を参照すると、埋込みチャネル領域２６およびその両側のソース／ドレイ ン領域５４および５６の詳細が図示されている。埋込みチャネル領域２６はｎ− 分離領域５８および６０によりその両側で全体的に包まれており、そのため、Ｐ −チャネルトランジスタのｐ″）領域５４および５６と埋込みチャネル領域２６ との間にはＰＮ接合が形成される。

この実施例に図示したデバイスは、ゲート電圧が□しきい値電圧ＶＴを下回ると きは電流は流れないノーマリ・オフ・デバイスである。

埋込みチャネル領域２６は、埋込みチャネル領域２６とＮ型基板１０との間に形 成された金属学的接合７４を有する。金属学的接合７４と関連した接合空乏領域 ７６および５ｉ−ＳＮＯ２界面と関連した表面空乏領域７８がある。ゲートに副 しきい値電圧を印加すると、表面空乏領域７８は接合空乏領域７６に重なり、従 って、埋込みチャネル領域２６を通る電流の流れを禁止する。これが、従来の埋 込みチャネルトランジスタがターン・オフするときの仕方である。従来の埋込み チャネルトランジスタをターン・オンするには、ゲート電圧はしきい値電圧より 大きなレベルにまで増加される。そのため、表面空乏領域７８は接合空乏領域７ ６から引き離され、正孔が埋込みチャネル領域２６を通って導通することが許さ れる。このように、埋込みチャネルが形成される。

トランジスタがターン・オフされると、チャネル領域２６を通って導通する電流 は漏れ電流のみとなる。ゲート電圧が副しきい値電圧に設定された時、どんなド レイン電圧に対してもできる限りこの漏れ電流を小さな値にするよう維持するこ とが望ましい。短チヤネルトランジスタに対して存在する問題は、トランジスタ のドレインからの電界が埋込みチャネル領域２６内に伸び、空乏領域７６および ７８の保全を崩し、正孔が埋込みチャネル領域２６を通って流れてしまうという ことである。これは、実効的に、ドレインが埋込みチャネル領域を介してトラン ジスタのソースにリーススルーすることを許していることである。

トランジスタのドレイン上の大きなポテンシャルの結果として形成される電界は 、トランジスタのドレインを包囲する空乏領域の幅に帰する。

ゼロバイアスのゲートのＰ−チャネルトランジスタのドレイン上の大きな負電圧 に対し、この空乏領域は基板１０内に縦方向に、かつトランジスタのドレインか ら外にそしてトランジスタのチャネル内に、水平方向に延びる。ドーピングのレ ベルおよび接合深さを変化させることによって、このリーチスルーする範囲を最 小化することができる。分離領域５８および６０を利用することによって、トラ ンジスタのドレインから埋込みチャネル領域に延びる水平方向の空乏領域の幅が 減少される。これは、トランジスタのドレイン上の大きな負電圧の結果として、 トランジスタのドレイン上の空乏領域が埋込みチャネル領域２６に有する影響を 減少させる。

理想的なケースでは、トランジスタがターン・オフする時分離領域として非常に 強くドープされたＮ型領域が有ることが望ましいであろう。

しかし、強くドープされたＮ型領域は大きなゲート電圧を加えることなしに反転 することはできない。すなわち、デバイスしきい値が許容できない値に増加して しまうであろうという点で実用不可能であろう。従って、分離領域５８および６ ０のドーピング・レベルは、妥当なしきい値電圧により反転され得、かつ最大の 分離が得られるように選択される。

第７図を参照すると、ゲート電圧がしきい値電圧ＶＴ以上の時、表面空乏領域７ ８は接合空乏領域７６から引き離される通常動作が図示されている。この結果、 チャネル８０が、埋込みチャネル領域２６を通って形成され、接合空乏領域７６ と表面空乏領域７８との間に配置される。

加えて、ｎ−領域５８およびｎ−領域６０の表面は反転され、それぞれ表面反転 領域８２および８４を形成する。これらの反転領域８２および８４の形成のため 、トランジスタのＶＴは期待されたであろう値よりも僅かに高く引き上げられる 。しかし、トランジスタのこの付加的なＶＴにより引き起こされるどんな問題も 、ｐ４′領域５４および５６と埋込みチャネル領域２６との間で実現される分離 により提供される利益に比較して最小のものとされる。

通常動作の間、反転領域８２および８４で実現されるように、ソース″ζ域およ びドレイン領域と埋込みチャネル領域８０との間で導電チャネルが、存在するこ とだけは必要である。もしソース領域およびドレイン領域と埋込みチャネル領域 ２６との間に非常に狭い導通領域を実現すればよいのであれば、Ｎ型不純物の非 常に高い濃度が分離領域５８および６０に対して利用できる。この不純物の高レ ベルはさらにトランジスタのドレインからチャネル領域２６内へ広がる横方向の 電界の影響を減少させるであろう。この点に関し、少なくともドレインの１部分 が分離領域５８および６０によって埋込みチャネル領域２６から分離される限り 、ソースおよびドレイン領域の上部は埋込みチャネル領域２６の上部と重なって もよい。

第８ａ図および第８ｂ図を参照すると、第７図のトランジスタのソースからドレ インのチャネルに沿う静電ポテンシャルをプロットした図が示される。そのポテ ンシャルは、ミクロンで表したソース側部からゲート端部までの距離の関数とし てプロットされている。曲線８６および８７は、ゲート電圧−５，０ボルトでド レイン電圧−０，０５ボルトでの本発明の埋込みチャネルデバイスの動作を表す 。曲線８６は０．０５６ミクロンの深さにおけるポテンシャルを表し、曲線８７ は表面におけるポテンシャルを表す。これは強いチャネル反転を伴ったオン状態 を表している。曲線８８は、ゲート電圧が０，０ボルトでドレイン電圧か−５゜ ０ボルトにおける状態を示し、これは起こり得るパンチスルー状態を表している 。曲線８６では、チャネルを横切る平らでないポテンシャルを有することが判る 。２つの電位の「丘部Ｊ９０および９２、すなわちトランジスタのソース側に発 生するポテンシャルの丘部９０、およびトランジスタのドレイン側に発生するポ テンシャルの丘部９２がある。これらは領域５８および６０におけるドーピング によるものであり、正孔がソースおよびドレインから埋込みチャネルの真ん中に 直接通ることをより困難としている。代りに、正孔は表面反転領域８２．８４に 沿って移動することによりチャネル領域内に入らなければならず、そのポテンシ ャル丘部は曲線８７に示されるように非常に小さい。

ドレイン電圧がゲート電圧より非常に低く、従ってトランジスタのドレイン上に 大きなポテンシャルが供給される時が、ドレイン側の分離領域５８および６０に より供給されるポテンシャル丘部は、チャネルを通って導通ずるためには、チャ ネルの真ん中に対して電位障壁を提供する。

比較のため、分離領域５８および６０無しのトランジスタの駆動を破線の曲線９ ４に示す。曲線９４はチャネルに亘ってより低い静電ポテンシャルを有し、その ため幾らか増加した漏れ電流が発生するであろうことが分かる。

要約すると、ｎ−領域がｐ−理込みチャネル領域とｐ１ソース／ドレイン領域と の間に配置されるような、包まれた埋込みチャネルデバイスが提供された。ｎ− 領域は、トランジスタがターン・オフし、大きなドレイン電位が与えられた時、 分離を提供する。その分離領域は、埋込みチャネル領域内の表面空乏領域の崩壊 を防止し、そこを通る漏れ電流の抑止を与える。

好ましい実施例を詳細に記載したが、添付の請求の範囲により規定される本発明 の概念と範囲から逸脱することなしに、種々の変更、置換え、改良を加えること ができることは理解されるであろう。

ｐＩＣ，６ＦＩＣ；、７ −０．８０−０．４００．（１００，４００，１１０＋、２０　１６０　２．０ ０　２．４０ソース側ゲート端からの距離　（Ｕ−）国際調査報告 １＋＋曽＋ｎｌｎｌｎｍ１１ｅｓ４ｃａ胸。Ｐ（Ｔ／ｌｌｓ８９１０２７８）

Claims (17)

【特許請求の範囲】
1. １．第１の導電型の半導体基板を準備し、半導体基板の表面に前記第１の導電型 と反対の第２の導電型の埋込みチャネル領域を形成し、 埋込みチャネル領域を覆う酸化物の層を形成し、酸化物の層の表面上にゲート電 極を形成して埋込みチャネル領域を覆い、 埋込みチャネル領域の一方の側に近接した基板の表面に第１の導電型の分離領域 を形成し、 分離領域に隣接する第２の導電型のドレイン領域および少なくともその一部分で あって分離領域によって埋込みチャネル領域から離された一部分を形成し、 埋込みチャネル領域に対してドレイン領域と反対の側で埋込みチャネル領域に隣 接する第２の導電型のソース領域を形成することを備える埋込みチャネルトラン ジスタを形成する方法。
2. ２．基板がシリコンである請求項１の方法。
3. ３．分離領域の濃度が基板の濃度より高く、表面で反転され得るものである請求 項１の方法。
4. ４．分離領域は、埋込みチャネル領域の両側に配置され、ソース領域の少なくと も１部分が埋込みチャネル領域から離される請求項１の方法。
5. ５．埋込みチャネル領域の両側の分離領域はソース領域およびドレイン領域を埋 込みチャネル領域から完全に離す請求項４の方法。
6. ６．分離領域はドレイン領域を埋込みチャネル領域から完全に離し、分離させる 請求項１の方法。
7. ７．分離領域およびドレイン領域を形成する工程が、ゲート電極の直立端部をア ライメント・マスクとして利用して基板表面に第１の導電型の不純物を導入し、 トランジスタのドレイン側でゲート電極の直立端部から延びる所定の厚さの絶縁 物質のスペーサを形成し、 不純物がスペーサの直下の基板に導入されることを禁止するように、スペーサの 一番外側の端部をアライメント・マスクとして利用してトランジスタの表面上、 基板の表面内に第２の導電型の不純物を導入すること を含み、 ドレインを形成するため基板に第２の導電型の不純物を導入する工程は、分離領 域を形成するために利用される不純物のレベルより多量の不純物を利用する 請求項１の方法。
8. ８．第１の導電型の基板を準備する工程と、基板の表面上に、分離酸化物の層に より囲まれた能動領域を画定する工程と、 能動領域内の基板表面に第１の導電型と反対の第２の導電型の不純物を導入して 第１の領域を画定する工程と、能動領域の上に所定の厚さでゲート酸化物の層を 形成する工程と、能動領域の上に所定の寸法を有するゲート電極を形成し、ゲー ト電極の下の能動領域に埋込みチャネル領域を画定する工程と、ゲート電極をマ スクとして利用し能動領域に第１の導電型の不純物を導入してゲート電極の両側 に第２および第３の領域を形成する工程であって、第１の領域において第１の導 電型の不純物の濃度は第２の導電型の不純物の濃度より大きくなっている工程と 、ゲート電極の直立端部上にそこから所定の距離だけ水平方向に延びる絶縁物質 のスペーサを形成する工程と、スペーサの端部をマスクとして利用し、第２およ び第３の領域に第２の導電型の不純物を導入してソース／ドレイン領域を形成す る工程であって、ソース／ドレイン領域の第２の導電型の不純物のレベルは第２ および第３の領域における第１の導電型の不純物レベルより高い工程とを含み、 第１の導電型物質の分離領域はソース／ドレイン領域の少なくとも１部を埋込み チャネル領域から離す 埋込みチャネルトランジスタを形成する方法。
9. ９．基板がシリコンであり、第１の導電型の不純物がＮ型不純物であり、第２の 導電型の不純物がＰ型不純物である請求項８の方法。
10. １０．ゲート電極が多結晶シリコンにより形成されている請求項８の方法。
11. １１．スペーサを形成する工程が、基板とゲート電極の表面を覆って下地に倣う 形の酸化物の層を形成し、下地に倣う形の酸化物の層を異方性エッチングして実 質的に直立な表面上の酸化物以外の全ての酸化物を除去する工程を含む請求項８ の方法。
12. １２．スペーサの下に画定された分離領域がソースおよびドレイン領域を埋込み チャネル領域から完全に離す請求項８の方法。
13. １３．分離領域において第１の導電型の不純物の濃度が、実現し得るゲート電圧 で表面反転を許容する請求項８の方法。
14. １４．第１の導電型の基板と、 基板の表面上に形成され、ゲート酸化物の層によりそこから離されるゲート電極 と、 ゲート電極およびゲート酸化物の層の下に埋込みチャネル領域を形成するために 配置された第１の導電型の物質とは反対の第２の導電型の物質の領域と、 埋込みチャネル領域のドレインの側でかつそれに隣接して配置された基板の濃度 より大きな濃度を有する第１の導電型の物質の分離領域であって、表面で反転し 得る分離領域と、 第２の導電型の物質のドレイン領域であって、分離領域に隣接して配置され、分 離領域によって埋込みチャネル領域から離されているドレイン領域と、 埋込みチャネル領域に対しドレイン領域と反対の側で、埋込みチャネル領域に近 接して配置された第２の導電型の不純物のソース領域とを備える埋込みチャネル トランジスタ。
15. １５．基板がシリコンである請求項１４の埋込みチャネルトランジスタ。
16. １６．分離領域は、埋込みチャネル領域をドレイン領域から完全に離す請求項１ ４の埋込みチャネルトランジスタ。
17. １７．さらに、埋込みチャネル領域のソース側に配置され、第１の導電型の不純 物を含む第２の導電型の物質の第２の分離領域を具備し、前記第２の分離領域は ソース領域を埋込みチャネル領域から離す請求項１４の埋込みチャネルトランジ スタ。