JPH06502263A - 障害許容データ記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 障害許容データ記憶システム ［技術の分野］ 本発明は、複数のエレメントよりなるランダムアクセスデータ記憶システム、典 型的には、集積回路、半導体チップのような一部に障害のある可能性をもつメモ リロケーションアレイよりなるものに関する。

［背　景　技　術１ 全てのメモリチップは、製造プロセスによって生じる欠陥または障害から免れな い。

このような欠陥の大部分は、チップ上における大多数のメモリロケーションｆｍ ｅｍｏｒｙ　１ｏｃａｔｉｏｎｌを損なうことがない点で良性であるといえる。

スペアのメモリロケーションを同じチップ上に設けることにより欠陥のあるメモ リロケーションを修復して、チップを無欠陥と見（故せるようにする技術がすで に開発されている。

このようなメモリチップがパーフェクトチップｆｐｅｒｆｅｃｔ　ｃｈｉｐｌと 呼ばれるのに対し、少数の欠陥をもつが他の点で無欠陥チップと同じ電気的特性 あるいは信節度特性で動作するチップは、多数メモリチップ（ｍａｊｏｒｉｔｙ 　ｍｅｍｏｒｙ　ｃｈｊｐｌと呼ばれる〇この出願の発明者らにより申請中の国 際特許出願Ｐ　ＣＴ／Ｇ　Ｂ９０１０１０５１の従来技術の説明においては、チ ップ内部の欠陥を許容処理するための様々な技術が論じられている。

多数メモリチップは、典型的には、ダイナミックランダムアクセスメモリ（ＤＲ ＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、および、プログラ ム可能読み出し専用のメモリ（ＰＲＯＭ）など、様々な形を取り得る。

これらは、名称かられからないものもあるが、いずれもランダムアクセスメモリ （ＲＡＭ）である。

かかるメモリチップは、Ｘピット幅×Ｙアドレスロケーション深さで配列されて いる。

多数ＲＡＭは、いくつかのＸビットを含んでいて、あるＹアドレスから読みこめ ず、また、これに書きこむことができない。

この出願の発明者らにより申請中の国際特許出願Ｐ　ＣＴ／Ｇ　Ｂ９０１０１０ ５１は、マルチプルビットからなるプロ・ツクまたはシングルビットからデータ を検索することのできる障害許容データ記憶システム（ａ　ｆａｕｌｔ　ｔｏｌ ｅｒａｎｔ　ｄａｔａ　ｓｔｏｒａｇｅ　ｓｙｓｔｅｍｌの典型的な二つの実施 例を記載している。

これら二つの実施例は、あらゆるサイズあるいは形状のメモリチップのアレイに 適用可能である。

さらに、どのようなタイプの多数ＲＡＭも、このアレイに使用することができる 。

しかしながら、これら二つの実施例は、各多数ＲＡＭがｌビ・ソトｘＹアドレス のメモリと定義される幅の広いチ・ツブアレイを用いる場合に最適である。

たトエば、ＰＣＴ／ＧＢ９０１０１０５１（７）第２実施例テ考工られていると ころによれば、各行１６チツプの４行で編成された６４チツプアレイの場合、２ １のスペアチップが必要となる。

上記アーキテクチャを各行２チップの３２行アレイについて使用すると、３５の スペアチップが必要となる。

［発明の開示］ 本発明によるときは、各々メモリロケーションアレイよりなる？Ｉ数のメインエ レメントと、各々メモリロケーションアレイよりなる第１のスペアエレメントお よび第２のスペアエレメントと、フィンカルアドレスｆｐｈｙｓｉｃａｌ　ａｄ ｄｒｅｓｓｌに対してエレメントが異なるごとに異なる方法でスキニーされる各 アレイ内の行（ｒａｗｌのロジカルアドレスｆｌｏｇｉｃａｌ　ａｄｄｒｅｓｓ ）　、および、フィジカルアドレスに対してエレメントが異なるごとに異なる方 法でスキューされる各アレイ内の列（ｃｏｌｕｍｎｌのロジカルアドレスにより 、各エレメントをアドレス指定するための手段と、特定のメインエレメント中の 特定の行に欠陥がある場合はその行の代りに第１のスペアエレメント中の代替性 が選択されるように、かつ、特定のメインエレメント中の特定の列に欠陥がある 場合はその列の代わりに第２のスペアエレメント中の代替列が選択されるように 、欠陥メモリロケーションを記録するための手段とで構成された障害許容データ 記憶システムが提供される。

メインおよびスペアエレメント（メモリエレメント）は、各々単独の集積回路（ またはチップ）でもよく、あるいは、これらエレメントの一部または全部が単一 のチップ上にまとめられて組みこまれてもよい。

この出願で示される本発明の実施例において、各メモリエレメントは行状に並べ られた二つのチップよりなり、これら各チップは、通常、４ビツトまたは８ビッ ト幅×Ｙアドレス潔さの配列を有している。

オーバヘッド（スペアチップにおける）は、各行が二つのチップで構成されるこ とにより、スペアチップ四つだけでよ（なる。

５　また、ＰＣＴ／ＧＢ９０１０１０５１のシステムでは、チップ）　アレイに 新たに付加される各行ごとにい（っがのチップを追加する必要があるのに対し、 本発明の場合は、スペアチップの数が７４　レイ中のチップ数にかかわらず固定 される。

）　ＰＣＴ／ＧＢ９０１０１０５１のこれら二つの実施例においても、多数ＲＡ Ｍは大幅に値引きされた価格で入手可能なために、無欠陥チップだけで組み立て られたアレイ上に比べて著しいコスト節減が可能である。

しかしながら、記憶密度および信頼性を最大限にし、かつ、電力消費を最小限に するために、コンポーネント数を少なくすることが常に要望される。

したがって、本発明は、スペアチップの数のを大幅に減らすことにより、ＰＣＴ ／Ｇ５９０１０１０５１の実施例よりも高い記憶密度および信頼性を達成するこ とができるとともに、電力消費を低減することができる。

また、本発明のシステムは、ＰＣＴ／ＧＢ９０１０１０５１のシステムよりもア クセスタイムが短くなる。

本発明の場合、列欠陥と行欠陥とは互いに独立した同様の手段によって許容処理 される。

本発明の典型的な実施例においては、各々２チップ幅の多数のチップの行（アレ イ行）からなるアレイが使用される（通常、各チップは８ビット×Ｙアドレス深 さと定義され、このＹアドレスはチップ行アドレス（ＣＲＡ）とチップ列アドレ ス（ＣＣＡ）に分割される）。

これに必要な追加チップまたはスペアチップは４個である。これらの各スペアチ ップは多数ＲＡＭであってもよい。

これらのうち、スペア列チップ（ＳＣＩとして知られている二つのチップは欠陥 ＣＣＡを含むチップ用のスペアであり、スペア行チップ（ＳＲ）として知られて いる二つのチップは欠陥ＣＲＡを含むチップ用のスペアである。

欠陥ＣＲＡのあるスペア列チップには、スペア行チップ中のスペアが用いられ、 欠陥ＣＣＡのあるスペア行チップには、スペア列チップ中のスペアが用いられる 。

欠陥ＣＣＡがアドレス指定されると、欠陥の位置を定義した不揮発性１ｎｏｎ− ｖｏｌａｔｉｌｅｌのルックアップテーブルまたはマツプ（プログラム可能読み 出し専用のメモリのような）が、その欠陥を含むチップを識別し、データはスペ ア列チップから読み出され、あるいは、スペア列チップに書きこまれる。

欠陥ＣＲＡもこれと同様に扱われる。

ただし、データの読出し、書こみはスペア行チップに対して行われる。

異なるアレイ行の二つ以上のチップが各々の同じチップアドレスに欠陥（アドレ ス合致欠陥）があることを示す情況を回避するために用いられるＰＣＴ／ＧＢ９ ０１０１０５１に記載された技術のために、ＳＣおよびＳＲがどちらも欠陥ＣＣ ＡとＣＥＡを共に含むことがあり得る。

本発明の実施例においては、二つのマツプを用いである特定のＣＣＡまたはＣＲ Ａに欠陥があるかどうかを判断する。

ラムされ、または、使用時欠陥の結果としてプログラムされる。

いずれの場合も、故障の位置は、適切な試験または診断によりあらかじめ検出か つ確認される。

これらの故障はＣＣＡまたはＣＲＡの位置として識別される。

そして、コンピュータプログラムは、ＣＣＡまたはＣＲＡデータ中にアドレス合 致欠陥があるか否かを決定するためのアルゴリズムを実行する。

アドレス合致欠陥がある場合は、それらのアドレス合致を回避するようなマツプ が生成され、各チップに対するアドレッシングをスキューさせるためのデータが 生成される。

このスキュー情報あるいはスキュー値は、本発明の実施例の制御論理装置によっ て使用され、この制御論理装置内のレジスタに記憶される。

［図面の簡単な説明］ 本発明の上記実施例は例にすぎない手段で示されており、これを各図面にしたが い説明すると、図面中、図工はＲＡＭサブシステムを含む典型的なコンピュータ システムのブロック図であり、 図２ｇよび３はメモリチップ間のアドレス合致欠陥を回避するためにフィジカル アドレスをスキューさせる原理を説明するためのメモリアレイ中の多数メモリチ ップの行をそれぞれ示す説明図であり、 図４は本発明による障害許容データ記憶システムの一実施例のブロック図であり 、 図５は本発明による障害許容データ記憶システムのメモリアドレスコントローラ （ＭＡＣ）のブロック図であり、図６は本発明による障害許容データ記憶システ ムの動的列スペアリングマツプ（ＤＣＳＭ）あるいは動的行スペアリングマツプ （ＤＲＳＭ）用の典型的なフォーマットを示す説明図であり、図７はメモリアレ イコントローラのアドレスドライバ（ＡＤ）回路のブロック図であり。

図８は動的スペアリングマツプの内容を決定するために使用される製造プロセス を示すフローチャートであり、図９は本発明に係る障害許容データ記憶システム 内にある多数メモリチップ中の使用時欠陥に応答するためのプロセスを示すフロ ーチャートである。

［発明を実施するための最良の形態１ 図１は、マイクロプロセッサ（ＭＰＵ）ｌを有する典型的なコンピュータシステ ムを示し、マイクロプロセッサ１は双方向システムデータ（ＳＤ）バス２および システムアドレス（ＳＡ）バス３を介してリードオンリーメモリ（ＲＯＭ）５お よびランダムアクセスメモリ（ＲＡＭ）４に接続されている。

以下に説明する本発明の実施例において、ＳＡババスは、ＲＡＭ４内で事実上、 三つ、別個のアドレスバスに分けられている。

これらの三つのバスとは、アレイ行アドレス（ＡＲＡ）、チップ列アドレス（Ｃ ＣＡ）およびチップ行アドレス（ＣＲＡ）用のバスである。

図１においては、図を見やすくするために、制御信号および周辺回路が省略され ている。

ＡＲＡは、アレイ中におけるチップ（複数）の行中、どの行をアクセスすべきか を決定する。

ＣＣＡは、ＡＲＡにより選択されたチップ中でアドレス指定すべき列位置を決定 する。

ＣＲＡは、ＡＲＡにより選択されたチップ中でアドレス指定すべき行位置を決定 する。

図２および３は、一群のチップのフィジカルアドレスとロジカルアドレスを様々 なスキュー値でスキューさせる原理を示している。

図２は、１行に並べられた４つの多数メモリチップ１１に一つのスペアチップ１ ２を付加した構成を示している。この場合、各チップは同じフィジカルアドレス に欠陥１０があり、欠陥：よ同じチップ列アドレスにあるが、チップ行アドレス でも同様である。

チップ列は並列にアドレス指定されるが、チップは一時に−っずつイネーブル化 される。

第１のチップがイネーブル化されているときにフィジカル列Ｏがアドレス指定さ れても、フィジカル列Ｏを代替列として使用すべくスペアチップがイネーブル化 されることは、スペアチップ中のこの列も欠陥列であるために、何の効果もない 。

スペアチップのフィジカル列０が正常で、第１のチップの欠陥フィンカル列Ｏを このスペアチップのフィジカル列Ｏで代替することができても、第２のチップ（ このチップがアドレス指定された場合〕の欠陥列０は、スペアチップのフィジカ ル列Ｏがすでに第１のチップの列Ｏのスペアとして使われているために、スペア チップをイネ−モル化ザることにより代替として用いることができない。

これに対し、図３においては、所与のロジカルアドレスに対して、チップごとに 異なるフィジカル列が選択されるように、フィジカルアドレスが様々なスキュー 値でスキューされる。

このスキューは、どの所与のロジカルアドレスに対しても、選択された列に二つ 以上のチップが欠陥をもつことがないように行なわれる。

このように、いずれかのチップがイネーブル化されているときは、その欠陥列（ もしあれば）がアドレス指定されると、その欠陥列の代替列として用いることの できる他のどのチップの欠陥列の代替としても用いられていない正常な列（対応 するロジカルアドレスの）をスペアチップ中に見い出すことができる。

したがって、スペア列チップ１２は、各欠陥チップ用のスペア列あるいは代替列 を与えることができる。

すなわち、このスキューイング構成によれば、アドレス合致欠陥、すなわち、二 つ以上のチップの同じフィジカル列の欠陥に対する許容性かを確保される。

以上の原理は行についても同様に適用される。

図４は、本発明のデータ記憶システムの実施例を示したブロック図である。

この実施例のＲＡＭアレイは、各々２チップ幅の３２行のチップアレイよりなる 。このアレイのチップは全て多数ラム（ＭＲ）３１である。

図を見易くするために、アレイの３２行のうち最初の行と最後の行だけ示しであ る。

システムアドレス（ＳＡ）バス２０は、メモリアドレスコントローラ（ＭＡＣ） ２５に全てのアドレス情報を供給する。

ＭＡＣ２５は、別個のチップ列アドレス（ＣＣＡ）バス２６およびチップ行アド レス（ＣＲＡ）バス２７をドライブする。

ＣＣＡおよびＣＲＡは、アドレス合致欠陥に対する許容性を確保するためにＭＡ Ｃ２５内部で論理的にスキューされる。

各アレイ行は、３２本の個々のデコート線（ＤＥＣＬ）２８によって個別にイネ ーブル化される。

これらのデコード線２８は、ＤＥＬＣＯはアレイ行Ｏの全てのチップＭＲのチッ プイネーブル端子に、ＤＥＣＬＬはアレイ行１の全てのチップＭＲのチップイネ ーブル端子に接続され５以下同様にして接続されている。

このアレイには、さらに二つのチップＭＲの行、すなわち、スペア行（ＳＲ）３ ２およびスペア列（ＳＣ）３３という行が設けられている。

チップ５Ｒ３２のチップイネーブル端子は、イネーブルスペア行線（Ｅｎａｂｌ ｅ　５ｐａｒｅ　Ｒｏｗ　Ｌｉｎｅ：　ＥＮ　Ｓ　ＲＬ）　２９に接続されてい る。

チップ５Ｃ３３のチップイネーブル端子は、イネーブルスペア列線（Ｅｎａｂｌ ｅ　５ｐａｒｅ　Ｃｏｌｕｍｎ　Ｌｉｎｅ：　ＥＮ　Ｓ　ＣＬ）　３０に接続さ れている。

各チップＭＲの各列は、通常８ビット幅で、システムデータ上位（Ｓｙｓｔｅｍ 　Ｄａｔａ　Ｕｐｐｅｒ：　Ｓ　Ｄ　Ｕ　）バス２２およびシステムデータ下位 （（Ｓｙｓｔｅｍ　Ｄａｔａ　Ｌｏｗｅｒ：　Ｓ　ＯＬ　）バス２１よりなる複 合型の２バイト並列データバスに接続されている。

個々のバイトペア（ワードとして知られている）は、ＤＥＣＬ線１本をアサート ｆａｓｓｅｒｔｉｏｎ：能動化）することにより、３２のアレイ行の中から一つ のアレイ行を選択することによってイネーブル化される。

二つの方向制御線、すなわち、読出しくＲＤＬＩ線２３または書こみ（ＷＴＬ） 線２４のいずれか一方をアサートすると、選択されたワードを各々ＳＤＬおよび ＳＤＵデータ線を介して読み出し、あるいは、書きこむことができる。

図５はＭＡＣ２５の構成を示す。

ＳＡババス０は、ＡＲＡ４０、ロジカルチップ列アドレス（ＰＣＣＡ）４１およ びロジカルチップ行アドレス（ＰＣＲＡ）４２の三つのバスに分割される。

ＡＲＡバスは、３２本のｒｘ　：　ＩＪ対応のＤＥＣＬ線に出力を生じるアレイ 行デコーダ（ＡＲＤ）４３を制御する。

ＡＲＡバスは、Ｄ　ＣＳ　Ｍ　４４、ＤＲＳＭ４５、列アドレスドライバ（ＣＡ Ｄ）４６および行アドレスドライバ（ＲＡＤ）４７にも接続されている。

ＣＡＤ４６は、ＣＣＡバス５２にメモリアレイ用のスキューされたチップ列アド レスを発生する。

ＲＡＤ４６は、バスＣＲＡ５３にメモリアレイ用のスキューされたチップ行アド レスを発生する。

上記の各アドレスドライバ４６または４７は各々Ｄ　ＣＳ　Ｍ　４４またはＤＲ Ｓ〜１４５からタグビット、すなわち、列タグ（０丁）４８または行タグ（ＲＴ ）４９を受け取る。

これらのタグピットは、ＣＣＡまたはＣＲＡに欠陥があるがどうかを指示する。

リ　ＤＣＳＭのための典型的なフォーマットを図６に示す。

−ＡＲＡは、欠陥があるＭＲの個々のアドレスにタグが付されたＮ個の位置の範 囲を選択する。

ｔ　たとえば１、各ＭＲがＩＭのアドレスで構成されている場合。

’２　ＣＣＡおよびＣＲＡバスはそれぞれ１ｏ本の線を含む。

したがって、マツプＰＲＯＭは３２ＸＩＫのメモリロケーションからなる。

各マツプメモリロケーションは、タグピット６ｏ、スペアタグビット６１の２ビ ツトよりなる。

ＤＣＳＭおよびＤＲ３Ｍからのタグピットを組み合わせると、つぎの真理値表が 生成される： 表　１ ＣＴ　ＲＴ　ＳＲＴ　ＳＲＴ　イネーブル　備　考０　０　Ｘ　Ｘ　ＤＥＣＬｎ 　３２アレイ行中の１行１　０　０　Ｘ　ＳＣＣＣＡ欠陥だけがＳＣを選択１　 ０　１　Ｘ　ＳＲ５Ｃ（ＤＣＲＡ欠陥、ＳＲを選択ＯＸ　０　０　ＳＲＣＲＡ障 害だけがＳＲを選択ＯＸ　０　１　ＳＣ５Ｒ）ＣＣＡ欠陥、ＳＣを選択１　１　 ０　Ｘ　ＳＣＣＣＡ／ＣＲＡ欠陥、ＳＣを選択１　１　１　Ｘ　ＳＲ５Ｃ（７） ＣＲＡ欠陥、ＳＲを選択図５には、ＳＲおよびｓｃ中のアドレス欠陥を指示する ために付加されたタグピット、すなわち、５ＲＴ５０および５ＣＴ５１が示され ている。

表１の真理値表が実行されると、三つのイネーブル信号の−っがアサートされ、 それぞれ下記の定義の動作が行なわれる。

ＥＮＳＣＬ５４ｉｔ、ＳＣをイネーブル化し、Ｅ　Ｎ　Ｓ　ＲＬ　５５　！ｉＳ Ｒをイネーブル化り、ＥＮＤＥＣＬ５６は、ＥＮＳＣＬ、ＦｉよひＥＮＳＲＬが 両方とも否定されていれば、ＡＲＤ４３をイネーブル化する（この場合、適切な りＥＣＬ線がＡＲＤ４３によってアサートされる）。

図７は、アドレスドライバの内部回路の構成を示しでいる。

同じ回路を、ＣＡＤとしでも、ＲＡ　Ｄとしでも、使用することができる。

このスキューイング欄横は、全加算器８ｏを用いで、ロジカルアドレスまた；ま ベースアドレス（ＢＡ）８１とレジスタファイル８３の３２のレジスタの内の一 つの内容との和を生ビさせる。

各チップ行用の各特定のレジスタは、デコーダ（Ｄ）８７を介してＡ　ＲＡバス ８２により選択される。

スキューされたアドレスが、全加算器８０の出力Ｋ　Ａ　８４である。

レジスタファイルのレジスタは、不揮発性レジスタ（ＤＣＳＭおよびＤＳＲ〜１ と同時にプログラムされる）であるが、または、システムのパワーオンのつとプ ログラムされる。

レジスタ８３の書こみ経路は、図を見やすくするために省略されでいるが、当業 者にとっでｊよ、多くの訃ジスタフアイル回路の例が周知である。

揮発性レジスタの場合；ま、ＤＣ５Ｓ・ＩおよびＤ　ＲＳ　、’、７にスキュー 値表が組みこまれる。

典型的なマツプＰ　ＲＯＭは、８ビツト幅であり、そのうちの２ビツト（よタグ 付は用に用いられ、残りのビットのうち、通常、５ビツトが３３の１０ビツトス キユー値の各半分を示すために用いられる。

スキュー値は、通常、５ビツトのエンティティ（各１０ビツト値の上位側および 下位側の半分）としてマツプの適切なエリアにパックされる。

−これらの値は、マツプＰＲＯＭを読むことによってアレパックすることができ る。

プログラミング後、各レジスタには、３２アレイ行の全範囲にわたってあらゆる アドレス合致欠陥を回避するための適切なアルゴリズムによってめられたスキュ ー値が入っている。

スキュー値を生成するためには、多くのアルゴリズムを展開することが可能であ る。

全てのルーチンは、アレイ中の各ＭＲについての欠陥マツプから開始される。

従来、これらのマツプは、適切なテストハードウェアおよび刺激信号により個々 のＭＲを試験することによって生成される。

最も簡単なやり方では、単に何らかの欠陥がある最初の位置にある数を加えた後 、チップマツプを再検査して、アドレス合致欠陥が回避されたか否かを確認する 。

なお、アドレス合致欠陥がある場合は、その同じ位置の値を再度再びインクリメ ントした後、再度検査する手順をインクリメント後の値が可能な位置の数を越え るまで繰り返す。

図７には、上記のレジスタに加えて、アドレスドライバの指示によってＳＲまた はＳＣのスキュー値を記憶するために用いられるレジスタ（Ｒ３）８５が設けら れている。

ＳＲまたばＳＣは、ＥＮＳＣＬまたはＥＮＳＲＬによって各々選択される。

したがって、表１によって定義された条件にしたがい、３３のレジスタの一つが 全加算器に六入力を供給するよう選択され、このようにしてアドレス合致型の全 てのＣＣＡおよびＣＲＡ欠陥を許容処理することができる。

表１の真理値表は、関数（Ｆ）ブロック８６によって実行される。

ＣＡＤおよびＲＡＤは、どちらも同じ回路で実施することができ、図５に示すよ うに、これらの一方のアドレスドライバだけが関数ブロック８６に対して有効な 項を有する。

この実施例のアクセスタイムは、アレイ中のＭＲのアクセスタイムとマツプＦＲ ＯＭのアクセスタイムからなる。

これは、ＣＡＤが３４チツプ（３２ＤＥＣＬ線＋ＥＮＳＲＬおよびＥＮＳＣＬ） の中のどのチップをイネーブル化して選択するかを決定した後、ＭＲのチップイ ネーブル端子がアサートされるためである。

マツプには最も安価な形のＰＲＯＭを使用するのがよいと思われるが、それには 最も遅い形のＦＲＯＭを使用することになる。

しかしながら、それでは、記憶装置システムのアクセスタイムが増大する。

しかし、システムにさらに二つのＡＲＤを付加して使用する場合は、個々のアレ イ行をあらかじめ選択することができる。

元のＡＲＤは、前述したように、アレイの各行の個々のチップイネーブル線を選 択する３２のＤＥＣＬ線の中の１本をアサートする。

このＡＲＤは、チップイネーブルＡＲＤ　（ＣＡＲＤ）と呼ばれる。

出力イネーブルＡＲＤ　（ＯＡＲＤ）と呼ばれているもう一つのＡＲＤは、アレ イ行中の全てのＭＲの個々の出力イネーブル線（上記のＲＤＬへの共通結線の代 わりに）を選択する３２本の０ＤＥＣＬ線の中の１本をアサートする。

書こみイネーブルＡＲＤ　（ＷＡＲＤ）と呼ばれる第３のＡＲＤは、アレイ行中 の全てのＭＲの個々の書こみイネーブル線（上記の共通接続ＷＴＬの代りに）を 選択する３２本のＷＤＥＣＬ線の中の１本をアサートする。

全てのＡＲＤ出力は、ＡＲＡバスによって選択される。

０ＡＲＤの場合は、デコーダはＲＤＬによってイネーブル化され、ＷＡＲＤの場 合は、デコーダはＷＴＬによってイネーブル化される。

スペア行ＳＲおよびＳＣの場合は、出力イネーブル線（ＥＮＯ３ＲＬおよびＥＮ Ｏ３ＣＬ）、および、書こみイネーブル線（ＥＮＷＳＲＬおよびＥＮＳＷＣＬ） が、各々ＲＴＬおよびＷＴＬによってゲートされる。

このように追加された出力イネーブルおよび書こみイネーブル信号によれば、三 つのアレイ行を同時にイネーブル化すること、すなわち、一つのＤＥＣＬ信号と ＥＮＳＲＬおよびＥＮＳＣＬを同時にアサートすることが可能となる。

ＭＡＣ中の機能ユニットがスペアリングを行なうべきか、そして、その場合ＳＲ またはＳＣのどちらをアサートすべきであるかを決定するまでは、出力イネーブ ル信号または書こみイネーブル信号は全くアサートされない。

このような決定がなされると、３２本のＤＥＣＬ線（ＣＡＲＤからの）またはＥ ＮＳＲＬまたはＥＮＳＣＬの中の１本だけがアサートされる。

こうなると、実行されている動作の種類（読出しあるいは書こみ）に応じて、３ ２本の０ＤＥＣＬまたはＥＮＯ５ＲＬの、またはＥ　Ｎ　ＯＳ　ＣＬの中の１本 、あるいは、３２木のＷＤＥＣＬまたはＥＮＷＳＲＬの、またはＥＮＷＳＣＬの 中の１本が、チップイネーブルよりかなり後にアサートされる。

したがって、マツプのアクセスタイムをチップイネーブルと出力イネーブル（ま たは書こみイネーブル）のアサートの間の遅延内に隠しこむことができる。

図８および９は、マツプＦＲＯＭ、ＤＣ３ＭおよびＤ　Ｓ　Ｒ’Ｎ１の内容を定 義するために使用される二つの典型的なプロセスを示している。

図８が示すプロセスは、工場でのＭＲの製造に起因した欠陥を管理するための典 型的なものである。

このプロセスにおいては、まず、コンピュータ可読のラベルが各ＭＲに貼り付け られる。

これらの各ラベルは、たとえば、バーコードフォーマ・ソトまたは光学式文字認 識（ＯＣＲ）フォーマットによりユニークコード（−意コード）が書きこまれる 。

これらのユニークコードは、たとえば、里なる順番であってもよい。

このようなラベルは、各ＭＲにユニークの識別名を与え、これを用いてフォール トデータファイル（ＦＤＰ）のエントリーデータが生成される。

つぎに、ＭＲは、適切な装置と電気的条件および環境条件を用いて試験される。

この試験の結果、ＭＲ中の欠陥が検出されると、それらの欠陥は、ＣＣＡかつ／ またはＣＲＡ欠陥と診断されて、ＭＲ識別番号Ｎによりインデックスを付された ＦＤＦ内の空間に記憶される。

ＭＲは、何回でも再試験して、ＣＣＡかつ／またはＧＲＡデータをＦＤＦ内のそ のチップのエントリデータに付加することができる。

その後、ＭＲは組立工程に送り出され、プリント回路基板（ＰＣＢ）のような適 切な基板に適宜取り付けられる。

組立て終了後、ＰＣＢ上の全てのＭＨの識別番号が読み取られる。

そして、識別番号ＮとＰＣＢ上のＭＲの位置を対照させながら識別番号リストが 作成される。

この識別番号リストは、ＦＤＰにアクセスして各特定ＰＣＢ上の全てのＭＲに関 するＦＤＦの部分集合を精製するために用いられる。

つぎに、このＦＤＦ部分集合を入力データとして用いて合致防止用のコンピュー タプログラムが実行される。

このプログラムは、図６に示した同様の形式の適切な出力データを生成する。

この出力データは、ＤＣ３Ｍ、ＤＲ５Ｍをプログラムし、これらのマツプにスキ ュー値表をバックするために用いられる。

図９が示すプロセスはＭＲの実地試験用のものである。

このプロセスは、ＤＣＳＭおよび／またはＤＲＳＭが、チップＭＲの使用欠陥を 考慮して適切なデータにより再プログラムされることを除き、図８に示すプロセ スと同様である。

合致防止プログラム用の入力データは、プログラミング前にＤＳＣＭおよび／ま たはＤＲＳＭから逆に読み混まれた後、消去される。

このデータは、使用欠陥を記述したデータが付された後、合致防止プログラムに 入力される。

このプログラムの出力は、図８の場合と同様、Ｄ　ＣＳ　ＭおよびＤＲＳＭをプ ログラムするために使用される。

７、ジｇ　７ＦＬ、Ｘ　ｆ３１２］４５６７　ｅ１２］６６７　０１２３４Ｓ６ ７　８１２３４５６７　１！１２３４５６？フイ１ｂＬｒＦレス　Ｊｉ２３４Ｅ ６７　１２３’５６７８　２３４５６？Ｑｊ　３４５６７Ｑ（２４５６７８１２ ３ｉ白Ｐ ＸＡ Ｆｉｃｒｕｒｅ　８ Φ 「逼；＝コ Ｆｉｇｕｒｅ　９ 国際調査報告 、　ｓ、　ＰＣＴ／ＧＢ　９１１０１９２９

Claims (7)

【特許請求の範囲】
1. １．各々メモリロケーションアレイよりなる複数のメインエレメントと、各々メ モリロケーションアレイよりなる第１のスペアエレメントおよび第２のスペアエ レメントと、フィジカルアドレスに対してエレメントが異なるごとに異なる方法 でスキューされる各アレイ内の行のロジカルアドレス、および、フィジカルアド レスに対してエレメントが異なるごとに異なる方法でスキューされる各アレイ内 の列のロジカルアドレスにより、各エレメントをアドレス指定するための手段と 、特定のメインエレメント中の特定の行に欠陥がある場合はその行の代りに第１ のスペアエレメント中の代替行が選択されるように、かつ、特定のメインエレメ ント中の特定の列に欠陥がある場合はその列の代わりに第２のスペアエレメント 中の代替列が選択されるように、欠陥メモリロケーションを記録するための手段 とで構成された障害許容データ記憶システム。
2. ２．第１のスペアエレメント中の選択された代替行に列欠陥がある場合、これに 替えて第２のスペアエレメント中の代替列が選択される請求の範囲１記載の障害 許容データ記憶システム。
3. ３．第２のスペアエレメント中の選択された代替列に行欠陥がある場合、これに 替えて、第１のスペアエレメント中の代替行が選択される請求の範囲１または２ に記載の障害許容データ記憶システム。
4. ４．欠陥のある列位置を記録する第１のルックアップテーブル、および欠陥のあ る行位置を記録する第２のルックアップテーブルを具備している請求の範囲１な いし３いずれか１項に記載の障害許容データ記憶システム。
5. ５．複数の記憶エレメントを試験して各エレメント中の欠陥の位置を決定かつ記 録するステップと、欠陥位置データをアレイ中の各記憶エレメントの位置を表す データと共に処理してアドレス指定スキュー値データを生成するステップと、こ れらのスキュー値をデータ記憶システムのルックアップテーブルにプログラムす るステップとからなる請求の範囲１記載の障害許容データ記憶システムを形成す る方法。
6. ６．記憶エレメントをアレイに組み立てる前に試験する請求の範囲５記載の方法 。
7. ７．記憶エレメントをアレイに組み立てた後試験または再試験する請求の範囲５ 記載の方法。