JPH08500687A - ウェハ規模の集積化のためのフォルトトレラントな高速度のバス装置及びバスインタフェース - Google Patents

Abstract

(57)【要約】 フォルトトレラントな高速のウェハ規模のシステムは、複数の機能モジュールと、接続ネットワークの故障に対して耐性を備なえた平行な階層バスと、または複数のバスマスタとを有する。このバスは、セクションに区分されると共に、接続ネットワークのプログラム可能なバススイッチとバストランシーバまたは中継器によって互いに連結された複数のバスラインを含む。１）メモリモジュールに小さいブロックサイズ（５１２Ｋビット）を用いること、２）ダイナミックアドレスマッピング及び比較的容易なグローバル冗長性の組込みを容易とするためにプログラム可能な特定レジスタを用いること、３）接続ネットワークに対するグローバル冗長性を提供するために格子構造のバスを用いること、４）小型のバスによって占有される総面積を保つために１３本の信号ラインからなる比較的狭いバスを用いること、５）バスの欠陥を容易に分離すために、プログラム可能なスイッチまたはプログラム可能なバストランシーバによって接続されたセグメントからなるバスラインを用いること、６）ダイナミックなバス構造を容易とするために、バストランシーバと非同期式ハンドシェイク用の特別な回路を用いること、７）実行時のバスの再構成を容易にするためにプログラム可能な制御レジスタを用いること、８）バスに対するローカル冗長性を提供するために予備のバスラインを用いること、９）ローカル冗長性を提供するためにメモリモジュール内の予備の行及び列を用いることによって、階層バスの欠陥に対する高いトレランスが達成される。

Description

【発明の詳細な説明】 ウェハ規模の集積化のためのフォルトトレラントな高速度のバス装置及びバスイ ンタフェース関連出願 本出願は、１９９２年４月８日に出願された米国特許出願第０７／８６５，４ １０号「Ｃｉｒｃｕｉｔ Ｍｏｄｕｌｅ Ｒｅｄｕｎｄａｎｃｙ Ａｒｃｈｉｔ ｅｃｔｕｒｅ」の一部継続出願であり、この米国特許出願第０７／８６５，４１ ０号は、１９９１年１１月５日に出願された米国特許出願第０７／７８７，９８ ４号「Ｗａｆｅｒ−ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ Ａｒｃｈｉｔｅｃｔ ｕｒｅ， Ｃｉｒｃｕｉｔ，Ｔｅｓｔｉｎｇ ａｎｄ Ｃｏｎｆｉｇｕｒａｔｉ ｏｎ」の一部継続出願である。発明の背景 産業上の利用分野 本発明は、ウェハ規模の回路の集積化に関し、より詳しくは、回路モジュール に区分されたデータ処理要素と、平行な高速度の階層バスと、バスの動作、バス 及びバスのインタフェースを制御する１つまたは複数のバスマスタとを有するウ ェハ規模の集積回路装置に関する。従来の技術 ウェハ規模の集積化は、単一の大型集積回路チップ内により多くのトランジス タを提供し、これによって小型のプリント回路基板内により多くの機能を集積化 することが可 能となる。装置はウェハ規模に集積化されて構築されるので、高性能、高信頼性 及び低コストが達成される。 ウェハ規模の装置を形成するための主な障害は、製造過程に内在する欠陥であ り、この欠陥によって装置の大部分にまたは全体が機能しなくなることがある。 従って、その機能ブロックの一部が故障した場合でも、装置全体が機能すること を可能にする、効果的な欠陥に対する耐性を備えた（ｄｅｆｅｃｔ ｔｏｌｅｒ ａｎｔ）技術を提供することが重要である。欠陥を管理する１つの有効な方法は 、ウェハ規模の装置を等しい大きさのより小型のブロックに区分し、欠陥のある ブロックを取り除く方法である。各ブロックの面積は小さくなり、ブロック全体 の歩留まりが向上する。欠陥のあるブロックの個数が少ない場合、システムの全 体としての性能は実質的に影響を受けない。ブロックは、各ブロックと外部との コミュニケーションリンクを形成する接続ネットワークによって互いに接続され ている。ブロックは通常小さいので、各ブロック内での情報の処理は、かなり迅 速に行われ、装置全体の性能はネットワークの性能（バンド幅及び待ち時間）に よって概ね決定される。ネットワークはウェハ全体に亘って延在することがある ので、その総面積は大きく、欠陥の影響を非常に受けやすい。従って、欠陥に対 して高度にトレラントであることがネットワークにとって重要である。従来、高 いコミュニケーション性能と欠陥に対してトレラントであることは、ネット ワークに対する互いに相いれない要求であった。短い待ち時間及び高いバンド幅 などの高いコミュニケーション性能は、広い面積を専有する大量の平行なネット ワークのラインを必要とし、このためにより欠陥を受け入れやすくなる。 直接の接続を隣接するブロック間のみに限定することによって、シリアルバス システムは、欠陥に対する高いトレランスを提供し、バス構造を簡単化する。シ リアルバスを用いる装置は、例えば、Ｒ．Ｗ Ｈｏｒｓｔによる「Ｔａｓｋ−Ｆ ｌｏｗ Ａｒｃｈｉｔｅｃｔｕｒｅ，」ＩＥＥＥ Ｃｏｍｐｕｔｅｒ， Ｖｏ１ ．２５， Ｎｏ． ４，１９９２年４月の第１０頁〜第１８頁と、ＭｃＤｏｎ ａｌｄによる米国特許第４，８４７，６１５号明細書と、Ｒ．Ｃ． Ａｕｂｕｓ ｓｏｎらによる「Ｗａｆｅｒ−ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ−−Ａ Ｆ ａｕｌｔ−ｔｏｌｅｒａｎｔ Ｐｒｏｃｅｄｕｒｅ，」ＩＥＥＥ ＩＳＣＣ， Ｖｏｌ． ＳＣ−１３， Ｎｏ． ３， １９８８年６月の第３３９頁〜第３４ ４頁に開示されている。これらの装置は、その構成を変更することが可能であり 、かつ欠陥に対する高いトレランスを有する。しかし、これらの装置はシリアル バスの欠点を有し、コミュニケーション信号はシリアルバスに沿ってあるブロッ クから他のブロックヘ伝達されなければならないので、長い待ち時間の影響を受 ける。 パラレルバス装置は、全てのコミュニケーション装置間 の接続を提供し、最短のコミュニケーション待ち時間を提供する。しかし、構成 を変更することのできない平行バス装置では、バスの欠陥によって、装置の大部 分がコミュニケーションリンクを有さないものとなるために、欠陥に対するトレ ランスが低いものとなる。既知の装置は、わずかな成功をおさめた平行バスを実 現している。Ｃｈｅｓｌｅｙによる米国特許第４，０３８，６４８号明細書では 、全ての回路モジュールに接続された平行バスが、アドレス情報及び制御情報を 伝達するために用いられ、この平行バスに対しては欠陥の管理が行われていない 。Ｈｏｆｆ， Ｊｒ．による米国特許第４，００７，４５２号明細書には、二層 からなる階層バスが、ウェハ規模のメモリ内の多重化されたデータ及びアドレス を転送するために用いられている。このバスには冗長性及び再構成の可能性が無 いので、ハーベスト速度はかなり低く、その理由はメインバスでの欠陥が、シス テム装置のほぼ全体での故障の原因となるためである。これらの各装置では、各 機能回路モジュールのコミュニケーションアドレスを設定するために、別個のシ リアルバスが用いられている。それぞれの方法では、パラレルバスで用いられた ものとは異なる欠陥の管理が、シリアルバス内で必要とされている。このことが 、装置の全体の欠陥の管理を複雑にし、接続オーバーヘッドの合計を増加させる 。多くの既知の装置では、ツリー構造のバスが用いられている。伝達される信号 が通過するブロックの数を 減少することによって、ツリー構造のバスは、リニアなまたはシリアルな構造の ツリーよりも高いコミュニケーション速度を達成する。 Ｋ． Ｎ． Ｇａｎａｐａｔｈｙらによる、「Ｙｉｅｌｄ Ｏｐｔｉｍｉｚａ ｔｉｏｎ ｉｎ Ｌａｒｇｅ ＲＡＭｓ ｗｉｔｈ Ｈｉｅｒａｒｃｈｉｃａｌ Ｒｅｄｕｎｄａｎｃｙ，」ＩＥＥＥ ＪＳＳＣ， Ｖｏｌ． ２６， Ｎｏ． ９， １９９１年の第１２５９頁〜第１２６４頁には、二進ツリーバスを用い たウェハ規模のメモリが開示されている。この技術は、アドレスとデータに対し て別個のバスラインを用いている。アドレスデコーダは、バスのツリーノードの 間に配置されている。アドレスバスとデータバスを分離したことによって、バス のオーバーヘッドが増加し、欠陥の管理がより複雑となった。発明の概要 従って、本発明の目的は、複数の機能的回路モジュールを一つまたは複数のバ スマスタに接続するための、欠陥または故障トレラントバスを提供し、バスまた は回路モジュールの欠陥及び故障によって、バスの性能が実質的に影響を受けな いようにすることである。 本発明の他の目的は、大量のデータが回路モジュールとバスマスタとの間で伝 達されるように、回路モジュール内に高速度のインタフェースを提供することで ある。 本発明の他の目的は、装置の他の部分に影響を及ぼさな いように、機能していない回路モジュールをディスエーブルする方法を提供する ことである。 本発明の他の目的は、装置が動作中に、回路モジュールのコミュニケーション アドレスを変更する方法を提供することである。この技術は、ダイナミックアド レスマッピングを容易にし、装置に実行時のフォルトトレランスを提供する。 本発明の他の目的は、バスネットワークがダイナミックに再構成されるように 、バストランシーバをプログラム可能性にすることである。 本発明に基づけば、フォルトトレラントな高速のウェハ規模の装置が、複数の 機能的回路モジュールと、接続ネットワークの欠陥に対しフォルトトレラントな 平行階層バスと、１つまたは複数のバスマスタとを有する。このバスは、セクシ ョンに区分されていると共に接続ネットワーク内のプログラム可能なバススイッ チとバストランシーバまたはリピータによって互いに連結される複数のバスライ ンを含む。 本発明に基づけば、高速フォルトトレラントのバス装置が、機能的回路モジュ ールと一つまたは複数のバスコントローラとの間のコミュニケーションを形成す るために提供されている。３層の階層に構成された場合、バスは、高い周波数（ ５００ＭＨｚより高い周波数）での動作を可能とし、一方低いコミュニケーショ ン待ち時間（３０ｎ秒未満） と、高い再構成の多様性とを保持する。冗長性のある機能的なブロックとバスの バスマスタとを容易に協働できることによって、フォルトトレラントの高い装置 が構成され、バスがウェハ規模で集積化させた装置に対する高い適合性を有する ことになる。バスは、特別なソース同期ブロックまたはパケット転送技法をデー タコミュニケーションのために、及び非同期ハンドシェイクをバスの制御及びダ イナミックな構成のために用いている。このソース非同期技法は、高速メモリ装 置の性能を犠牲にすることなく、回路モジュールが低速メモリデバイス及び高速 メモリデバイスの両方にコミュニケートできるように、回路モジュールが異なる 周波数でコミュニケートし、装置の全体の収率が増加することを可能とする。こ のソース同期技法はまた、一般に比較的大量の電力を消耗しかつウェハ規模また は大型の集積回路チップでは高い同期精度を達成することの難しいグローバルブ ロック同期化を実施するという負担から、装置を解放する。 ある実施例では、機能的回路モジュールはメモリ回路モジュールからなり、各 回路モジュールはＤＲＡＭアレイとそれらの関連する回路とからなる。バスマス タは、ＣＰＵ、ＤＭＡコントローラ及びデジタル装置のグラフィックコントロー ラなどの他の装置によってリクエストされたメモリアクセスを実行するメモリコ ントローラからなる。このようなメモリサブシステムは、コンピュータ、イメー ジプロ セッシング、及びデジタル及び高解像度テレビで用いられる。 本発明に基づけば、メモリ回路モジュール及びバスの大部分がウェハ規模また は大型集積回路チップ内に一体形成されている。ある変形例では、メモリ回路モ ジュール、バス及びメモリコントローラを含むメモリサブシステム全体が、単一 の集積回路装置に組み入れられている。他の変形例では、概ね等しいバスを用い て互いに接続された複数の集積回路にメモリサブシステム全体が集積化されてい る。本発明はまた、回路モジュールが、専用のメモリを備えたプロセッサから各 々なり、バスマスタがガイドメモリからのプログラム命令をフェッチ及びデコー ドする命令コントローラからなる。デコードされた命令とデータは次にバスを通 ってプロセッサに送られる。そのような装置は、高速、高いスループットのデー タ処理を実施するために用いられる。 ＤＲＡＭアレイを、比較的小さいメモリ容量（５８８Ｋビット）の論理的に独 立した回路モジュールにグループ分けすることによって、複数のキャッシュライ ン（１２８）が、小さい主メモリ容量（４Ｍバイト）にて達成される。複数のキ ャッシュラインは、高いキャッシュヒットレート（９０％より大きい）を保持す るために必要である。小型の回路モジュールもまた、高速でのアクセス（３０ｎ 秒未満） でのアクセスを可能にする。 階層バスの高い欠陥に対するトレランスを得るために、次の技術が用いられる 。１）メモリ回路モジュールに対して比較的小さいブロックサイズ（パリティを 備えた５１２Ｋビットまたは５８８Ｋビット）を用いることと、２）ダイナミッ クアドレスマッピングを容易にし、グローバル冗長性を用いることを比較的容易 にするプログラム可能な特定レジスタを用いることと、３）接続ネットワークの ためのグローバル冗長性を提供するためにバスを格子構造とすることと、４）バ スによって占有される合計の面積を少なく保つために、１３本の信号線からなる 比較的狭いバスを用いることと、５）バスの欠陥を容易に分離するためにプログ ラム可能なスイッチ及びプログラム可能なバストランシーバによって接続されて いるセグメントからなるバスラインを用いることと、６）ダイナミックバス構成 を容易にするために、バストランシーバ及び非同期ハンドシェイクのための特別 の回路を用いることと、７）実行時のバス再構成を容易にするためにプログラム 可能な制御レジスタを用いることと、８）バスのローカル冗長性を提供するため に予備のバスラインを用いることと、９）ローカル冗長性を提供するためにメモ リ回路モジュール内の予備の行及び列を用いること。図面の簡単な説明 第１図は、メモリサブシステムとしての、本発明に基づ くデジタルシステムのブロック図である。 第２図は、バスの階層構造を表す図である。 第３図は、階層バスで用いられているクロスバースイッチの構造を表す図であ る。 第４図は、バス信号を定義する表である。 第５図は、バスの状態を定義する真理値表である。 第６図は、点から点へのコミニュケーション時の、バスの構造を表す図である 。 第７図は、命令パケットのフィールドの定義を表している。 第８図は、従来技術の一般用途向けＥＤＣシステムのためのバストポロジーを 表すブロック図である。 第９図は、ＥＤＣコードを伴ったデータパケットのフィールドの定義を表す図 である。 第１０図は、ブロック図であり、第１０（ａ）図はバス・ウォッチ技術を用い たＥＤＣの実施を表し、第１０（ｂ）図は、フロー・スルー技術を用いたＥＤＣ の実施を表している。 第１１図は、本発明で用いられているメモリ回路モジュールのブロック図であ る。 第１２（ａ）図は、デュアル・エッジ転送を実施する回路を表し、かつクロッ クバッファのための整合回路を表す概略図であり、第１２（ｂ）図は、第１２（ ａ）図の回路のタイミング図である。 第１３図は、プログラム可能なクロックジェネレータの回路を表す模式図であ る。 第１４図は、比較的低速度のテスタを用いたウエハ規模のメモリを試験するた めに用いられるシステム構成を表すブロック図である。 第１５図は、メモリバスインタフェースの機能的ブロックを表すブロック図で ある。 第１６図は、メモリバスインタフェースの構成レジスタのフィールドの定義を 表す図である。 第１７図は、バストランシーバの模式図であり、第１７（ａ）図は、ブロック 図であり、第１７（ｂ）図は、２つの背中合わせに接続された双方向三状態ドラ イバからなるバストランシーバの模式図であり、第１７（ｃ）図は、三状態ドラ イバの回路図であり、第１７（ｄ）図は、制御ユニットの回路図であり、第１７ （ｅ）図は、制御ユニットに含まれている特定レジスタと制御レジスタを表すブ ロック図である。 第１８図は、バストランシーバのプログラム可能性を用いたバスネットワーク の再構成を表す図であり、第１８（ａ）図は、グローバルバスの格子を含むバス ネットワーのセクションを表す図であり、第１８（ｂ）図は、第１８（ａ）図の バスセクションを記号を用いて表現した図であり、第１８（ｃ）図は、ツリー構 造に構成された第１８（ａ）図のバスセクションであり、第１８（ｄ）図は、欠 陥を分離するための第１８（ｃ）図のバスツリーの再構成を表す図であり、第１ ８（ｅ）図はバスマスタの位置を切り換えるための第１８（ｄ）図のバスセクシ ョンの再構成を表す図であり、第１８（ｆ）図は、２つのトランシーバが各々の 垂直リンクに組込まれたときの、第１８（ａ）図のバスセクションを表す図であ り、第１８（ｇ）図は、２個のトランシーバが各バスリンクに組込まれたときの 、第１８（ａ）図のバスセクションを表す図である。発明の詳細な説明 第１図には、デジタルシステム内で用いられると共に、ウエハ規模メモリ５と 、階層的メモリバス６と、メモリコントローラ７とを有する本発明に基づくメモ リサブシステムが例示されている。メモリコントローラ７は、メモリアクセスを 制御し、階層バス６との間でデータの授受を行うためのメモリバスインタフェー ス８と、システムバス１０との間で情報の授受（コミュニケーション）を行うた めのシステムバスインタフェース９とを有する。システムバス１０は、メモリサ ブシステムを、ＣＰＵ３、ＤＭＡコントローラ２またはグラフィックコントロー ラ１であるメモリリクエストデバイスに接続する。 バスは３つのレベルに区分される階層構造を有する。第２図には、メモリコン トローラを第２レベルに接続するためのブランチ（ＩＯＢ）を備えた第１レベル またはルートレベルが例示されている。多くの場合、複数のコントロー ラが用いられていないとき、１つのブランチのみが接続のために用いられており 、他のブランチはスペアとして用いられる。ルートブランチ（ＩＯＢ）は、入出 力トランシーバ（ＩＯＴ）を通して第２レベルに接続されている。第３レベルで は、バスは、ローカルバス接続部（ＬＢ）を通して１つのローカルバスレシーバ （ＬＢ）に接続された４つのメモリ回路モジュールを備えたクワッドツリーとし て構成されている。第２レベルでは、バスは、バストランジスタ（ＧＴ）とバス スイッチ（Ｓ）によって互いに接続されたグリッドとして構成されたバスセグメ ント（ＧＢ）に分割されている。バスグリッドの１つは、第２図に於て太線によ って強調されている。第２レベルのバスまたはグローバルバスは、コミニュケー ションネットワークのバックボーンを形成する。多くのメモリ回路モジュールを 備えたシステムでは、グローバルバスにに加えられる負荷は比較的重い。高周波 数でのコミニュケーションを容易にするために、信号の質を保持するためにバス リピータまたはトランシーバが規則的に配置されている。バスを３つのレベルを 有する階層に構成することによって、メモリ回路モジュールによってグローバル バスに加えられる負荷が低減され、この場合４回低減される。更にグローバルバ スからの負荷は、入出力トランジスタ（ＩＯＴ）によってコントローラから遮断 される。バスリピータと組み合わされた格子構造は、バスを介した高い周波数で のデータの転送と低いコミ ニュケーション待ち時間とを保持して、欠陥に対する高いトレランスを有する変 更可能なバスの構成を可能とする。 バスレシーバＩＯＴ、ＧＴ及びＬＴは全て等しい回路構成を用いている。各ト ランジスタは、制御レジスタと協働し、このレジスタはトランシーバに接続され た２つのバスセグメントが電気的に互いに分離されている高インピーダンス（Ｈ ｉＺ）状態にトランシーバを設定するべくプログラム可能である。欠陥のあるバ スセグメントは、そのバスセグメントに接続されたトランシーバをＨｉＺ状態に 設定することによってバスのその他の部分から切り放される。ヒューズまたはプ ログラム可能なスイッチ（図を明瞭にするために図示されていない）は、トラン シーバをバスセグメントに接続するために用いられる。ヒューズまたはスイッチ はまた、トランシーバに欠陥が生じた場合にバスからトランシーバを切り放す場 合にも用いられる。 バススイッチは、変更可能なバス構成のための他の（所望に応じて設けられる ）手段を提供する。第３図に例示されているように、クロスバースイッチは、バ スセグメント１から４の４個の集合の上に配置されたアンチヒューズＳ１１から Ｓ４４のアレイからなる。図面を明瞭にするために、４つのバス信号のみが例示 されている。プログラムされたとき、アンチヒューズは、アンチヒューズが交差 する２本の線の間に低抵抗を提供する。その前プログラム状態では、クロスバー スイッチは、４つのバスセグメント１、 ２、３及び４を互いに分離している。プログラムされたとき、クロスバースイッ チは、バスセグメントを互いに選択されたように接続する。本発明に基づいて使 用されるクロスバースイッチの詳細な構造は、係属中の関連出願である１９９２ 年４月８日に出願された米国特許出願第０７／８６５，４１０号（Ｃｉｒｃｕｉ ｔ ｍｏｄｕｌｅ ｒｅｄｕｎｄａｎｃｙ ａｒｃｈｉｔｅｃｔｕｒｅ）に説明 されている。バスセグメントとメモリ回路モジュールが試験された後に、クロス バースイッチを使用したバス構成が実行される。良好なメモリ回路モジュールを 接続する良好なバスセグメントのみが、バスに接続されている。従って、欠陥の あるセグメント及び欠陥のある回路モジュールは、分離され、これらのセグメン ト及び回路モジュールはバスに負荷を加えることがない。アンチヒューズは、Ｅ ＰＲＯＭまたはＥＥＰＲＯＭ等のその他のプログラム可能なスイッチに置き換え ることができることは当業者には明らかである。 バスに組込まれた予備の信号線は、もう１つのレベルの欠陥の管理を提供する 。１５本の信号線が全てのレベルのバスに対して使用されているが、しかしその 内の１３本のみが実際に必要とされている。他の２本の信号は、予備のために用 いられている。予備のライン及び特別なクロスバースイッチを使用するローカル 冗長性技術は、係属中の１９９２年４月８日に出願された米国特許出願第０７／ ８６ ５，４１０号「Ｃｉｒｃｕｉｔ ｍｏｄｕｌｅ ｒｅｄｕｎｄａｎｃｙ ａｒｃ ｈｉｔｅｃｔｕｒｅ，」の明細書に説明されている。 メモリ回路モジュールの欠陥の管理は、２つのレベルに分割される。ローカル レベルでは、予備の行及び列が、欠陥のある行及び列を修理するために提供され る。グローバルレベルでは、特定レジスタ及び制御レジスタがメモリ回路モジュ ール内に組込まれている。これらのレジスタの各々には、ＥＰＲＯＭ，ヒューズ 及びアンチヒューズ等の不揮発性メモリ要素と、ハード的なプログラミング及び ソフト的なプログラミングの両方のための通常の論理回路とが組込まれている。 レジスタをプログラムすることによって、欠陥を有するメモリ回路モジュールが ディスエーブルされかつ任意の良好な回路モジュールと置き換えられる。特定レ ジスタは、その回路モジュールに対するコミュニケーションアドレスを提供する 。特定レジスタはまた、その回路モジュール内のメモリセルのベースアドレスを 定義する。特定レジスタがプログラムされる前に、各メモリ回路モジュールはそ のアイデンティフィケーション数として数値０を有し、各メモリ回路モジュール は全て同一であると特定される。回路モジュールは機能的なテストに合格した後 にその独自のアイデンティフィケーション数を与えられる。そのかわりに、デバ イス内の各機能的回路モジュールに対して独自のアイデンティフィケーション数 が与えられるの であれば、アイデンティフィケーションコードの幾つかのビットまたは全てのビ ットが、集積回路チップの製造中または機能的なテストの前にプログラムされて も良い。欠陥を有する回路モジュールの実行時の交換は、欠陥を有する回路モジ ュールの制御レジスタ内のディスエーブルビットをセットし、欠陥を有する回路 モジュールのアイデンティフィケーション数を予備の回路モジュールのアイデン ティフィケーションレジスタに書き込むことによって実行される。この置き換え によって、予備の回路モジュールが正規の回路モジュールとして使用される。 ある実施例では、メモリコントローラは、欠陥を有するコントローラを容易に 交換できるように、別個のＩＣダイに設けられている。他の実施例では、メモリ コントローラの複数の複製が同じウエハに製造され、実行時にまたは不揮発性的 にプログラム可能な素子を組込んだ制御レジスタが、メモリコントローラをイネ ーブル及びディスエーブルするために用いられる。機能的な試験に合格した任意 のコントローラは、その制御レジスタ内のイネーブルビットがセットされて動作 状態となる。 ３つのレベルのバスは、１３本の正規ラインと２本の予備ラインとからなる１ ５本の信号ラインを有する。１３本の正規ラインは２つの集合に分割されている 。第４図に例示しているように、集合１は１０個の信号、即ちＢｕｓＤａｔａ（ ０：８）ｃｌｋを含む。ＢｕｓＤａｔａ（０：８） は、ブロックモード転送の間に多重化されたデータ、アドレス及び命令を転送し 、一方ｃｌｋは制御タイミングを転送する。ＢｕｓＤａｔａ（０：８）とｃｌｋ の両方は、双方向信号であり、メモリコントローラまたはメモリ回路モジュール のうちの１つのメモリ回路モジュールの何れかから出力される。ブロック・モー ド転送の間、メモリコントローラまたはメモリ回路モジュールは、データ及びタ イミング信号の両方を発生し、信号源に同期した転送を容易にする。ｃｌｋライ ンの信号は、データバッファにデータをラッチするために指定されたデバイスに よって用いられる。 バス信号の集合２は、ブロック・モード転送をセットアップし、三つの信号、 即ちＢｕｓＢｕｓｙ＃（ＢＢ＃）と、Ｔｒａｎｓｍｉｔ／Ｒｅｃｅｉｖｅ（Ｔ／ Ｒ）と、ＴｒｉＳｔａｔｅＣｏｎｔｒｏｌ＃（ＴＣ＃）からなる。これらの信号 は、非同期バス制御信号である。回路モジュールを参照すると、ＢＢ＃及びＴ／ Ｒは入力信号であり、ＴＣ＃は双方向信号である。 ＢＢ＃はアクティブローの信号である。この信号の立ち下がりエッジは、ブロ ック転送の開始を表し、この信号の立ち上がりエッジはブロック転送の終了を表 している。メモリコントローラは、転送の途中でこの信号を論理「ハイ」にする ことによって、ブロック転送を打ち切るためにこの信号を使うこともできる。Ｔ ／Ｒは、転送の向きを制御する。Ｔ／Ｒが論理「低」となった時、バストランシ ーバは、 信号を受け取る向きにセットされ、ブロック転送がコントローラによって開始さ れる。Ｔ／Ｒ信号が論理「高」になったとき、この信号はトランシーバを信号を 送り出す方向にセットし、ブロック転送が、予め決められたメモリ回路モジュー ルを転送元として開始される。ＴＣ＃信号はアクティブローである。ＴＣ＃が、 論理「低」に駆動されたとき、この信号がバストランシーバを高インピーダンス （ＨｉＺ）状態にセットする。ＴＣ＃信号が論理「高」に駆動されたとき、この 信号がＴ／Ｒ信号によってセットされた向きにバス信号をバストランシーバによ ってバッファさせる。 バスは、コミュニケーティングデバイス（メモリ回路モジュール及びコントロ ーラ）としてみた場合、四つの状態、即ちアイドル、受信、転送及びＨｉＺを有 する。これらの状態は、第５図に例示されているように三つの制御信号の状態に よってセットされる。アイドル状態では、バスのトランズアクションは実施され ない。いずれのデバイスも情報の授受に関与しない。受信状態では、メモリコン トローラは信号の発信源のデバイスとなり、情報の授受に関与するメモリ回路モ ジュールが指定されたデバイスとなる。一つまたは複数の回路モジュールを情報 を受け取るように指定することができる。情報の授受に関与しない回路モジュー ルに対しては、それらの回路モジュールが接続されているバスのセクションは、 ＨｉＺ状態にセットされている。 転送状態では、情報の授受に関与している回路モジュールが信号のソースデバイ スであり、コントローラが指定されたデバイスである。情報の授受に関与しない デバイスに接続されたバスのセクションは、ＨｉＺにセットされている。従って 、情報の授受に関与しない回路モジュールに対して、バスはアイドル状態でない 場合ＨｉＺ状態となっている。バスのセクションがＨｉＺ状態のとき、そのバス のセクションに接続されたバストランシーバはＨｉＺ状態にセットされており、 そのセクションに接続されたメモリ回路モジュールは、ＨｉＺ状態にセットされ たバスドライバを伴ったスタンバイ状態となっている。従って、バスのセクショ ンは、情報の授受に関与する回路モジュールとコントローラとを接続するバスの 一部から切り放される。バスのトランズアクションの殆どが、一つのメモリ回路 モジュールのみを含むので、バスの一部のみが殆どの時間にわたってアクティブ 状態となっている。これによって、システムの消費電力とノイズレベルが低く保 たれ、かつシステム全体の信頼性が向上される。 バスは、コミュニケーションの制御のために非同期ハンドシェイクを用い、プ ロトコルのためにソース・同期ブロックまたはパケット転送を用いる。これは、 システムのブロックの分布を簡単にし、メモリ回路モジュール内の情報を最少と するためである。従って、回路モジュール内の論理ゲートの数が最少となり、か つウェハ規模のメモリのビ ット密度が最大となる。 非同期ハンドシェイクは、ブロック転送を開始するため及び終了するために用 いられる。ハンドシェイクシーケンスは、バス制御ラインＢＢ＃、Ｔ／Ｒ及びＴ ／Ｃ＃を用いて実行される。二種類のブロック転送、即ちブロードキャスティン グ転送と、ポイント・トゥ・ポイント転送が実施される。ブロードキャスティン グ転送は、コントローラが全ての回路モジュールに命令情報を送ることを可能に する。ポイント・トゥ・ポイント転送は、ある時間に一つの回路モジュールのみ がコントローラの間で情報の授受を行うことを可能とする。ポイント・トゥ・ポ イント転送では、コントローラと情報の授受に関与する回路モジュールとの間を 接続するバスの部分のみが動作状態となっている。バスのその他の部分は、Ｈｉ Ｚ状態となっている。第６図はポイント・トゥ・ポイント転送の間のバスの構成 を表している。動作状態のバスはハッシュマークによって強調されており、バス の極一部のみが動作状態となっている。 ブロードキャスティング転送をセットアップするためのハンドシェイクシーケ ンスは次のように実行される。 （１）コントローラは、Ｔ／Ｒを論理「低」、ＴＣ＃を論理「高」及びＢＢ＃を 論理「低」にすることによって全てのバスレシーバを受信方向にセットする。 （２）コントローラは、ＢｕｓＤａｔａラインを通してブロードキャストメッセ ージを送り、ｃｌｋラインを通して 転送タイミングを送る。 （３）コントローラはＢＢ＃を論理（高）にすることによってバスをアイドル状 態にセットする。 ポイント・トゥ・ポイントコミュニケーションをセットするためのハンドシェ イクシーケンスは次のように実行される。 （１）コントローラは、Ｔ／Ｒを論理「低」、ＴＣ＃を論理（高）及びＢＢ＃を 論理「低」にすることによって、全てのバスレシーバを受信モードにセットする 。 （２）コントローラは、ＴＣ＃を論理「低」にすることによって全てのトランシ ーバＨｉＺにセットする。 （３）コントローラは、Ｔ／Ｒを論理「高」にすることによってバスでの転送の 向きを反転する。全てのバストランシーバはＨｉＺ状態にとどまる。 （４）情報の授受に関与するメモリ回路モジュールが、そのＴＣ＃信号を論理「 高」とし、これによって回路モジュールとコントローラとを接続するバスの一部 が動作状態となり、バスのその他の部分はＨｉＺ状態となる。 （５）メモリ回路モジュールがコミュニケーションの信号の発信源となる場合、 ブロック転送が開始される。転送の終了時に、コントローラはＢＢ＃を論理「高 」とし、これによって全ての回路モジュールはそのＴＣ＃信号を論理「高」とし 、バスをアイドル状態にセットする。コントローラがコミュニケーションの信号 の発信源である場合、ブ ロック・モード転送が開始される前に、コントローラはＴ／Ｒを論理「低」とす ることによってバスの向きを反転させる。転送の終了時に、コントローラはＴ／ Ｒを論理「高」とすることによってバスの向きを再び反転し、同時にＢＢ＃信号 を論理「高」とし、これによって回路モジュールはそのＴＣ＃信号を論理「高」 とし、バスはアイドル状態となる。 過程（２）では、別個のブロードキャスト信号を用いずに、複数のトランシー バをＨｉＺ状態とすることが必要である。これは、ＨｉＺ状態となる前にブロー ドキャスト情報を出力する特別なトランシーバを用いることによって達成される 。このトランシーバの構造は、以下のトランシーバに関する節で説明される。第 ６図は、メモリ回路モジュールＭＡがそのＴＣ＃信号を論理「高」とした後の過 程（４）の事象のシーケンスを例示している。トランシーバに接して描かれた矢 印は、トランシーバがセットされる向きを表している。回路モジュールＭＡの論 理「高」状態のＴＣ＃信号は、ローカルバストランシーバＬＴａを動作状態とし 、このトランシーバＬＴａは、バスセグメントＧＢａのＴＣ＃信号を論理「高」 とする。バスセグメントＧＢａのＴＣ＃が論理「高」となることによって、グロ ーバルバストランシーバＧＴａが動作状態となり、このトランシーバＧＴａはバ スセグメントＧＢｂのＴＣ＃信号を論理「高」とする。トランシーバＧＴｂが次 に動作状態となり、 関連するバスセグメントＧＢｃを駆動する。ＧＢｃは、バストランズアクション の間、常に動作状態の入出力トランシーバＩＯＴに接続される。ＩＯＴは、コン トローラとＩＯＴを接続する第１レベルのバスＩＯＢを駆動する。情報の授受に 関与しない回路モジュールは、その関連するバスをＨｉＺ状態に駆動する。これ によって、コントローラとＩＯＴとを接続するＴＣ＃ラインの一部が論理「低」 状態に止まり、コントローラとＩＯＴとを接続するトランシーバをＨｉＺ状態に 保つ。続けて、Ｍａとコントローラとを接続するバスの部分がＨｉＺ状態のプロ トコルに止まる。 ハンドシェイクシーケンスによってバスネットワークがセットアップされると 、情報をブロックまたはパケットごとに転送するブロック・モード転送を用いて バストランズアクションが実行できる。パケットには二種類のパケット、すなわ ち命令パケットとデータパケットとがある。ある実施例では、命令パケットは、 コントローラによってメモリサブシステム全体にブロードキャスト（ｂｒｏａｄ ｃａｓｔ）転送される。データパケットは、ポイント・トゥ・ポイント（ｐｏｉ ｎｔ−ｔｏ−ｐｏｉｎｔ）コミュニケーションによって転送される。ポイント・ トゥ・ポイントコミュニケーションによるハンドシェイクを使用することによる 遅れを回避するために、短いデータパケットのコントローラから回路モジュール への転送は、ブロードキャスト転送を用いて行われ、このブロードキャスト転送 は、短いハ ンドシェイクシーケンスを用いている。 命令パケットは、各々９ビット長の３つのバイトからなる。第７図に例示され ているように、第１バイトの全てのビットと、第２バイトの最下位ビットから５ 番目までのビットは、アドレスされた回路モジュールのアイデンティフィケーシ ョン（ＩＤ）数を含んでいる。これらの１４個のビットによって、１６Ｋのアク ティブメモリ回路モジュールと１６Ｋのスペアメモリ回路モジュールが別個にア ドレスされる。アクティブ回路モジュールとスペア回路モジュールの間のアドレ ス空間は、命令の性質によって区別される。アクティブ回路モジュールに対する 命令は、アクティブ回路モジュールとスペア回路モジュールに等しいタスクを実 行させるグローバル命令以外は、スペア回路モジュールに対しては意味を持たな い命令となっている。アクティブ回路モジュールに対する命令の例としては、キ ャッシュリード（Ｃａｃｈｅ Ｒｅａｄ）とキャッシュライト（Ｃａｃｈｅ Ｗ ｒｉｔｅ）を挙げることができる。スペア回路モジュールに対する命令の例とし ては、アイデンティフィケーション・ナンバー・チェンジ（Ｉｄｅｎｔｉｆｉｃ ａｔｉｏｎ Ｎｕｍｂｅｒ Ｃｈａｎｇｅ）と、回路モジュール・アクティベー ション（Ｍｏｄｕｌｅ Ａｃｔｉｖａｔｉｏｎ）を挙げることができる。グロー バル命令の例としては、システム・リセット（Ｓｙｓｔｅｍ Ｒｅｓｅｔ）とブ ロードキャスト・ライト（Ｂｒｏａｄｃａｓｔ Ｗｒｉｔｅ）を挙げることができる。従って、回路モジュールに対するアドレス の一部は、グローバル命令において暗黙（ｉｍｐｌｉｃｉｔ）であり、この暗示 番地指定によって命令パケットのビットをより有効に用いることができる。 命令パケットの第２バイトの最上位ビットから４番目までのビットにエンコー ドされた命令ヘッダは、指定された回路モジュールに対して動作するように命令 する操作を含む。 命令パケットの第３バイトは所望に応じて使用される。使用されている場合、 第３バイトは、命令ヘッダによって指令された動作を回路モジュールが終了する ために必要な情報を含んでいる。例えば、指令がキャッシュ読み出し動作のとき 、この詳細な情報は、第１バイトが読み出されるアドレス位置を含んでいる。 データパケットは、９ビットからなるバイトに配置されたデータを含んでいる 。ブロック転送の間、このデータバイトは、１バイトづつ連続して転送される。 パケット内のバイト数は、メモリ回路モジュール内のキャッシュラインのサイズ によって設定された上限に応じて、１バイトから１２８バイトまで変化する。 データパケットのこのようなフォーマットによって、エラー検出及びエラー補 正（ＥＤＣ）が効率よく行われる。従来技術のシステムで用いられてきたＥＤＣ 方法は、効率 の低いコーディング及び低速度のメモリアクセスの影響を受けていた。 第８図は、従来技術のＥＤＣ方法のブロック図を表している。システムバスに よって転送されている各データには、ＥＤＣバスによって転送されたＥＤＣコー ドが付随している。ＥＤＣデバイスは、エラー検出及びエラー補正のために、デ ータ及びＥＤＣコードを入力する。このシステムでは、効率の良いＥＤＣコーデ ィングは、よりコスト高のワード幅の大きいバスを用いて達成されるが、このＥ ＤＣコーディングは、部分的なワード（バイトまたは１６ビットワード）を取り 扱うためには効率的ではない。 本発明に基づけば、データパケットの９ビットのフォーマットによって、ＥＤ Ｃ方法が効率良く実施される。奇数パリティ法または偶数パリティ法を用いるこ とができる。これらの方法では、各バイトの９ビットのうちの８ビットがデータ を含み、残りの１ビットがパリティを含む。パリティエンコーディング及びデコ ーディングは、メモリをアクセスする間にメモリコントローラ内で実行され、メ モリシステムのその他の部分からは意識されない。ＥＤＣ法もまた、データパケ ットのバイト数を、小さい値、例えば８に制限することによって、メモリシステ ム内で実施される。この方法では、各バイトの８ビットを、データを保持するた めに用いることができる。各バイトの残りのビットは、ＥＤＣコードを全体とし て保持するために用いられる。第 ９図に例示されているように、８バイトのデータパケットに対して、各バイトは 、８ビットのデータを保持し、８ビットのＥＤＣコードの内の１ビットを保持す るために用いられる。従って、ＥＤＣコードは各パケットの８個のバイトに分布 されている。１バイト当たりのビット数、１バイト当たりのＥＤＣビットの数及 び１データパケット当たりのバイト数は、任意に決定できることは、当業者には 明らかである。例えば、各バイトが１８ビットからなる４バイトを含むパケット を用いることができる。従って、各バイトの２つのビットが、ＥＤＣコードの一 部を保持するために用いられる。 ＥＤＣ動作は、メモリコントローラ内で実施される。第１０（ａ）図は、バス ・ウォッチＤＥＣ方法を用いたメモリ装置のブロック図を表している。メモリ書 き込み動作の間、メモリコントローラ１００７ａは、データを組立て、データを 転送する前に、データパケット内のＤＥＣコードをエンコードする。指定された メモリ回路モジュールは、ＥＤＣコードとデータとを区別せずに記憶し、言い換 えれば、指定されたメモリ回路モジュールはデータを処理せずに、キャッシュ内 またはメモリコア内のパケット全体を記憶する。メモリ呼び出し動作の間、デー タとＥＤＣコードの両方を含む所望のデータパケットが、メモリ回路モジュール １００５ａからフェッチされる。メモリコントローラ１００７ａにパケットが転 送された後、各バイトのＥＤＣ ビットは記憶され、データ部分のみがシステム内のデータを要求しているデバイ スに転送される。このデータの複製が、ＥＤＣ機能ブロック１００８ａに転送さ れ、このブロックでは、データのシンドロームビットが形成される。エラー検出 及びエラー補正は、完全なＥＤＣコードが得られたときに実行される。このよう に、ＥＤＣ操作は、データの転送と平行して実行される。多くの場合そうである ように、エラーが検出されない場合、ＥＤＣ操作はメモリのアクセスタイムに影 響を及ぼさない。エラーが検出された場合、メモリコントローラ１００８ａは、 ライトレジスタのフラグをセットし、データを補正し、メモリ回路モジュールに 正しいデータを書き込み、インタラプト信号を発生してデータを要求しているデ バイスにデータを再び転送するための準備を整えさせる。 他の実施例では、受け取られたデータは、パケット全体が受信され、パケット がチェックされてエラーが補正されるまで、データを要求しているデバイスに転 送されない。このように、フラグはセットされず、インタラプト信号が発生しな いので、ＥＤＣ操作は、データを要求しているデバイスから完全に意識されない 。このフロー・スルー方法のブロック図が、第１０（ｂ）図に表されている。 部分的なワードの書き込みもまたこの方法に基づいて効率良く行われる。部分 的なワード及びリクエストされたデバイスからのそのアドレスは、コントローラ １００８ａま たは１００８ｂ内にバッファされる。このアドレスは、メモリ回路モジュールか らワード全体をフェッチするために、対応するメモリ回路モジュールヘ送られる 。次に、この部分的なワードは全体のワード内の対応するデータを交換するため に用いられる。次に、こうして変形されたワードが、メモリ回路モジュールに書 き込まれる。この操作の全体は、メモリサブシステム内で実行され、データを要 求しているデバイスからは意識されない。 本発明に基づくＥＤＣ方法は、様々なワード幅及びブロック速度のコンピュー タシステムの性能を最適にするように十分に設計できるので、その用途が広い。 従来技術の方法とは異なり、本発明は、メモリ及びアドレス空間を浪費しない。 更に、本発明は、システムのバスに更にトラフィックを発生させることはない。 本発明に基づくメモリサブシステムは、階層的バスに並列に接続されたメモリ 回路モジュールを有する。第１１図に例示されているように、メモリ回路モジュ ール１１００は、４個のＤＲＡＭアレイ１１０１と、バスインタフェース１１０ ２とを有する。メモリアレイは、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭま たはフラッシュＥＰＲＯＭであってもよく、またアレイの個数を任意に決定でき ることは当業者には明らかである。この実施例では、各メモリアレイは（各々が ９ビットからなる）６４個のバイトの２５６の行からなる１４７Ｋビットを備え たメモリアレイを 含む。メモリアレイ１１０１はまた、５７６（６４×９）ビットのセンス増幅器 １１０３と、行選択回路１１０４と列選択回路１１０５とを含む。行選択回路１ １０４が動作している時、この行選択回路はデータを転送するためにメモリ回路 モジュールの１つの行をイネーブルする。メモリ呼び出し操作のために、メモリ セルに記憶されたデータが、ビットラインへ転送される。次にこのデータは、ラ ッチされたセンス増幅器１１０３によって増幅されかつセンス増幅器１１０３に 記憶される。データがセンス増幅器１１０３に記憶されると、その行からの次の アクセスは、行選択回路１１０４を通さずに、センス増幅器１１０３から直接行 われる。センス増幅器１１０３からのデータは、キャッシュリード操作の間に、 選択的にゲートされて、バスインタフェース１１０２に出力される。書き込み操 作のために、現在選択されている行に対してアドレス指定されたデータを、セン ス増幅器１１０３に直接書き込むことができる。センス増幅器１１０３のデータ は、２つの異なる操作モード、ライトスルーモード及びライトバックモードでメ モリセルに転送される。ライトスルーモードでは、センス増幅器１１０３に書き 込まれたデータは、対応するメモリセルに自動的に転送される。ライトバックモ ードでは、センス増幅器１１０３に書き込まれたデータは、センス増幅器１１０ ３がメモリ転送命令によって指示されたときのみ、メモリセルに転送される。ラ イトスルーモードは、書き込み 動作の間に行選択回路１１０４によって選択されたワードラインがアクティブ状 態となることを要求し、一方ライトバックモードは、メモリが命令を受けた時に のみ、ワードラインがアクティブ状態となることを要求する。 センス増幅器への及びセンス増幅器からのアクセス（５〜１０ナノ秒）は、メ モリセルへの及びメモリセルからのアクセス（４０〜５０ナノ秒）よりも十分に 速いので、センス増幅器をメモリブロックに対するキャッシュ（センス増幅器キ ャッシュ）として用いることができる。従来技術のシステムは、ＤＲＡＭのセン ス増幅器をキャッシュとして用いてきたので、その成果は限定されたものであっ た。通常のＤＲＡＭは、パッケージによる制限のために、通常はデータ入出力ピ ンをほとんど備えていなかった。例えば、最も一般的なＤＲＡＭは、Ｘ１または Ｘ４の構成を有するが、そのうち１本または４本のデータ入出力ピンのみが利用 可能である。通常のＤＲＡＭを用いたメモリシステムは、コンピュータ用のワー ド（３２ビット）を形成するために４ピンから３２ピンを必要とする。４メガビ ットのチップが用いられた場合、その結果形成されるセンス増幅器のキャッシュ は、８Ｋから６４Ｋバイトの大きなキャッシュラインサイズを有するが、ライン 数は非常に少ない（３２メガバイトのシステムでは８ラインから１ライン）。そ の結果、これらのキャッシュは非常に低いヒットレート（５０〜８０％）を有す る。一般には、９０％以上のヒットレー トを有するキャッシュは、キャッシュラインのサイズに関係なく１００ライン以 上を必要とする（Ａ．Ａｇａｒｗａｌらによる「Ａｎ Ａｎａｌｙｔｉｃ Ｃａ ｃｈｅ Ｍｏｄｅｌ，」ＡＣＭ Ｔｒａｎｓａｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔ ｅｒ Ｓｙｓｔｅｍｓ、１９８９年５月、第１８４頁〜第２１５頁を参照のこと ）。 Ｆａｒｍｗａｌｄらによる国際特許出願ＰＣＴ／ＵＳ９１／０２５９０明細書 に開示された方法は、４Ｍビットの集積回路チップを用いたとき、センス増幅器 のキャッシュのラインサイズを１Ｋバイトに低減している。しかし、センス増幅 器のキャッシュに対する９０％以上のヒットレートを達成するためには、５０個 以上のＤＲＡＭ集積回路チップを必要とする。その結果構成されたメモリシステ ムは、２４Ｍバイト以上の容量を有し、この容量は現在のほとんどのコンピュー タシステムで用いられているメモリの容量（４〜８Ｍバイト）よりもかなり大き い。 本発明のある実施例は、１４７Ｋビットの小型のアレイを用いている。その結 果形成されたセンス増幅器のキャッシュは６４バイトのラインサイズを有する。 ９０％以上のヒットレートを達成するために、メモリシステムは２Ｍバイト未満 の容量を必要とし、この容量は従来技術のシステムの容量よりも非常に少ない。 本発明に基づく他の特徴は、キャッシュのラインサイズがプログラム可能である という、従来技術のシステムにはない特徴であである。大きなメモ リ容量を備えたシステムでは、キャッシュラインの数は１００以上となることが ある。このレベルでは、キャッシュラインの数を減少することは、ヒットレート に対してほとんど効果を及ぼさないが、キャッシュタグのメモリを節約し、キャ ッシュタグの検索を高速にする。本発明に基づくキャッシュラインの数は、キャ ッシュラインサイズを増加することによって減少させることができる。キャッシ ュラインのサイズは、メモリ回路モジュールの構成レジスタのキャッシュライン サイズビットをセットすることによって、６４バイトから１２８バイトに倍増さ せることができる。 本発明に基づくキャッシュシステムは、装置の最適化に対してより柔軟であり 、その性能は従来技術のシステムに比べ、メモリサイズに影響されない。 本発明のある実施例では、タイミング制御のためにソース同期方法を用いてい る。ブロック転送のタイミング情報を提供するクロック信号は、パケットが送り 出されるソースデバイスから出力される。このクロック信号は内部操作を制御す るクロック信号と等しくてよい。コミュニケーションパケットと共に転送される このクロック信号はバスデータをラッチするために情報を受け取るデバイス内で 用いられている。その結果、グローバルなクロックの同期化が必要とされず、情 報の授受を行うデバイスは別個のクロックを用いることができる。実際、情報の 授受を行っている全てのデバイスのクロック周波数及び位相は、互いに異な るものであってよい。ソース・同期方法は、グローバルなクロックの同期化及び 分布に関連するフェーズロッキングやクロックの歪みなどの問題を回避する。こ れらの問題点は、ウェハの規模によっては、高い周波数操作ではより困難なもの となる。バスの高い周波数での操作を制限する、クロックとデータとの間のスキ ュー（ｓｋｅｗ）は、ｃｌｋ信号及びＢｕｓＤａｔａ［０：８］信号の伝達遅れ を整合させることによって最小にされる。この整合は、信号の物理的な大きさ、 信号のラウティング環境、信号の負荷及び信号のバッファを整合させるものであ る。ラインの寸法、信号バッファ及び負荷を良好に整合させることは、整合され るべきことが要求されているデバイスを等しい構成に配置しかつ互いに近づけて 配置することによって達成される。（臨界的に整合されるために１０本のライン を必要とする）かなり狭いバスは、バスライン、バスドライバ及びバストランシ ーバのようなバスエレメントの物理的な広がりを最小にし、それらのエレメント が互いに接近して配置されることを可能とする。完全に平行なバス構造を用いる ことによって、バスライン上の負荷を比較的容易に整合することができる。 ｃｌｋ信号パスとＢｕｓＤａｔａ信号パスとの間のより良好なマッチングを容 易にするために、データの一部がクロック信号のエッジごとに送り出されるデュ アル・エッジ転送が用いられる。デュアル・エッジ転送では、クロック 信号の周波数は、データ信号の周波数の最大値と等しい。従って、クロック信号 のパスに必要とされる帯域幅は、クロック信号の遅れとデータとの整合を本発明 に於いて比較的容易とするデータパスの帯域幅と等しい。第１２図は、バスイン タフェースでのクロック信号とデータバッファとの整合を例示している。第１２ （ａ）図は、デュアル・エッジ転送を行うために用いられる回路の模式図である 。２バイトのデータＤＢ０とＤＢ１がマルチプレクサＭ１００の入力にロードさ れており、図面を明瞭にするために、データバイト（ｎビット）の１ビットのみ が例示されている。マルチプレクサＭ１００は、データクロック（ｄｃｋ）の正 のサイクルでデータバイト１（ＤＢ０）を選択し、負のサイクルでデータバイト Ｉ（ＤＢ１）を選択して出力する。３状態バッファＢ１００は、データ信号をバ ッファしてバス（ＢｕｓＤａｔａ）に出力する。転送クロック（ｔｃｋ）は、マ ルチプレクサＭ１００及び３状態バッファＢ１０１によってバッファされる。ク ロック信号の遅れとデータの遅れを整合させるために、Ｍ１０１及びＢ１０１は 、各々Ｍ１００とＢ１００と等しい回路構造を有する。Ｂ１００及びＢ１００は 、信号Ｅｎによってイネーブルされる。指定されたデバイスのデータラッチのセ ットアップ時間及びホールド時間を最小にするために、ｔｃｋがｄｃｋとの間に ９０゜の位相遅れを有するように発生される。 ある実施例では、クロックの発生は、情報の授受を行っ ている各デバイスに、プログラム可能なリングオシュレータを組み込むことによ って容易に行われる。第１３図は、周波数をプログラム可能なリングオシュレー タの模式図を表している。このリングオシュレータは、２つの部分、即ち３ステ ージリングオシュレータと周波数制御ユニットからなる。出力端でのクロック信 号（ｓｃｋ）の周波数は、３つの遅れステージＳ１００、Ｓ１００及びＳ１０２ の遅れの合計に反比例する。Ｓ１００及びＳ１０１の遅れは、制御電圧Ｖｃｐ及 びＶｃｎによって制御され、この制御電圧Ｖｃｐ及びＶｃｎは、トランジスタＰ １００〜Ｐ１０１及びＮ１００〜Ｎ１０１の駆動電流を決定する。電圧Ｖｃｐ及 びＶｃｎは、トランジスタＮ１０、Ｎ１１及びＰ１０からなるカレントミラー回 路Ｍ１００から発生されている。Ｍ１００は、電流マルチプライヤＩ１００の出 力電流を基準値として用いて、制御電圧Ｖｃｐ及びＶｃｎを発生する。トランジ スタＰ１〜Ｐ１４からなる２進重み付けされた電流マルチプライヤＩ１００は、 選択信号ＳＯの状態によってＩckまたはＩtestの何れかに一定の値をかけた値に 等しい電流を出力を有する。選択信号ＳＯは、通常操作の間にＩckを選択する状 態０と、低速度試験の間にＩtestを選択する状態１とを有する。好適な実施例で は、電流Ｉtestは、Ｉckの約１／１５に等しい値を有する。その結果形成される クロックが、回路モジュール内の最も長いパイプラインステージの遅れよりもわ ずかに長い周期を有するように、 Ｉckの大きさが選択される。電流マルチプライヤの電流増倍係数は、クロックレ ジスタＲ１００の最上位ビットから５番目までのビットＳ１〜Ｓ５によって決定 される。電流増倍係数の所望の値は、パラレルロード制御信号Ｐ１を動作させる ことによって、ＰＴ［０：５］を通してクロックレジスタにロードされる。メモ リ回路モジュールでは、クロック周波数変更（Ｃｌｏｃｋ−ｆｒｅｑｕｅｎｃｙ −ｃｈａｎｇｅ）命令が実行されたときに、所望の数値がクロックレジスタにロ ードされる。 プログラム可能な電流マルチプライヤによって、試験及びシステムの最適化の ための必要性を満たすように、６４種類の異なるクロック周波数がクロックジェ ネレータによって選択される。周波数のあるグループは、他のグループよりも低 い（１／５０の）周波数を有する。この低い周波数は、試験デバイスがかなり低 い速度で動作しているとき、機能的試験または低速度の試験で、一般的には用い られる。高い周波数は、通常の操作及び高速の試験で用いられる。クロック周波 数を細かく調節することによって、迅速にデバイスを試験する方法が簡単化され る。３２種類の高周波数レベルは、基の値の２０分の１の増分を有する。４ナノ 秒の周期を有する２５０ＭＨｚの基準周波数に対する周波数の増加分は、１２． ５ＭＨｚであり、クロック周期の増加分は０．２ナノ秒である。このような微細 な調節は、今日の最も高価な試験装置によるものに匹敵する。装置の迅 速な試験は、試験が失敗するまで、クロック周波数を増加させて実行され、次に そのデバイスの安全な操作速度が、試験が失敗した周波数以下の２つのレベルの 周波数に設定される。第１４図に例示されているように、比較的廉価なテスタ１ ４０７を、メモリコントローラ１４０３のシステムバスインタフェース１４０５ のみに接続して用いることによって、比較的低速度で試験が実施される。システ ムバスインタフェース１４０５の動作周波数は、階層的バス１４０２の動作速度 まで低下せずに、テスタ１４０７に適した高速レベルに設定される。階層的バス １４０２の全ての高速度の信号は、テスタ１４０７から遮蔽されている。このよ うなに試験できることによって、メモリシステムの試験コストを実質的に減少す ることができる。 情報を受け取るデバイスは、受信プロセスのタイミングを制御するために、情 報を発信するデバイスから送られたクロックを使用し、このクロックは、情報を 受け取るデバイスがその他の機能的なブロックを制御するために用いる内部クロ ックとは異なる。情報を受け取ったデバイスからこのデバイスの他の機能的な領 域にデータを転送する場合、同期化が必要となる。メモリ回路モジュール内では 読み出しプロセスと書き込みプロセスが同時には発生しないので、受信クロック が書き込みプロセスを制御し、内部クロックが読み出しプロセスを制御するため に用いられる。このように、受信クロックと内部クロックとの同期化は必要でな い。 メモリコントローラは、メモリ回路モジュールとＣＢＵ及びＤＭＡ（ダイレク トメモリアクセス）コントローラのようなメモリをリクエストするデバイスとの 間のブリッジとして働く。メモリコントローラは、２つのバスインタフェース即 ち、メモリインタフェースとシステムインタフェースとを有する。メモリインタ フェースは、コントローラを階層的バスまたはメモリバスに接続し、システムイ ンタフェースはコントローラをＣＰＵまたはメモリをリクエストするデバイスに 接続する。ある実施例では、システムバスが情報の授受のために固定されたクロ ックを用いない場合、同期した転送を行うためのメモリ回路モジュール内で使用 される方法が、メモリコントローラ内でも用いられる。他の実施例では、システ ムバスがシステムクロックと同期している場合、システムクロックに同期した周 波数シンセサイザは、メモリコントローラの内部クロック信号を発生する。メモ リインタフェースの受信ユニットとシステムインタフェースの送信ユニットとを 同期化するために、ファーストイン・ファーストアウト（ＦＩＦＯ）メモリが用 いられ、このメモリでは入力ポートは受信クロックによって制御され、出力ポー トはシステムクロックまたは内部クロックによって制御されている。ＦＩＦＯエ ンプティ（ＦＩＦＯ ｅｍｐｔｙ）、ハーフ・フル（ｈａｌｆ−ｆｕｌｌ）及び フル（ｆｕｌｌ）のようなフラグが、２つのバスイン タフェイスの間で情報の授受を行いかつより強く連結されたデータの転送を容易 とする。 階層的メモリバスに直接接続されたメモリバスインタフェースは、ハンドシェ イクシーケンス、コミュニケーションプロトコルのエンコーディング及びデコー ディング、コミュニケーションパケットのアセンブル（ａｓｓｅｍｂｌｅ）及び ディセンブル（ｄｉｓｓｅｍｂｌｅ）及びデータ転送の同期化を実行する。第１ ５図は、インタフェースのブロック図を表している。インタフェースは、バスド ライバ１５０１と、２つのＦＩＦＯ１５０２及び１５０３と、８個のアドレス及 レジスタ及び制御レジスタ１５０５〜１５１２と、シーケンサ１５０４とを有す る。このバスインタフェースは、メモリコントローラと、各メモリブロックに配 置されている。 このバスドライバ１５０１は、メモリバスへの及びメモリバスからのバス信号 をバッファする。双方向３状態ドライバは、双方向の信号に対して用いられ、バ ッファは一方向の非同期の制御信号に対して用いられている。 ２つのＦＩＦＯ１５０２及び１５０３は、メモリバス１５１３と、メモリ回路 モジュールまたはメモリコントローラの内部バスとの間の伝達帯域幅を整合する ために用いられている。メモリ回路モジュールでは、センス増幅器のキャッシュ は、そのアクセスサイクルタイムが５〜１０ナノ秒であり、これは、メモリバス のブロック・モードのサイ クルタイム（１．５〜３ナノ秒）よりも長い。伝達帯域幅に応じて、４バイト（ ３６ビット）のデータが、同時にキャッシュからまたはキャッシュへアクセスさ れる。これは、センス増幅器のキャッシュに接続された内部バスの幅が３６ビッ トであり、内部バスの転送周波数が、メモリバスの転送周波数の４分の１である ことを必要とする。シリアル・パラレルＦＩＦＯ１５０３は、バスからのシリア ルなバイトデータを内部バスに送り出す前に、３６ビットワードに変換する。同 様に、パラレル・シリアルＦＩＦＯ１５０２は、センス増幅器キャッシュからの データワードを、メモリバスへ送り出す前に、データバイトに変換する。メモリ コントローラでは、メモリバスとシステムバストとのワード幅が一致せず（３２ ビットに対して６４ビット）、ＦＩＦＯがこれらのバスの間に用いられている。 同期したシステムバスに対しては、メモリバスとシステムバスとの間のデータの 転送を同期させるために、ＦＩＦＯが用いられている。より統一された同期化を 行うために、ＦＩＦＯの状態を表すエンプティ（ｅｍｐｕｔｙ）及びハーフ・フ ル（ｈａｌｆ−ｆｕｌｌ）といったフラグが用いられる。 ５個のアドレスレジスタ１５０５〜１５０９と、３個の制御レジスタ１５１０ 〜１５１２が、メモリ回路モジュールのインタフェース１５００に組み込まれて いる。各々が各メモリブロックに対して専用に用いられている４個の８ビット行 アドレスレジスタ１５０５〜１５０８は、その内 容がセンス増幅器によってキャッシュされる行のアドレスを含んでいる。７ビッ トの列アドレスレジスタ１５０９は、はじめのキャッシュへのアクセスのための 基本アドレスを保持している。２個のアイデンティフィケーションレジスタ１５ １０及び１５１１は、各メモリブロックのコミュニケーションアドレスの最上位 ビットから１２番目までのビットを保持している。パケット内のコミュニケーシ ョンアドレスの最下位ビットから２番目までのビットは、４つの回路モジュール のうちの１つを選択するために用いられる。ヒューズまたはアンチヒューズ等の 、１度だけプログラム可能な（ＯＴＰ）要素は、システムを初期化するための回 路モジュールのコミュニケーションアドレスを保持するために、ＯＴＰレジスタ １５１０内で用いられている。ＥＰＲＯＭ及びＥＥＰＲＯＭのような不揮発性メ モリ要素を用いることもできる。ＯＴＰレジスタ１５１０は、機能的な試験の後 に工場内でプログラムされ、良好な回路モジュールに関連するレジスタのみがプ ログラムされなければならない。ＯＴＰアイデンティフィケーションレジスタ１ ５１０に保持された数値は、システムがリセット状態の間、ソフト的にプログラ ム可能な（ＦＰ）アイデンティフィケーションレジスタ１５１１へ転送される。 コミュニケーションアドレスは、ＦＰアイデンティフィケーションレジスタ１５ １１への書き込みアクセスを実施することによって続けて変更することができる 。アイデンティフィケーション レジスタ１５１０、１５１１は、バスシステムのコミュニケーションアドレスを 設定するための特別な方法を提供し、この方法は別個のシリアルバスが用いられ ている、Ｆａｒｍｗａｌｄらによる国際出願第ＰＣＴ／ＵＳ９１／０２５９０号 明細書及びＨｏｆｆ，Ｊｒ．による米国特許第４，００７，４５２号明細書に開 示された、従来のシステムで説明された方法とは異なる。 第１６図に例示されているように、８ビットの構成レジスタ１５１２は、３つ のフィールドを含む。最下位ビットから６番目までのビットは、情報の授受に用 いられるデータパケットのバイト長を含んでいる。レジスタ１５１２の最上位ビ ット７は、回路モジュールを対応する状態にセットするスペア／アクティブ（Ｓ ／Ａ）ビットを含む。スペア状態では、回路モジュールは、アイデンティフィケ ーション変更及び回路モジュールリセットなどのコミュニケーション構成命令の みを実行し、メモリアクセスの実行は許可されない。Ｓ／Ａビットが０にセット されたときのみ、回路モジュールへのメモリアクセスが許可される。構成レジス タ１５１２の最上位ビットは、キャッシュに対する短いラインサイズ（６４バイ ト）または長いラインサイズ（１２８バイト）の何れかを選択する。長いキャッ シュラインモードでは、行アドレスレジスタ０及び２の内容は、各々行アドレス レジスタ１及び３に複写される。パケットのコミュニケーションアドレスの最下 位ビットは、無視さ れる。短いキャッシュラインモードでは、行アドレスの最上位ビットが無視され る。 メモリコントローラでは、１つのマスタシステムに対して、構成レジスタ１５ １２のみがメモリインタフェース１５００内に組み込まれている。しかし、多重 マスタシステムでは、構成レジスタ１５１２と、アイデンティフィケーションレ ジスタ１５１０及び１５１１が組み込まれている。 シーケンサ１５０４は、インタフェイスの操作に対する全ての制御信号を発生 する。 階層的バスの３つのレベルのバストランシーバは、等しい基本的回路構成を有 する。第１７（ａ）図は、バストランシーバのブロック図を表している。このバ ストランシーバは、各バスライン０〜１４の信号をバッファするための１５個の 双方向３状態バッファ１７０１と、出力をイネーブルし、かつ３状態バッファ１ ７０１の信号の方向を制御する制御ユニット１７０２とを有する。トランシーバ の全ての双方向３状態バッファの回路及び配置は等しく、それらの信号伝達遅れ 特性は十分に整合している。これによって、バス信号のタイミングスキュー（ｔ ｉｍｉｎｇ ｓｋｅｗｓ）が最小となり、欠陥を管理するために、信号ラインを 他のラインと交換することが可能となる。第１７（ｂ）図は、双方向３状態バッ ファ１７０１の模式的な回路図を表している。３状態バッファ１７０１は、背中 合わせに配置された２つの３状態駆動回路Ｔ１及びＴ２を有する。駆 動回路Ｔ１及びＴ２は、その両端部に所望に応じて設けられるヒューズ（Ｆ１及 びＦ２）を介してバスセグメントに接続されており、このヒューズは、バッファ に機能的な故障が生じた場合に３状態バッファをバスから切り離すためのプログ ラム可能性を提供する。３状態駆動回路はまた、第１７（ｃ）図に例示されてい るように、ヒューズＦ３を飛ばすことによって、定常的にディスエーブル（３状 態）され、またヒューズＦ４を飛ばすことによってイネーブルされる。バス駆動 回路Ｔ１のヒューズＦ３を飛ばし、バス駆動回路Ｔ２のヒューズＦ４を飛ばすこ とによって、双方向バッファ１７０１は、ＴＤ（右）側からＲＤ（左）側への信 号のみをバッファするようにセットされる。両方の駆動回路のヒューズＦ３を飛 ばすことによって、双方向バッファ１７０１は、ディスエーブルされ、バスセグ メントＴＤは、バスセグメントＲＤから分離される。バスセグメントの両端に取 り付けられたトランシーバをディスエーブルすることによって、欠陥を有するセ グメントが、バスネットワークのその他の部分から分離される。その他の任意の プログラム可能なスイッチを、ヒューズ素子の代わりに用いることができること は当業者には明らかである。通常の操作時には、３状態駆動回路は、制御ユニッ トが発生した制御信号ＲＥＮ及びＴＥＮによってイネーブルされる。トランシー バ制御ユニットは、ある方向を示すバス駆動回路をイネーブルし、反対の向きを 示すバス駆動回路をディス エーブルすることによって、情報の伝達の向きを制御する。第１７（ａ）図及び 第１７（ｄ）図に例示されているように、制御ユニット１７０２は、アンチヒュ ーズを通して信号バスに接続された４つの制御入力信号Ｔ／Ｒｌｒ、ＰＣ＃ｌｒ 、Ｔ／Ｒｒｌ及びＴＣ♯ｒｌを有する。ネットワークを構成する間、対応するア ンチヒューズを用いて、Ｔ／Ｒｌｒ及びＴ／Ｒｒｌが、Ｔ／Ｒバス信号を接続す るようにプログラムされ、ＴＣ♯ｌｒ及びＴＣ♯ｒｌが、ＴＣ＃信号を接続する ようにプログラムされる。プログラム可能なスイッチ０を、システムの性能に影 響を及ぼさずに、アンチサューズの代わりに用いることができる。双方向バッフ ァ１７０１を制御する出力ＴＥＮ及びＲＥＮは、トランジスタＰ２によって非ア クティブな論理「低」に駆動され、このトランジスタＰ２は、トランジスタＮ２ よりも高い駆動能力を有する。ヒューズＦ２を飛ばすことによって、ＴＥＮ及び ＲＥＮが常に論理「低」に止まり、トランシーバの双方向バッファ１７０１がデ ィスエーブルされる。ヒューズＦ１を飛ばしたとき、ディスエーブル信号Ｄがト ランジスタＮ２によって非アクティブな論理「低」に駆動され、ＴＥＮ及びＲＥ Ｎの出力状態は、２組の信号Ｔ／Ｒｌｒ及びＴＣ♯ｌｒと、Ｔ／Ｒｒｌ及びＴＣ ♯ｒｌの状態によって変化する。信号ＤｉｒＳｅｌは、どちらの信号の組がＴＥ Ｎ及びＲＥＮを制御するかを決定する。この決定は、メモリコントローラのトラ ンシーバに対する位置に基づいて 行われる。この決定は、ＤｉｒＳｅｌの状態を制御するヒューズＦ３及びＦ４を プログラムすることによって行われる。例えば、メモリコントローラがトランシ ーバの左側に配置されている場合、コントローラによってトランシーバを制御す るためには、ヒューズＦ４を飛ばすことによって、ＤｉｒＳｅｌを状態１に設定 する。これは、Ｔ／Ｒｌｒ及びＴＣ♯ｌｒが双方向バッファ１７０１を制御する ことを仮定している。同様に、コントローラがトランシーバの右側に配置されて いる場合、ヒューズＦ３を飛ばすことによって、Ｔ／Ｒｒｌ及びＴＣ♯ｒｌがト ランシーバを制御し、ＤｉｒＳｅｌが状態０となる。システムの性能に影響を及 ぼさずに、ヒューズＦ３及びＦ４はプログラム可能なスイッチに置き換えること ができる。 第１７（ｅ）図に例示されているように、コントロールユニット１７０２は、 メモリコントローラとの間で情報の授受を行うために、アイデンティフィケーシ ョンレジスタ１７０４と、バスを構成するために、制御レジスタ１７０３を含む 。アイデンティフィケーションレジスタ１７０４は、製造過程中に指定された独 自のコミュニケーションアドレスを記憶するために用いられる不揮発性のプログ ラム可能な素子を含む。コミュニケーションアドレスによって、トランシーバを イネーブルまたはディスエーブルするために、システムの初期化またはシステム の再構成が行われる間、トランシーバの制御レジスタ１７０３がメモリコント ローラによってアクセスされることが可能となる。制御レジスタ１７０３は、４ つのビットＣ０〜Ｃ３を含む。Ｃ０がセットされたとき、Ｃ１によるＤｉｒＳｅ ｌ信号の制御がイネーブルされる。Ｃ０がセットされたとき、Ｃ１はヒューズＦ ３及びＦ４の効果を無効にする。Ｃ１はセットされたとき、ＤｉｒＳｅｌを論理 「低」状態とし、Ｃ１はリセットされたとき、ＤｉｒＳｅｌを論理「高」状態に する。Ｃ２がセットされたとき、ＴＥＮが論理「低」状態に駆動され、トランシ ーバは転送方向にディスエーブルされる。同様に、Ｃ３がセットされたとき、Ｒ ＥＮが論理「低」に駆動され、トランシーバは受信方向にディスエーブルされる 。制御レジスタ１７０３は電源投入時にリセットされる。制御レジスタ１７０３ をプログラムするために、メモリコントローラは、バス制御信号ＢＢ＃を論理「 高」とし、Ｔ／Ｒを論理「低」とし、ＴＣ＃を論理「高」とする。これによって 、比較器１７０５がイネーブルされ、バスのＢｕｓＤａｔａ［０：８］の内容を アデンティフィケーションレジスタ１７０４のコミュニケーションアドレスと比 較する。整合した場合、ＢｕｓＤａｔａ［０：３］からの新たな制御ワードが、 次のクロックエッジのとき、制御レジスタ１７０３にロードされる。 このような３状態双方向中継器の構造によって、情報伝達を行っているデバイ ス（メモリコントローラ及びメモリ回路モジュール）が、バス構成の間に、別個 のブロードキ ャスティング信号を用いずに、複数のトランシーバをＨｉＺ状態にセットするこ とが可能となる。これは、３状態双方向中継器の構造が、制御ユニットの入出力 遅れよりも短い３状態バッファ内での伝達遅れを有することによって達成される 。その結果、中継器の入力端でのＴ／Ｒ信号及びＴＣ＃信号は、Ｔ／Ｒ信号及び ＴＣ＃信号の制御ユニットＲＥＮ及びＴＥＮの出力に影響を及ぼさずに、次のト ランシーバに転送される。 第１７（ａ）図から第１７（ｅ）図に例示された３状態双方向中継器の構造に よって、欠陥を分離し、複数のバスマスタの間にネットワークの制御信号を伝達 するために、ダイナミックに（またはスタティックに）、再構成または再配置す ることのできる融通性のあるコミュニケーシヨンネットワークを実現することが 可能となる。 ９個のノードを備えた本発明に基づくネットワークの例１８００が、第１８（ ａ）図に例示されており、ここで各ノード１〜９は、バス（ＧＢ）構造の第２レ ベルのセクションを表している。図面を簡単にするために、第３レベル（ローカ ルバス）と、第３レベルに接続された回路は図示されていない。バストランシー バ（ＧＴｉｊ）は、隣接するノード間のリンクを形成する。バストランシーバ（ ＧＴｉｊ）が、ネットワークの格子の頂点の近くに物理的に集められたとき、ネ ットワーク１８００は第１８（ｂ）図のように表現される。象徴的には、ネット ワーク１８００は、 第１８（ｃ）図のように表現され、ここで、各方向のリンクＬｉｊは、バストラ ンシーバの集合（ＧＴ）を表している。ツリーの階層を形成するために、全ての リンクが用いられているわけではないが、これは欠陥が存在する場合に、ノード をリンクすることに対する冗長性をネットワークが備えていることを意味する。 ある例が、第１８（ｄ）に例示されており、ここでツリーバスの階層は、ノード の欠陥２及びリンクの欠陥Ｌ７８、Ｌ８９が存在する状態で形成されている。 複数のマスタを有するネットワークでは、ネットワークは様々な異なる構成に 再配置され、これらの構成では、任意のマスタが階層的なツリーバス構造のルー トに配置される。任意のマスタをルートに配置できることは、欠陥を有するマス タを交換する場合、またはネットワークの制御が、あるマスタから他のマスタヘ 移る場合に有効である。第１８（ｅ）図は、階層ツリーのルートがノード５にあ る場合の（第１８（ｄ）図は、ノード４にある場合の）、バスの配置の例を表し ている。この構成では、マスタノード５は、第１８（ｄ）図に例示されたように ノード４に接続されたマスタによってではなく、このネットワークによって制御 されている。更に、ネットワークは、そのサブネットワークのツリーのルートに １つのマスタが配置された分割された複数のサブネットワークに区分される。こ のような構成は、複数のマスタを備えた環境で並列処理を行う場合に有 効である。 第１８（ｅ）図に例示された本発明に基づくネットワーク技術は、その構造は 簡単であるが、効果的なものである。そのネットワーク技術の具体例は、第１８ （ａ）図及び第１８（ｂ）図の変形であってもよい。例えば、第１８（ｆ）図に は、各垂直リンクが２つのバストランシーバ（ＩＧＴｉｊ）及び（２ＧＴｉｊ） を含む具体例が例示されており、第１８（ｇ）図には、各垂直リンク及び各水平 リンクが、２個のバストランシーバＩＶＧＴｉｊ、１ＨＧＴｍｎ及び２ＨＧＴｍ ｎからなる具体例が例示されている。リンクごとの２つの向きのうちの何れかの 向きのバストランシーバの数についての多くの組み合わせが存在することは当業 者には明らかである。 これまでの説明は、例示を意図するものであって限定を意図するものではなく 、これまでの説明及び添付の請求項の技術的視点を逸脱することなしに変形及び 変更が可能なことは当業者には明らかである。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９４年１月２８日 【補正内容】請求の範囲 １．複数の回路モジュールと、前記回路モジュールを接続する階層的バスと、バ スの操作を制御するバスマスタとを備えた、欠陥に対する耐性を備えた集積回路 のサブシステムであって、 前記バスの信号転送方向を制御し、または信号転送を遮断するための３状態ト ランシーバと、 欠陥を有するバス回路モジュールを前記サブシステムのその他の部分から分離 すためのプログラム可能なスイッチとを有することを特徴とする欠陥に対する耐 性を備えた集積回路のサブシステム。 ２．少なくとも１つの前記回路モジュールが、前記回路モジュールに関連するア イデンティフィケーションコードを記憶するための少なくとも１つのアイデンテ ィフィケーションレジスタを有することを特徴とする請求項１に記載の欠陥に対 する耐性を備えた集積回路のサブシステム。 ３．前記アイデンティフィケーションレジスタが、不揮発性メモリ要素と論理回 路とを有することを特徴とする請求項２に記載の欠陥に対する耐性を備えた集積 回路のサブシステム。 ４．前記アイデンティフィケーションレジスタが更に、前記回路モジュール内の メモリブロックに対する基本アドレスを形成することを特徴とする請求項２に記 載の欠陥に対する耐性を備えた集積回路のサブシステム。 ５．少なくとも１つの前記回路モジュールが、前記回路モジュールをディスエー ブルするためのディスエーブルビットを含む制御レジスタを有することを特徴と する請求項１に記載の欠陥に対する耐性を備えた集積回路のサブシステム。 ６．複数のメモリ回路モジュールの情報の授受を行う回路モジュールと、メモリ コントローラとの間での、複数の信号ラインと複数の制御ラインとを備えたバス システムを通した情報伝達方法であって、 前記複数の信号ラインを通してバス制御信号を転送するための非同期方法を使 用する過程であって、前記制御信号が、前記複数の信号ラインを転送する向きと 、前記複数の信号ラインの転送モードとを決定する、該非同期方法を使用する過 程と、 前記複数の信号ラインを通してデータ情報、アドレス情報、及びタイミング情 報を転送するためのソース・同期方法を使用する過程であって、前記タイミング 情報が、前記データ情報を送り出すソースデバイスによって出力され、かつ前記 データ情報をラッチするために受信デバイスによって使用される、該ソース・同 期方法を使用する過程とを有することを特徴とする情報伝達方法。 ７．前記データ及びアドレス情報が伝達される前記バス上のパスと、前記タイミ ング情報が伝達される前記バス上のパスとが完全に整合していることを特徴とす る請求項６に 記載の情報伝達方法。 ８．前記ソース・同期方法に基づいて転送される前記情報がパケットとして伝達 されることを特徴とする請求項６に記載の情報伝達方法。 ９．前記バス制御信号が、前記バスをアイドル状態、受信状態、転送状態及び高 インピーダンス状態の何れか１つの状態に設定することを特徴とする請求項８に 記載の情報伝達方法。 １０．前記バス制御信号が、バス・ビジー制御信号、転送／受信制御信号及び高 インピーダンス制御信号とからなることを特徴とする請求項８に記載の情報伝達 方法。 １１．前記バス・ビジー制御信号の立ち下がりエッジがパケット転送の開始を表 し、前記バス・ビジー制御信号の立ち上がりエッジが転送の終了を表すことを特 徴とする請求項１０に記載の情報伝達方法。 １２．情報の前記パケットが、命令パケットとデータパケットとを有することを 特徴とする請求項８に記載の情報伝達方法。 １３．前記命令パケットが、前記コントローラによって前記複数のメモリ回路モ ジュールに伝達されることを特徴とする請求項１２に記載の情報伝達方法。 １４．前記データパケットが、ポイント・ツゥ・ポイント転送モードを用いて伝 達されることを特徴とする請求項１２に記載の情報伝達方法。 １５．前記情報の授受を行っている回路モジュールと前記メモリコントローラと を接続する前記バスの一部のみが、前記ポイント・ツー ・ポイント転送モード の間に、アクティブ状態となることを特徴とする請求項１４に記載の情報伝達方 法。 １６．複数のコミュニケーション回路モジュールのうちの一つのコミュニケーシ ョン回路モジュールとバスマスタとの間で情報の授受を行うための半導体デバイ スのバスシステムであって、 バス状態制御信号を、前記バスマスタから、前記コミュニケーション回路モジ ュールヘ、非同期的に転送するための回路を有することを特徴とする半導体デバ イスのバスシステム。 １７．前記情報の伝達が、ブロードキャスト転送モードと、ポイント・ツゥ・ポ イント転送モードとを少なくとも有することを特徴とする請求項１６に記載の半 導体デバイスのバスシステム。 １８．前記コミュニケーション回路モジュールと前記バスマスタとを接続する前 記バスシステムの一部のみが、前記ポイント・ツー・ポイント転送モードの間に 、アクティブ状態となることを特徴とする請求項１７に記載の半導体デバイスの バスシステム。 １９．命令信号、データ信号、アドレス信号及びクロック信号をパケットとして ソース・同期転送する手段を更に有 することを特徴とする請求項１６に記載の半導体デバイスのバスシステム。 ２０．前記データ信号が、アドレス指定された回路モジュールのアイデンティフ ィケーション数と、前記アドレス指定された回路モジュールに対する動作命令と を含む命令パケットフォーマットを有することを特徴とする請求項１９に記載の 半導体デバイスのバスシステム。 ２１．少なくとも１つのバスマスタとデジタルシステムのシステムバストとを通 して、複数の回路モジュールのうち情報の授受を行っている回路モジュールと、 外部の回路モジュールをリクエストしているデバイスとの間のコミュニケーショ ンリンクを形成するための集積回路内の欠陥に対してトレラントな階層的バスシ ステムであって、 前記階層バスシステムの第１レベルの少なくとも１つのルートバスブランチと 、 第２レベルの複数のバスセグメントと、 第３レベルの複数のローカルバスブランチとを有し、 前記ルートバスブランチが、ルートトランシーバを介して前記バスマスタを前 記複数のバスセグメントに接続し、 前記第２レベルの前記バスセグメントが、バストランシーバ及びバススイッチ によって互いに接続されて格子状に配置されており、 前記ローカルバスブランチの各々が、前記第２レベルの前記バスセグメントに 接続されており、ローカルバストラ ンシーバに接続された少なくとも２つの回路モジュールを備えたツリー構造に形 成されていることを特徴とする欠陥に対してトレラントな階層的バスシステム。 ２２．前記バススイッチがプログラム可能であり、欠陥を有するバスセグメント 及び回路モジュールを分離するバス構造を形成することを特徴とする請求項２１ に記載の欠陥に対してトレラントな階層的バスシステム。 ２３．前記バススイッチがアンチヒューズを含むことを特徴とする請求項２２に 記載の欠陥に対してトレラントな階層的バスシステム。 ２４．前記ルートトランシーバと、前記バストランシーバと、前記ローカルバス トランシーバの各々が、複数の双方向３状態バッファを含むことを特徴とする請 求項２１に記載の欠陥に対してトレラントな階層的バスシステム。 ２５．前記双方向３状態バッファが、前記双方向３状態バッファのプログラム可 能なスイッチによってディスエーブルされることを特徴とする請求項２４に記載 の欠陥に対してトレラントな階層的バスシステム。 ２６．前記トランシーバの各々が、情報伝達の向きを制御する制御ユニットを有 することを特徴とする請求項２４に記載の欠陥に対してトレラントな階層的バス システム。 ２７．前記制御ユニットが、前記双方向３状態バッファを制御するための２つの 出力と、４つの制御信号からなる２組の入力を有し、 前入力の組が、前記バスマスタの前記トランシーバに対する位置に基づいて前 記出力を制御することを特徴とする請求項２６に記載の欠陥に対してトレラント な階層的バスシステム。 ２８．前記制御ユニットが、欠陥を有するバスセグメントを分離するためにバス の構成を決定するための制御レジスタを有することを特徴とする請求項２６に記 載の欠陥に対してトレラントな階層的バスシステム。 ２９．前記制御ユニットが、前記バスマスタとの間で情報を伝達するためのアイ デンティフィケーションレジスタを有することを特徴とする請求項２６に記載の 欠陥に対してトレラントな階層的バスシステム。 ３０．前記アイデンティフィケーションレジスタが、前記トランシーバのコミュ ニケーションアドレスを記憶するための不揮発性のプログラム可能な素子を有す ることを特徴とする請求項２９に記載の欠陥に対してトレラントな階層的バスシ ステム。 ３１．前記複数の回路モジュールがアクティブ回路モジュールとスペア回路モジ ュールとを有することを特徴とする請求項２１に記載の欠陥に対してトレラント な階層的バスシステム。 ３２．前記格子が、ツリー構造に形成されることを特徴とする請求項２１に記載 の欠陥に対してトレラントな階層的バスシステム。 ３３．前記格子が、分離されたツリー構造として形成されることを特徴とする請 求項３２に記載の欠陥に対してトレラントな階層的バスシステム。 ３４．前記バススイッチが、バスセグメントの４つの集合の上に配置され、かつ 前記４つ集合のバスセグメントを互いに接続し、または前記４つの集合のバスセ グメントを互いに分離すためのプログラム可能なクロスバースイッチからなり、 前記バスシステムの各トランシーバが、前記バスセグメントを分離するように プログラム可能であり、前記格子が欠陥を除外するように再配置されることを特 徴とする請求項３２に記載の欠陥に対してトレラントな階層的バスシステム。 ３５．前記ツリーが、前記バスマスタを置き換えるために再配置されることを特 徴とする請求項３４に記載の欠陥に対してトレラントな階層的バスシステム。 ３６．複数のラインを有する階層的バスのためのバストランシーバであって、 バスの相異なる二つの向きの何れか一方に沿った前記階層的バスの各バスライ ンの信号をバッファするための複数の双方向３状態バッファと、 前記トランシーバの出力をイネーブルし、前記信号がバッファされる前記向き を制御するための制御ユニットとを有し、 各双方向３状態バッファの伝達遅れが、前記制御ユニットの入力出力間の遅れよ りも小さくされることを特徴とするバストランシーバ。 ３７．前記双方向３状態バッファの各々が、前記バスシートランシーバをディス エーブルする回路を有することを特徴とする請求項３６に記載のバストランシー バ。 ３８．前記回路がプログラム可能なスイッチを有することを特徴とする請求項３ ７に記載のバストランシーバ。 ３９．前記制御ユニットが、前記双方向３状態バッファを制御するための２つの 出力端と、４つの制御信号の２組の入力端とを有し、前記入力端の１組が前記出 力を制御するために選択されることを特徴とする請求項３６に記載のバストラン シーバ。 ４０．前記制御ユニットが、前記バストランシーバのアドレスを記憶するための アイデンティフィケーションレジスタを有することを特徴とする請求項３６に記 載のバストランシーバ。 ４１．前記アイデンティフィケーションレジスタが、前記アドレスを記憶するた めの不揮発性のプログラム可能な素子を有することを特徴とする請求項４０に記 載のバストランシーバ。 ４２．前記制御ユニットが、前記双方向３状態バッファを制御するための制御レ ジスタを有することを特徴とする請求項３６に記載のバストランシーバ。 ４３．階層的メモリバスを接続するための、複数のメモリブロックを備えたメモ リ回路モジュール内のバスインタフェースであって、 前記階層的メモリバスへのまたは前記階層的メモリバスからのバス信号をバッ ファするバスドライバを有することを特徴とするバスインタフェース。 ４４．前記メモリブロックが、行及び列に配列されたメモリセルを含み、その内 容がキャッシュされる前記メモリブロックの各々に対する行アドレスを保持する ために用いられる複数のアドレスレジスタと、現在のキャッシュアクセスに対す る基本アドレスを保持するためのアドレスレジスタとを更に有することを特徴と する請求項４３に記載のバスインタフェース。 ４５．情報の転送を行う回路モジュールを選択し、かつ回路モジュールをアクテ ィブ状態にするか若しくは非アクティブ状態とするための３つの制御レジスタを 更に有することを特徴とする請求項４３に記載のバスインタフェース。 ４６．前記制御レジスタが、不揮発性メモリ素子と、プログラム可能なレジスタ とを有し、前記メモリ素子と前記プログラム可能なレジスタの両方がアイデンテ ィフィケーションレジスタとして用いられることを特徴とする請求項４５に記載 のバスインタフェース。 ４７．前記制御レジスタの一つが、構成レジスタからなることを特徴とする請求 項４５に記載のバスインタフェース。 ４８．前記構成レジスタが、前記メモリ回路モジュールを対応する状態に設定す るためのスペア／アクティブビットを有することを特徴とする請求項４７に記載 のバスインタフェース。 ４９．前記構成レジスタが、前記メモリ回路モジュール内のキャッシュラインの 長さを設定するためのショート／ロングビットを有することを特徴とする請求項 ４７に記載のインタフェース。 ５０．前記構成レジスタが、データの転送に用いられるデータパケットのバイト 長を表すビットを有することを特徴とする請求項４７に記載のバスインタフェー ス。 ５１．リクエストしているデバイスとの間で各々が情報を授受する複数のメモリ 回路モジュールの一つのメモリ回路モジュールから、前記リクエストしているデ バイスへ、複数のバイトからなるパケットによってデータを転送する場合の、エ ラー検知及びエラー補正（ＥＤＣ）方法であって、 前記パケットの各バイトに対して、ＥＤＣコード部分とデータ部分とを定義す る過程と、 前記メモリ回路モジュールから前記データを読み出す過程と、 前記データ部分を前記リクエストしているデバイスに転送する過程と、 前記ＥＤＣコード部分を記憶し、完全なＥＤＣコードが得られたときに、前記 ＥＤＣコード部分をＥＤＣ機能ブロ ックに転送する過程と、 前記データ部分を複写し、前記データ部分を前記ＥＤＣ機能ブロックに転送す る過程と、 前記ＥＤＣ機能ブロックが完全なＥＤＣコードを受け取ったとき、前記ＥＤＣ 機能ブロック内でエラー検知及びエラー補正を実施する過程とを有することを特 徴とするエラー検知及びエラー補正方法。 ５２．エラーが前記ＥＤＣ機能ブロック内で検知されたとき、前記ブロックによ って、 フラグを設定し前記データを補正する過程と、 前記メモリ回路モジュールに前記補正されたデータを書き込む過程と、 後に再び転送するために、前記リクエストしているデバイスに対してインタラ プトを発生させる過程とが行われることを特徴とする請求項５１に記載のエラー 検知及びエラー補正方法。 ５３．パケットの各バイトは、データを表す８ビットと、８ビットのＥＤＣコー ドの内の１ビットを有し、 前記ＥＤＣコードは、各パケットの８個のバイトに分布して配置されているこ とを特徴とする請求項５１に記載のエラー検知及びエラー補正方法。 ５４．パケット全休が受け取られ、前記パケットの全体がチェックされてエラー 補正が行われた後に、前記データ部分の前記転送が開始されることを特徴とする 請求項５１に 記載のエラー検知及びエラー補正方法。 ５５．複数の機能回路モジュールと、前記機能回路モジュールを接続するバスと を有する回路であって、 概ね整合したデータパス及びクロックパス上の、ソースから発生されたクロッ ク信号を用いて、ソースデバイスと受信デバイスとの間のバスを通してデータ信 号をパケットとして転送し、前記クロック信号と前記データ信号の各々との間の スキューを最小にすることを特徴とする回路。 ５６．前記クロック信号の周波数が可変であることを特徴とする請求項５５に記 載のデバイス。 ５７．前記機能回路モジュールの各々が、可変クロック信号を発生するために周 波数のプログラム可能なリングオシレータを有することを特徴とする請求項５５ に記載のデバイス。 ５８．前記リングオシレータが、前記半導体デバイスと等しい集積回路チップ上 に形成されていることを特徴とする請求項５７に記載のデバイス。 ５９．バスを通して情報を伝達されると共にバスコントローラを備えた機能的サ ブシステムの複数の機能的回路モジュールのうちの欠陥を有する回路モジュール をディスエーブルする方法であって、 前記機能回路モジュールの予備の回路モジュールを提供する過程と、 前記回路モジュールの各々に関連するコミュニケーショ ンアドレスを保持するためのアイデンティフィケーションレジスタを提供する過 程と、 前記欠陥を有する回路モジュールに関連するアイデンティフィケーションレジ スタのディスエーブルビットをセットする過程と、 前記コミュニケーションアドレスを、予備の回路モジュールに関連するアイデ ンティフィケーションレジスタに書き込む過程とを有することを特徴とする欠陥 を有する回路モジュールをディスエーブルする方法。 ６０．前記アイデンティフィケーションレジスタが、前記回路モジュールの各々 に対する前記コミュニケーションアドレスを保持するための不揮発性のメモリ要 素を有することを特徴とする請求項５９に記載の欠陥を有する回路モジュールを ディスエーブルする方法。 ６１．複数のメモリモジュール回路うちの一つのメモリ回路モジュールであると 共に、高速度のキャッシュメモリとして使用されている前記メモリ回路モジュー ル内のラッチされたセンス増幅器の使用方法であって、 前記メモリ回路モジュールを形成するために複数のＤＲＡＭアレイを構成する 過程と、 ＤＲＡＭアレイの各々に対する複数のＤＲＡＭセンス増幅器を有するキャッシ ュラインを提供する過程を有することを特徴とするラッチされたセンス増幅器の 使用方法。 ６２．前記センス増幅器のキャッシュラインの長さが、前 記メモリ回路モジュールのレジスタのキャッシュ・ライン・サイズビットをセッ トすることによってプログラムされることを特徴とする請求項６１に記載のセン ス増幅器の使用方法。 ６３．ポイント・トゥ・ポイント転送モードの間、複数の機能的回路モジュール のうちの情報の授受を行っている回路モジュールと、バスマスタとの間で直接情 報の授受を行っているバスシステムの一部のみをアクティブ状態とする方法であ って、 前記バスシステムが、受信状態、転送モード状態及び高インピーダンス状態を 定義するバススイッチ及びバストランシーバによって連結された複数のバスセグ メントを有し、 前記バスマスタによって前記バストランシーバの全てを前記受信状態に設定す る過程と、 前記バスマスタによって前記バストランシーバの全てを前記高インピーダンス 状態に設定する過程と、 前記バスマスタによって前記バストランシーバの全てを前記転送状態に変化さ せる過程と、 前記情報の授受を行っている回路モジュールによって、特定のバストランシー バを非高インピーダンス状態に駆動する過程とを有することによって、 前記バスの前記一部のみをアクティブ状態とすることを特徴とするバスの一部 のみをアクティブ状態とするバスの一部のみをアクティブ状態とする方法。 ６４．前記トランシーバの前記状態を設定するために３つの制御信号が提供され ていることを特徴とする請求項６３に記載のバスの一部のみをアクティブ状態と する方法。 ６５．前記制御信号が、バス・ビジィ制御信号と、転送／受信制御信号と、３状 態制御信号とからなることを特徴とする請求項６４に記載のバスの一部のみをア クティブ状態とする方法。 ６６．前記制御レジスタがプログラム可能であることを特徴とする請求項４２に 記載のバストランシーバ。 ６７．前記メモリ回路モジュールが内部バスを備えた、バスインタフェースであ って、 前記階層的メモリバスと前記メモリ回路モジュールの前記内部バスとの間の伝 達帯域幅を整合するための２つのファーストイン・ファーストアウトメモリ要素 を更に有することを特徴とする請求項４３に記載のバスインタフェース。 ６８．前記クロック信号が、システムクロックから供給されることを特徴とする 請求項５５に記載のデバイス。 ６９．前記タイミング情報が、システムクロックから供給されることを特徴とす る請求項６に記載のデバイス。 【手続補正書】特許法第１８４条の８ 【提出日】１９９４年７月２２日 【補正内容】請求の範囲 １．欠陥に対する耐性を備えた集積回路のサブシステムであって、 階層的バスと、 前記バスと並列に接続された複数の回路モジュールと、 前記バスに接続されたバスマスタと、 前記バスの信号転送方向を制御し、または信号転送を遮断するための、前記バ スに接続された複数の３状態トランシーバと、 欠陥を有する回路モジュールを前記サブシステムの他の部分から分離すための 、前記バスに接続されたプログラム可能なスイッチとを有することを特徴とする 欠陥に対する耐性を備えた集積回路のサブシステム。 ２．少なくとも１つの前記回路モジュールが、前記回路モジュールに関連するア イデンティフィケーションコードを記憶するための少なくとも１つのアイデンテ ィフィケーションレジスタを有することを特徴とする請求項１に記載の欠陥に対 する耐性を備えた集積回路のサブシステム。 ３．前記アイデンティフィケーションレジスタが、不揮発性メモリ要素と論理回 路とを有することを特徴とする請求項２に記載の欠陥に対する耐性を備えた集積 回路のサブシステム。 ４．前記アイデンティフィケーションレジスタが更に、前記回路モジュール内の メモリブロックに対する基本アドレ スを形成することを特徴とする請求項２に記載の欠陥に対する耐性を備えた集積 回路のサブシステム。 ５．少なくとも１つの前記回路モジュールが、前記回路モジュールをディスエー ブルするためのディスエーブルビットを含む制御レジスタを有することを特徴と する請求項１に記載の欠陥に対する耐性を備えた集積回路のサブシステム。 ６．複数のメモリ回路モジュールの情報の授受を行う回路モジュールと、メモリ コントローラとの間での、複数の信号ラインと複数の制御ラインとを備えたバス システムを通した情報伝達方法であって、 前記複数の信号ラインを通してバス制御信号を転送するための非同期方法を使 用する過程であって、前記制御信号が、前記複数の信号ラインを転送する向きと 、前記複数の信号ラインの転送モードとを決定する、該非同期方法を使用する過 程と、 前記複数の信号ラインを通してデータ情報、アドレス情報、及びタイミング情 報を転送するためのソース・同期方法を使用する過程であって、前記タイミング 情報が、前記データ情報を送り出すソースデバイスによって出力され、かつ前記 データ情報をラッチするために受信デバイスによって使用される、該ソース・同 期方法を使用する過程とを有することを特徴とする情報伝達方法。 ７．前記データ及びアドレス情報が伝達される前記バス上 のパスと、前記タイミング情報が伝達される前記バス上のパスとが完全に整合し ていることを特徴とする請求項６に記載の情報伝達方法。 ８．前記ソース・同期方法に基づいて転送される前記情報がパケットとして伝達 されることを特徴とする請求項６に記載の情報伝達方法。 ９．前記バス制御信号が、前記バスをアイドル状態、受信状態、転送状態及び高 インピーダンス状態の何れか１つの状態に設定することを特徴とする請求項８に 記載の情報伝達方法。 １０．前記バス制御信号が、バス・ビジー制御信号、転送／受信制御信号及び高 インピーダンス制御信号とからなることを特徴とする請求項８に記載の情報伝達 方法。 １１．前記バス・ビジー制御信号の立ち下がりエッジがパケット転送の開始を表 し、前記バス・ビジー制御信号の立ち上がりエッジが転送の終了を表すことを特 徴とする請求項１０に記載の情報伝達方法。 １２．情報の前記パケットが、命令パケットとデータパケットとを有することを 特徴とする請求項８に記載の情報伝達方法。 １３．前記命令パケットが、前記コントローラによって前記複数のメモリ回路モ ジュールに伝達されることを特徴とする請求項１２に記載の情報伝達方法。 １４．前記データパケットが、ポイント・ツゥ・ポイント 転送モードを用いて伝達されることを特徴とする請求項１２に記載の情報伝達方 法。 １５．前記情報の授受を行っている回路モジュールと前記メモリコントローラと を接続する前記バスの一部のみが、前記ポイント・ツー・ポイント転送モードの 間に、アクティブ状態となることを特徴とする請求項１４に記載の情報伝達方法 。 １６．複数のコミュニケーション回路モジュールのうちの一つのコミュニケーシ ョン回路モジュールとバスマスタとの間で情報の授受を行うための半導体デバイ スのバスシステムであって、 バス状態制御信号を、前記バスマスタから、前記コミュニケーション回路モジ ュールヘ、非同期的に転送するための回路を有することを特徴とする半導体デバ イスのバスシステム。 １７．前記情報の伝達が、ブロードキャスト転送モードと、ポイント・ツゥ・ポ イント転送モードとを少なくとも有することを特徴とする請求項１６に記載の半 導体デバイスのバスシステム。 １８．前記コミュニケーション回路モジュールと前記バスマスタとを接続する前 記バスシステムの一部のみが、前記ポイント・ツー・ポイント転送モードの間に 、アクティブ状態となることを特徴とする請求項１７に記載の半導体デバイスの バスシステム。 １９．命令信号、データ信号、アドレス信号及びクロック信号をパケットとして ソース・同期転送する手段を更に有することを特徴とする請求項１６に記載の半 導体デバイスのバスシステム。 ２０．前記データ信号が、アドレス指定された回路モジュールのアイデンティフ ィケーション数と、前記アドレス指定された回路モジュールに対する動作命令と を含む命令パケットフォーマットを有することを特徴とする請求項１９に記載の 半導体デバイスのバスシステム。 ２１．少なくとも１つのバスマスタとデジタルシステムのシステムバストとを通 して、複数の回路モジュールのうち情報の授受を行っている回路モジュールと、 外部の回路モジュールをリクエストしているデバイスとの間のコミュニケーショ ンリンクを形成するための集積回路内の欠陥に対してトレラントな階層的バスシ ステムであって、 前記階層バスシステムの第１レベルの少なくとも１つのルートバスブランチと 、 第２レベルの複数のバスセグメントと、 第３レベルの複数のローカルバスブランチとを有し、 前記ルートバスブランチが、ルートトランシーバを介して前記バスマスタを前 記複数のバスセグメントに接続し、 前記第２レベルの前記バスセグメントが、バストランシーバ及びバススイッチ によって互いに接続されて格子状に配置されており、 前記ローカルバスブランチの各々が、前記第２レベルの前記バスセグメントに 接続されており、ローカルバストランシーバに接続された少なくとも２つの回路 モジュールを備えたツリー構造に形成されていることを特徴とする欠陥に対して トレラントな階層的バスシステム。 ２２．前記バススイッチがプログラム可能であり、欠陥を有するバスセグメント 及び回路モジュールを分離するバス構造を形成することを特徴とする請求項２１ に記載の欠陥に対してトレラントな階層的バスシステム。 ２３．前記バススイッチがアンチヒューズを含むことを特徴とする請求項２２に 記載の欠陥に対してトレラントな階層的バスシステム。 ２４．前記ルートトランシーバと、前記バストランシーバと、前記ローカルバス トランシーバの各々が、複数の双方向３状態バッファを含むことを特徴とする請 求項２１に記載の欠陥に対してトレラントな階層的バスシステム。 ２５．前記双方向３状態バッファが、前記双方向３状態バッファのプログラム可 能なスイッチによってディスエーブルされることを特徴とする請求項２４に記載 の欠陥に対してトレラントな階層的バスシステム。 ２６．前記トランシーバの各々が、情報伝達の向きを制御する制御ユニットを有 することを特徴とする請求項２４に記載の欠陥に対してトレラントな階層的バス システム。 ２７．前記制御ユニットが、前記双方向３状態バッファを 制御するための２つの出力と、４つの制御信号からなる２組の入力を有し、 前入力の組が、前記バスマスタの前記トランシーバに対する位置に基づいて前 記出力を制御することを特徴とする請求項２６に記載の欠陥に対してトレラント な階層的バスシステム。 ２８．前記制御ユニットが、欠陥を有するバスセグメントを分離するためにバス の構成を決定するための制御レジスタを有することを特徴とする請求項２６に記 載の欠陥に対してトレラントな階層的バスシステム。 ２９．前記制御ユニットが、前記バスマスタとの間で情報を伝達するためのアイ デンティフィケーションレジスタを有することを特徴とする請求項２６に記載の 欠陥に対してトレラントな階層的バスシステム。 ３０．前記アイデンティフィケーションレジスタが、前記トランシーバのコミュ ニケーションアドレスを記憶するための不揮発性のプログラム可能な素子を有す ることを特徴とする請求項２９に記載の欠陥に対してトレラントな階層的バスシ ステム。 ３１．前記複数の回路モジュールがアクティブ回路モジュールとスペア回路モジ ュールとを有することを特徴とする請求項２１に記載の欠陥に対してトレラント な階層的バスシステム。 ３２．前記格子が、ツリー構造に形成されることを特徴と する請求項２１に記載の欠陥に対してトレラントな階層的バスシステム。 ３３．前記格子が、分離されたツリー構造として形成されることを特徴とする請 求項３２に記載の欠陥に対してトレラントな階層的バスシステム。 ３４．前記バススイッチが、バスセグメントの４つの集合の上に配置され、かつ 前記４つ集合のバスセグメントを互いに接続し、または前記４つの集合のバスセ グメントを互いに分離すためのプログラム可能なクロスバースイッチからなり、 前記バスシステムの各トランシーバが、前記バスセグメントを分離するように プログラム可能であり、前記格子が欠陥を除外するように再配置されることを特 徴とする請求項３２に記載の欠陥に対してトレラントな階層的バスシステム。 ３５．前記ツリーが、前記バスマスタを置き換えるために再配置されることを特 徴とする請求項３４に記載の欠陥に対してトレラントな階層的バスシステム。 ３６．複数のラインを有する階層的バスのためのバストランシーバであって、 バスの相異なる二つの向きの何れか一方に沿った前記階層的バスの各バスライ ンの信号をバッファするための複数の双方向３状態バッファと、 前記トランシーバの出力をイネーブルし、前記信号がバ ッファされる前記向きを制御するための制御ユニットとを有し、 各双方向３状態バッファの伝達遅れが、前記制御ユニットの入力出力間の遅れ よりも小さくされることを特徴とするバストランシーバ。 ３７．前記双方向３状態バッファの各々が、前記バスシートランシーバをディス エーブルする回路を有することを特徴とする請求項３６に記載のバストランシー バ。 ３８．前記回路がプログラム可能なスイッチを有することを特徴とする請求項３ ７に記載のバストランシーバ。 ３９．前記制御ユニットが、前記双方向３状態バッファを制御するための２つの 出力端と、４つの制御信号の２組の入力端とを有し、前記入力端の１組が前記出 力を制御するために選択されることを特徴とする請求項３６に記載のバストラン シーバ。 ４０．前記制御ユニットが、前記バストランシーバのアドレスを記憶するための アイデンティフィケーションレジスタを有することを特徴とする請求項３６に記 載のバストランシーバ。 ４１．前記アイデンティフィケーションレジスタが、前記アドレスを記憶するた めの不揮発性のプログラム可能な素子を有することを特徴とする請求項４０に記 載のバストランシーバ。 ４２．前記制御ユニットが、前記双方向３状態バッファを 制御するための制御レジスタを有することを特徴とする請求項３６に記載のバス トランシーバ。 ４３．階層的メモリバスを接続するための、複数のメモリブロックを備えたメモ リ回路モジュール内のバスインタフェースであって、 前記階層的メモリバスへのまたは前記階層的メモリバスからのバス信号をバッ ファするバスドライバを有することを特徴とするバスインタフェース。 ４４．前記メモリブロックが、行及び列に配列されたメモリセルを含み、その内 容がキャッシュされる前記メモリブロックの各々に対する行アドレスを保持する ために用いられる複数のアドレスレジスタと、現在のキャッシュアクセスに対す る基本アドレスを保持するためのアドレスレジスタとを更に有することを特徴と する請求項４３に記載のバスインタフエース。 ４５．情報の転送を行う回路モジュールを選択し、かつ回路モジュールをアクテ ィブ状態にするか若しくは非アクティブ状態とするための３つの制御レジスタを 更に有することを特徴とする請求項４３に記載のバスインタフェース。 ４６．前記制御レジスタが、不揮発性メモリ素子と、プログラム可能なレジスタ とを有し、前記メモリ素子と前記プログラム可能なレジスタの両方がアイデンテ ィフィケーションレジスタとして用いられることを特徴とする請求項４５に記載 のバスインタフェース。 ４７．前記制御レジスタの一つが、構成レジスタからなることを特徴とする請求 項４５に記載のバスインタフェース。 ４８．前記構成レジスタが、前記メモリ回路モジュールを対応する状態に設定す るためのスペア／アクティブビットを有することを特徴とする請求項４７に記載 のバスインタフェース。 ４９．前記構成レジスタが、前記メモリ回路モジュール内のキャッシュラインの 長さを設定するためのショート／ロングビットを有することを特徴とする請求項 ４７に記載のインタフェース。 ５０．前記構成レジスタが、データの転送に用いられるデータパケットのバイト 長を表すビットを有することを特徴とする請求項４７に記載のバスインタフェー ス。 ５１．リクエストしているデバイスとの間で各々が情報を授受する複数のメモリ 回路モジュールの一つのメモリ回路モジュールから、前記リクエストしているデ バイスへ、複数のバイトからなるパケットによってデータを転送する場合の、エ ラー検知及びエラー補正（ＥＤＣ）方法であって、 前記パケットの各バイトに対して、ＥＤＣコード部分とデータ部分とを定義す る過程と、 前記メモリ回路モジュールから前記データを読み出す過程と、 前記データ部分を前記リクエストしているデバイスに転送する過程と、 前記ＥＤＣコード部分を記憶し、完全なＥＤＣコードが得られたときに、前記 ＥＤＣコード部分をＥＤＣ機能ブロックに転送する過程と、 前記データ部分を複写し、前記データ部分を前記ＥＤＣ機能ブロックに転送す る過程と、 前記ＥＤＣ機能ブロックが完全なＥＤＣコードを受け取ったとき、前記ＥＤＣ 機能ブロック内でエラー検知及びエラー補正を実施する過程とを有することを特 徴とするエラー検知及びエラー補正方法。 ５２．エラーが前記ＥＤＣ機能ブロック内で検知されたとき、前記ブロックによ って、 フラグを設定し前記データを補正する過程と、 前記メモリ回路モジュールに前記補正されたデータを書き込む過程と、 後に再び転送するために、前記リクエストしているデバイスに対してインタラ プトを発生させる過程とが行われることを特徴とする請求項５１に記載のエラー 検知及びエラー補正方法。 ５３．パケットの各バイトは、データを表す８ビットと、８ビットのＥＤＣコー ドの内の１ビットを有し、 前記ＥＤＣコードは、各パケットの８個のバイトに分布して配置されているこ とを特徴とする請求項５１に記載のエラー検知及びエラー補正方法。 ５４．パケット全体が受け取られ、前記パケットの全体が チェックされてエラー補正が行われた後に、前記データ部分の前記転送が開始さ れることを特徴とする請求項５１に記載のエラー検知及びエラー補正方法。 ５５．複数の機能回路モジュールと、前記機能回路モジュールを接続するバスと を有する回路であって、 概ね整合したデータパス及びクロックパス上の、ソースから発生されたクロッ ク信号を用いて、ソースデバイスと受信デバイスとの間のバスを通してデータ信 号をパケットとして転送し、前記クロック信号と前記データ信号の各々との間の スキューを最小にすることを特徴とする回路。 ５６．前記クロック信号の周波数が可変であることを特徴とする請求項５５に記 載のデバイス。 ５７．前記機能回路モジュールの各々が、可変クロック信号を発生するために周 波数のプログラム可能なリングオシレータを有することを特徴とする請求項５５ に記載のデバイス。 ５８．前記リングオシレータが、前記半導体デバイスと等しい集積回路チップ上 に形成されていることを特徴とする請求項５７に記載のデバイス。 ５９．バスを通して情報を伝達されると共にバスコントローラを備えた機能的サ ブシステムの複数の機能的回路モジュールのうちの欠陥を有する回路モジュール をディスエーブルする方法であって、 前記機能回路モジュールの予備の回路モジュールを提供 する過程と、 前記回路モジュールの各々に関連するコミュニケーションアドレスを保持する ためのアイデンティフィケーションレジスタを提供する過程と、 前記欠陥を有する回路モジュールに関連するアイデンティフィケーションレジ スタのディスエーブルビットをセットする過程と、 前記コミュニケーションアドレスを、予備の回路モジュールに関連するアイデ ンティフィケーションレジスタに書き込む過程とを有することを特徴とする欠陥 を有する回路モジュールをディスエーブルする方法。 ６０．前記アイデンティフィケーションレジスタが、前記回路モジュールの各々 に対する前記コミュニケーションアドレスを保持するための不揮発性のメモリ要 素を有することを特徴とする請求項５９に記載の欠陥を有する回路モジュールを ディスエーブルする方法。 ６１．複数のメモリモジュール回路うちの一つのメモリ回路モジュールであると 共に、高速度のキャッシュメモリとして使用されている前記メモリ回路モジュー ル内のラッチされたセンス増幅器の使用方法であって、 前記メモリ回路モジュールを形成するために複数のＤＲＡＭアレイを構成する 過程と、 ＤＲＡＭアレイの各々に対する複数のＤＲＡＭセンス増幅器を有するキャッシ ュラインを提供する過程を有するこ とを特徴とするラッチされたセンス増幅器の使用方法。 ６２．前記センス増幅器のキャッシュラインの長さが、前記メモリ回路モジュー ルのレジスタのキャッシュ・ライン・サイズビットをセットすることによってプ ログラムされることを特徴とする請求項６１に記載のセンス増幅器の使用方法。 ６３．ポイント・トゥ・ポイント転送モードの間、複数の機能的回路モジュール のうちの情報の授受を行っている回路モジュールと、バスマスタとの間で直接情 報の授受を行っているバスシステムの一部のみをアクティブ状態とする方法であ って、 前記バスシステムが、受信状態、転送モード状態及び高インピーダンス状態を 定義するバススイッチ及びバストランシーバによって連結された複数のバスセグ メントを有し、 前記バスマスタによって前記バストランシーバの全てを前記受信状態に設定す る過程と、 前記バスマスタによって前記バストランシーバの全てを前記高インピーダンス 状態に設定する過程と、 前記バスマスタによって前記バストランシーバの全てを前記転送状態に変化さ せる過程と、 前記情報の授受を行っている回路モジュールによって、特定のバストランシー バを非高インピーダンス状態に駆動する過程とを有することによって、 前記バスの前記一部のみをアクティブ状態とすることを 特徴とするバスの一部のみをアクティブ状態とするバスの一部のみをアクティブ 状態とする方法。 ６４．前記トランシーバの前記状態を設定するために３つの制御信号が提供され ていることを特徴とする請求項６３に記載のバスの一部のみをアクティブ状態と する方法。 ６５．前記制御信号が、バス・ビジィ制御信号と、転送／受信制御信号と、３状 態制御信号とからなることを特徴とする請求項６４に記載のバスの一部のみをア クティブ状態とする方法。 ６６．前記制御レジスタがプログラム可能であることを特徴とする請求項４２に 記載のバストランシーバ。 ６７．前記メモリ回路モジュールが内部バスを備えた、バスインタフェースであ って、 前記階層的メモリバスと前記メモリ回路モジュールの前記内部バスとの間の伝 達帯域幅を整合するための２つのファーストイン・ファーストアウトメモリ要素 を更に有することを特徴とする請求項４３に記載のバスインタフェース。 ６８．前記クロック信号が、システムクロックから供給されることを特徴とする 請求項５５に記載のデバイス。 ６９．前記タイミング情報が、システムクロックから供給されることを特徴とす る請求項６に記載のデバイス。

───────────────────────────────────────────────────── 【要約の続き】 シーバと非同期式ハンドシェイク用の特別な回路を用い ること、７）実行時のバスの再構成を容易にするために プログラム可能な制御レジスタを用いること、８）バス に対するローカル冗長性を提供するために予備のバスラ インを用いること、９）ローカル冗長性を提供するため にメモリモジュール内の予備の行及び列を用いることに よって、階層バスの欠陥に対する高いトレランスが達成 される。

Claims (1)

1. 【特許請求の範囲】 １．複数の回路モジュールと、前記回路モジュールを接続する階層的バスと、バ スの操作を制御するバスマスタとを備えた、欠陥に対する耐性を備えた集積回路 のサブシステムであって、 前記バスの信号転送方向を制御し、または信号転送を遮断するための３状態ト ランシーバと、 欠陥を有するバス回路モジュールを前記サブシステムのその他の部分から分離 すためのプログラム可能なスイッチとを有することを特徴とする欠陥に対する耐 性を備えた集積回路のサブシステム。 ２．少なくとも１つの前記回路モジュールが、前記回路モジュールに関連するア イデンティフィケーションコードを記憶するための少なくとも１つのアイデンテ ィフィケーションレジスタを有することを特徴とする請求項１に記載の欠陥に対 する耐性を備えた集積回路のサブシステム。 ３．前記アイデンティフィケーションレジスタが、不揮発性メモリ要素と論理回 路とを有することを特徴とする請求項２に記載の欠陥に対する耐性を備えた集積 回路のサブシステム。 ４．前記アイデンティフィケーションレジスタが更に、前記回路モジュール内の メモリブロックに対する基本アドレスを形成することを特徴とする請求項２に記 載の欠陥に対する耐性を備えた集積回路のサブシステム。 ５．少なくとも１つの前記回路モジュールが、前記回路モジュールをディスエー ブルするためのディスエーブルビットを含む制御レジスタを有することを特徴と する請求項１に記載の欠陥に対する耐性を備えた集積回路のサブシステム。 ６．複数のメモリ回路モジュールの情報の授受を行う回路モジュールと、メモリ コントローラとの間での、複数の信号ラインと複数の制御ラインとを備えたバス を通した情報伝達方法であって、 前記複数の信号ラインを通してデータ、アドレス及びタイミング情報を転送す るためのソース・同期方法を用いる過程と、 前記複数の信号ラインを通してバス制御信号を転送するための非同期方法を用 いる過程とを有することを特徴とする情報伝達方法。 ７．前記データ及びアドレス情報が伝達される前記バス上のパスと、前記タイミ ング情報が伝達される前記バス上のパスとが完全に整合していることを特徴とす る請求項６に記載の情報伝達方法。 ８．前記ソース・同期方法に基づいて転送される前記情報がパケットとして伝達 されることを特徴とする請求項６に記載の情報伝達方法。 ９．前記バス制御信号が、前記バスをアイドル状態、受信状態、転送状態及び高 インピーダンス状態の何れか１つの 状態に設定することを特徴とする請求項８に記載の情報伝達方法。 １０．前記バス制御信号が、バス・ビジー制御信号、転送／受信制御信号及び高 インピーダンス制御信号とからなることを特徴とする請求項８に記載の情報伝達 方法。 １１．前記バス・ビジー制御信号の立ち下がりエッジがパケット転送の開始を表 し、前記バス・ビジー制御信号の立ち上がりエッジが転送の終了を表すことを特 徴とする請求項１０に記載の情報伝達方法。 １２．情報の前記パケットが、命令パケットとデータパケットとを有することを 特徴とする請求項８に記載の情報伝達方法。 １３．前記命令パケットが、前記コントローラによって前記複数のメモリ回路モ ジュールに伝達されることを特徴とする請求項１２に記載の情報伝達方法。 １４．前記データパケットが、ポイント・ツゥ・ポイント転送モードを用いて伝 達されることを特徴とする請求項１２に記載の情報伝達方法。 １５．前記情報の授受を行っている回路モジュールと前記メモリコントローラと を接続する前記バスの一部のみが、前記ポイント・ツー ・ポイント転送モード の間に、アクティブ状態となることを特徴とする請求項１４に記載の情報伝達方 法。 １６．情報の授受を行っている回路モジュールとバスマス タとの間で情報の授受を行うめの半導体デバイスのバスであって、バス状態制御 信号を非同期的に転送するための回路を有することを特徴とする半導体デバイス のバス。 １７．前記情報の授受が、ブロードキャスト転送モードと、ポイント・ツゥ・ポ イント転送モードとを少なくとも有することを特徴とする請求項１６に記載の半 導体デバイスのバス。 １８．前記情報の授受を行っている回路モジュールと前記バスマスタとを接続す る前記バスの一部のみが、前記ポイント・ツー・ポイント転送モードの間に、ア クティブ状態となることを特徴とする請求項１７に記載の半導体デバイスのバス 。 １９．命令信号、データ信号、アドレス信号及びクロック信号をパケットとして ソース・同期転送する手段を更に有することを特徴とする請求項１６に記載の半 導体デバイスのバス。 ２０．前記データ信号が、アドレス指定された回路モジュールのアイデンティフ ィケーション数と、前記アドレス指定された回路モジュールに対する動作命令と を含む命令パケットフォーマットを有することを特徴とする請求項１９に記載の 半導体デバイスのバス。 ２１．少なくとも１つのバスマスタとデジタルシステムのシステムバストとを通 して、複数の回路モジュールのうち情報の授受を行っている回路モジュールと、 外部の回路モ ジュールをリクエストしているデバイスとの間のコミュニケーションリンクを形 成するための集積回路内の欠陥に対してトレラントな階層的バスシステムであっ て、 前記階層バスシステムの第１レベルの少なくとも１つのルートバスブランチと 、 第２レベルの複数のバスセグメントと、 第３レベルの複数のローカルバスブランチとを有し、 前記ルートバスブランチが、ルートトランシーバを介して前記バスマスタを前 記複数のバスセグメントに接続し、 前記第２レベルの前記バスセグメントが、バストランシーバ及びバススイッチ によって互いに接続されて格子状に配置されており、 前記ローカルバスブランチの各々が、前記第２レベルの前記バスセグメントに 接続されており、ローカルバストランシーバに接続された少なくとも２つの回路 モジュールを備えたツリー構造に形成されていることを特徴とする欠陥に対して トレラントな階層的バスシステム。 ２２．前記バススイッチがプログラム可能であり、欠陥を有するバスセグメント 及び回路モジュールを分離するバス構造を形成することを特徴とする請求項２１ に記載の欠陥に対してトレラントな階層的バスシステム。 ２３．前記バススイッチがアンチヒューズを含むことを特徴とする請求項２２に 記載の欠陥に対してトレラントな階層的バスシステム。 ２４．前記ルートトランシーバと、前記バストランシーバと、前記ローカルバス トランシーバの各々が、複数の双方向３状態バッファを含むことを特徴とする請 求項２１に記載の欠陥に対してトレラントな階層的バスシステム。 ２５．前記双方向３状態バッファが、前記双方向３状態バッファのプログラム可 能なスイッチによってディスエーブルされることを特徴とする請求項２４に記載 の欠陥に対してトレラントな階層的バスシステム。 ２６．前記トランシーバの各々が、情報伝達の向きを制御する制御ユニットを有 することを特徴とする請求項２４に記載の欠陥に対してトレラントな階層的バス システム。 ２７．前記制御ユニットが、前記双方向３状態バッファを制御するための２つの 出力と、４つの制御信号からなる２組の入力を有し、 前入力の組が、前記バスマスタの前記トランシーバに対する位置に基づいて前 記出力を制御することを特徴とする請求項２６に記載の欠陥に対してトレラント な階層的バスシステム。 ２８．前記制御ユニットが、欠陥を有するバスセグメントを分離するためにバス の構成を決定するための制御レジスタを有することを特徴とする請求項２６に記 載の欠陥に対してトレラントな階層的バスシステム。 ２９．前記制御ユニットが、前記バスマスタとの間で情報を伝達するためのアイ デンティフィケーションレジスタを 有することを特徴とする請求項２６に記載の欠陥に対してトレラントな階層的バ スシステム。 ３０．前記アイデンティフィケーションレジスタが、前記トランシーバのコミュ ニケーションアドレスを記憶するための不揮発性のプログラム可能な素子を有す ることを特徴とする請求項２９に記載の欠陥に対してトレラントな階層的バスシ ステム。 ３１．前記複数の回路モジュールがアクティブ回路モジュールとスペア回路モジ ュールとを有することを特徴とする請求項２１に記載の欠陥に対してトレラント な階層的バスシステム。 ３２．前記格子が、ツリー構造に形成されることを特徴とする請求項２１に記載 の欠陥に対してトレラントな階層的バスシステム。 ３３．前記格子が、分離されたツリー構造として形成されることを特徴とする請 求項３２に記載の欠陥に対してトレラントな階層的バスシステム。 ３４．前記バススイッチが、バスセグメントの４つの集合の上に配置され、かつ 前記４つ集合のバスセグメントを互いに接続し、または前記４つの集合のバスセ グメントを互いに分離すためのプログラム可能なクロスバースイッチからなり、 前記バスシステムの各トランシーバが、前記バスセグメントを分離するように プログラム可能であり、前記格子が 欠陥を除外するように再配置されることを特徴とする請求項３２に記載の欠陥に 対してトレラントな階層的バスシステム。 ３５．前記ツリーが、前記バスマスタを置き換えるために再配置されることを特 徴とする請求項３４に記載の欠陥に対してトレラントな階層的バスシステム。 ３６．複数のラインを有するバスのためのバストランシーバであって、 各バスラインの信号をバッファするための複数の双方向３状態バッファと、 前記トランシーバの出力をイネーブルし、前記信号をバッファする向きを制御 するための制御ユニットとを有することを特徴とするバストランシーバ。 ３７．前記双方向３状態バッファの各々が、前記バスシートランシーバをディス エーブルする回路を有することを特徴とする請求項３６に記載のバストランシー バ。 ３８．前記回路がプログラム可能なスイッチを有することを特徴とする請求項３ ７に記載のバストランシーバ。 ３９．前記制御ユニットが、前記双方向３状態バッファを制御するための２つの 出力端と、４つの制御信号の２組の入力端とを有し、前記入力端の１組が前記出 力を制御するために選択されることを特徴とする請求項３６に記載のバストラン シーバ。 ４０．前記制御ユニットが、前記バストランシーバのアド レスを記憶するためのアイデンティフィケーションレジスタを有することを特徴 とする請求項３６に記載のバストランシーバ。 ４１．前記アイデンティフィケーションレジスタが、前記アドレスを記憶するた めの不揮発性のプログラム可能な素子を有することを特徴とする請求項４０に記 載のバストランシーバ。 ４２．前記制御ユニットが、前記双方向３状態バッファを制御するための制御レ ジスタを有することを特徴とする請求項３６に記載のバストランシーバ。 ４３．階層的メモリバスを接続するための、複数のメモリブロックを備えたメモ リ回路モジュール内の高速度のバスインタフェースであって、 前記メモリバスへのまたは前記メモリバスからのバス信号をバッファするため のバスドライバを有することを特徴とする高速度のバスインタフェース。 ４４．前記メモリブロックが、行及び列に配列されたメモリセルを含み、その内 容がキャッシュされる前記メモリブロックの各々に対する行アドレスを保持する ために用いられる複数のアドレスレジスタと、現在のキャッシュアクセスに対す る基本アドレスを保持するためのアドレスレジスタとを更に有することを特徴と する請求項４３に記載の高速度のバスインタフェース。 ４５．情報の転送を行う回路モジュールを選択し、かつ回 路モジュールをアクティブ状態にするか若しくは非アクティブ状態とするための ３つの制御レジスタを更に有することを特徴とする請求項４３に記載の高速度の バスインタフェース。 ４６．前記制御レジスタが、不揮発性メモリ素子と、プログラム可能なレジスタ とを有し、前記メモリ素子と前記プログラム可能なレジスタの両方がアイデンテ ィフィケーションレジスタとして用いられることを特徴とする請求項４５に記載 の高速度のバスインタフェース。 ４７．前記制御レジスタの一つが、構成レジスタからなることを特徴とする請求 項４５に記載の高速度のバスインタフェース。 ４８．前記構成レジスタが、前記メモリ回路モジュールを対応する状態に設定す るためのスペア／アクティブビットを有することを特徴とする請求項４７に記載 の高速度のバスインタフェース。 ４９．前記構成レジスタが、前記メモリ回路モジュール内のキャッシュラインの 長さを設定するためのショート／ロングビットを有することを特徴とする請求項 ４７に記載の高速度のインタフェース。 ５０．前記構成レジスタが、データの転送に用いられるデータパケットのバイト 長を表すビットを有することを特徴とする請求項４７に記載の高速度のバスイン タフェース。 ５１．メモリ回路モジュールからリクエストしているデバ イスヘ、複数のバイトからなるパケットによってデータを転送する場合の、エラ ー検知及びエラー補正（ＥＤＣ）方法であって、 前記パケットの各バイトに対して、ＥＤＣコード部分とデータ部分とを定義す る過程と、 前記メモリ回路モジュールから前記データを読み出す過程と、 前記データ部分を前記リクエストしているデバイスに転送する過程と、 前記ＥＤＣコード部分を記憶し、完全なＥＤＣコードが得られたときに、前記 ＥＤＣコード部分をＥＤＣ機能ブロックに転送する過程と、 前記データ部分を複写し、前記データ部分を前記ＥＤＣ機能ブロックに転送す る過程と、 前記ＥＤＣ機能ブロックが完全なＥＤＣコードを受け取ったとき、前記ＥＤＣ 機能ブロック内でエラー検知及びエラー補正を実施する過程とを有することを特 徴とするエラー検知及びエラー補正方法。 ５２．エラーが前記ＥＤＣ機能ブロック内で検知されたとき、前記ブロックによ って、 フラグを設定し前記データを補正する過程と、 前記メモリ回路モジュールに前記補正されたデータを書き込む過程と、 後に再び転送するために、前記リクエストしているデバ イスに対してインタラプトを発生させる過程とが行われることを特徴とする請求 項５１に記載のエラー検知及びエラー補正方法。 ５３．パケットの各バイトは、データを表す８ビットと、８ビットのＥＤＣコー ドの内の１ビットを有し、 前記ＥＤＣコードは、各パケットの８個のバイトに分布して配置されているこ とを特徴とする請求項５１に記載のエラー検知及びエラー補正方法。 ５４．パケット全体が受け取られ、前記パケットの全体がチェックされてエラー 補正が行われた後に、前記データ部分の前記転送が開始されることを特徴とする 請求項５１に記載のエラー検知及びエラー補正方法。 ５５．複数の機能回路モジュールと、前記機能回路モジュールを接続するバスと を有する回路であって、 概ね整合したデータパス及びクロックパス上の、ソースから発生されたクロッ ク信号を用いて、ソースデバイスと受信デバイスとの間のバスを通してデータ信 号がパケットとして転送されることを特徴とする回路。 ５６．前記クロック信号の周波数が可変であることを特徴とする請求項５５に記 載のデバイス。 ５７．前記機能回路モジュールの各々が、可変クロック信号を発生するために周 波数のプログラム可能なリングオシレータを有することを特徴とする請求項５５ に記載のデバイス。 ５８．前記リングオシレータが、前記半導体デバイスと等しい集積回路チップ上 に形成されていることを特徴とする請求項５７に記載のデバイス。 ５９．バスを通して情報を伝達されると共にバスコントローラを備えた機能的サ ブシステムの複数の機能的回路モジュールのうちの欠陥を有する回路モジュール をディスエーブルする方法であって、 前記機能回路モジュールの予備の回路モジュールを提供する過程と、 前記回路モジュールの各々に関連するコミュニケーションアドレスを保持する ためのアイデンティフィケーションレジスタを提供する過程と、 前記欠陥を有する回路モジュールに関連するアイデンティフィケーションレジ スタのディスエーブルビットをセットする過程と、 前記コミュニケーションアドレスを、予備の回路モジュールに関連するアイデ ンティフィケーションレジスタに書き込む過程とを有することを特徴とする欠陥 を有する回路モジュールをディスエーブルする方法。 ６０．前記アイデンティフィケーションレジスタが、前記回路モジュールの各々 に対する前記コミュニケーションアドレスを保持するための不揮発性のメモリ要 素を有することを特徴とする請求項５９に記載の欠陥を有する回路モジュールを ディスエーブルする方法。 ６１．高速度のキャッシュメモリとしての、メモリ回路モジュール内のラッチさ れたセンス増幅器の使用方法であって、 前記回路モジュールを形成するために複数のＤＲＡＭアレイを構成する過程と 、 ＤＲＡＭアレイの複数のＤＲＡＭセンス増幅器を有するキャッシュラインを提 供する過程を有することを特徴とするラッチされたセンス増幅器を用いる方法。 ６２．前記センス増幅器のキャッシュラインの長さが、前記メモリ回路モジュー ルのレジスタのキャッシュ・ライン・サイズビットをセットすることによってプ ログラムされることを特徴とする請求項６１に記載のセンス増幅器の使用方法。 ６３．ポイント・トゥ・ポイント転送モードの間、複数の機能的回路モジュール のうちの情報の授受を行っている回路モジュールと、バスマスタとの間で直接情 報の授受を行っているバスの一部のみをアクティブ状態とする方法であって、 前記バスが、受信状態、転送モード状態及び高インピーダンス状態を定義する バススイッチ及びバストランシーバによって連結された複数のバスセグメントを 有し、 前記バスマスタによって前記バストランシーバの全てを前記受信状態に設定す る過程と、 前記バスマスタによって前記バストランシーバの全てを 前記高インピーダンス状態に設定する過程と、 前記バスマスタによって前記バストランシーバの全てを前記転送状態に変化さ せる過程と、 前記情報の授受を行っている回路モジュールによって、特定のバストランシー バを非高インピーダンス状態に駆動する過程とを有することによって、 前記バスの前記一部のみをアクティブ状態とすることを特徴とするバスの一部 のみをアクティブ状態とするバスの一部のみをアクティブ状態とする方法。 ６４．前記トランシーバの前記状態を設定するために３つの制御信号が提供され ていることを特徴とする請求項６３に記載のバスの一部のみをアクティブ状態と する方法。 ６５．前記制御信号が、バス・ビジィ制御信号と、転送／受信制御信号と、３状 態制御信号とからなることを特徴とする請求項６４に記載のバスの一部のみをア クティブ状態とする方法。 ６６．前記制御レジスタがプログラム可能であることを特徴とする請求項４２に 記載のバストランシーバ。 ６７．複数のメモリブロックを備えた、階層的メモリバスを接続するためのメモ リ回路モジュール内の高速度のバスインタフェースであって、 前記メモリバスへのまたは前記メモリバスからのバス信号をバッファするため のバスドライバと、 前記メモリバスと前記メモリ回路モジュールの内部バス との間の伝達帯域幅を整合するための２つのファーストイン・ファーストアウト メモリ要素とを有することを特徴とする高速度のバスインタフェース。 ６８．前記クロック信号が、システムクロックから供給されることを特徴とする 請求項５５に記載のデバイス。 ６９．前記タイミング情報が、システムクロックから供給されることを特徴とす る請求項６に記載のデバイス。