JPH06503222A - プログラムされたゲート・ドライブ電圧を持つ、ミニアチヤ化されたスイツチング電源 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

【発明の名称】　プログラムされたゲート・ドライブ電圧を持つ、ミニアチャ化 されたスイッチング電源

【説明】

本発明は、ミニアチャ化されたスイッチング電源制御回路とそのコントロ−１１ 回路番二関するもので、更に特定すれば、出力アンプからのゲート・ドライブ電 圧力ｆ、プログラムされた電圧レベルに制御される、ミニアチャ化されたスイッ チングｔａ＋こ関するものである。 スイッチング電源の制御回路のミニアチャ化における主な困難は、電源回路の電 力損失に起因する熱の放散である。これらの電力損失はいくつかの要因の結果で あり、それを制御する努力が払われて来た。いままで十分に認識されてｐｓな力 １つた一つの重要な要因１よ、スイッチング電源の最終出力パワー・ユニット、 すなわち、ノ旬−ＦＥ丁のゲート・ドライブ電圧を制御することの必要性である 。スイッチング電源のサイズを、標準的なＩＣとｌ工ぼ等しいサイズと形状にま で小さくすることが望ましく、そうすると、回路ボード上の空間がそれほど必要 でなくなり、スイッチング電源の接続がターミナルあるし％ｌよビンの方法で容 易に行なえて、スイッチングｉＥｓを他の回路部品にアセンブルするに際して、 通常のアセンブル装置が使用出来る。しかし、このレベルにまでスイッチング電 源のサイズを／Ｊ−さくする際の問題点は、回路の非効率性のために、熱放散が 大き過ぎて、サイズの下限１；限度が出来ることである。特に、ゲートが、ドレ インがスイッチする点を越えてドライブされる時に、過剰なエネルギーが放散さ れる。 回路の中で、過剰な発熱に寄与する非効率性の一つは、最終段の制御用１８丁の ゲート番：かけられる過剰なドライブ電圧である。 したがって、このユニットのゲート・ドライブ電圧を制限するなんらかのメカニ ズムをつけることが望ましく、そうすることによって、過剰な電力消費を少なく すること力ｆ出来る０本発明の主要な目的は、ミニアチャ化されたスイッチング 電源の出力ＦＥ丁のゲートへの入力を制御するメカニズムを提供し、回路内での 電力消費を減らすことである。 本発明のもう一つの目的は、回路内での電力消費が減少した結果、出力ｔ＜　１ ７−ＦＥテのターン・オフ時間が減少する、改善された、ミニアチャ化されたス イッチング電源を提供することにある。 本発明の一つの実施例によると、正電圧電源と基準電圧ＩＥｊ！の間でシリーズ ｊ：ｌｌ続された第一と第二のトランジスタを使用するミニアチャ化されたスイ ッチング電源で、ＦＥ丁をドライブするために、プログラムできるゲート・ドラ イブがあり、前記第一と第二のトランジスタの中間点を、パワーＦ！Ｔのゲート に連結しており、複数の動作サイクルの間のある決まった時間に、前記パワーＦ ＥＴをオン・オフするように、前記第−及び第二のトランジスタのそれぞれのベ ースを駆動する装置があり、さらに、前記第−及び第二のトランジスタの一つの ベースの電圧レベルを制限する装置があって、したがって、パワーＦＥ？へドラ イブ電圧を供給するのが、パワーＦＥＴの最適の動作条件になるレベルに制限さ れ、ドライブ・レベルが上がっても、ドレイン−ソース間の電流路のオンの時の 抵抗値が下刃ｆらないようになった、ミニアチャ化されたスイッチング電源が提 示されている。 本発明のその他の目的や利点は、以下の記述および添付された図面を参照するこ とで両図１は、本発明の実例となる実施日を採用し、トチヤンネルＦＥテを使用 した、スイッチング電源のコントロール部分の機能的ブロック・ダイアグラム。 図２は、本発明のもう一つの実施例を採用し、Ｐ−チャンネルＦＥτを使用した 、スイッチング電源のコントロール部分の図式的回路ダイアグラム。 図３ａと図３ｂは、本発明に従って作られ、トチヤンネルＦ！テのゲートをドラ イブするために使用される、プログラム可能なゲート・ドライブの図式的回路ダ イアグラムと、ゲート電圧を示すダイアグラム。 図４ａと１４ｂは、Ｐ−チャンネルＦＥＴと共に使用した、本発明のプログラム 可能なゲート・ドライブの図式的回路ダイアグラムと、ゲート電圧を示すダイア グラム。 図５は、コンパレータとＰ−チャンネルＦＥＴを使用した、本発明の実施例の橿 蛯的ブロツ図の説明 図〕を参照すると、図１はミニアチＪ、・化されたスイッチングＩＥ源のダイア グラムを示している。電源は集積回路９で、このＩＣの外の回路に接続するため のビンあるいはターミナルがいくつかあるやフィードバック電圧の［ｆｆはビン １３に接続され、そこからコンパレータ１４の入力につながれ、コンパレータ１ ４のもう一つの入力はピ゛／１５に接線され、この端子が、スパイク・フィルタ ー１７と抵抗１９を通してポジティブ・フィードバック電圧を受ける。 ポジティブ・フィードバック電圧は、を瀝の出力電圧を、必要な基準電圧と比較 して検知する検知ユニットから送られてくる。図１に示されるように、抵ｖｃ５ １が、トチヤンネルＦＥＴのドレーン・ソース間の電流路にシリーズにｔａＨさ れている。抵抗５１の両端にかかる電圧は、線５３によってスパイク・フィルタ ー＋７に接続され、このフィルターはフィードバック信号を平滑化する。池の電 流フィードバック回路を、抵ｔＸ５１の所に使用することも出来る。ＲＳフリッ プ・フロップ２４があり、そのリセット入力がコンパレータ１４に接続され、そ のセット入力が、オツシレータ２２の出力に接続されている。オツシレータ２２ は、ビン２０に接続されたコントロール入力を持っている。オツシレータ２２は 、フリップ・フロップ２４にセット信号を与え、また、抵抗１９と共に加算ネッ トワークを構成する抵抗２１を通して、電流フィードバック信号に加えられるラ ンプ信号をつくる。フリップ・フロップ２４のデユーティ・サイクルは、その出 力からの出力パルスのパルス繰り近し数と共に、オツシレータ２２の動作周波数 およびコンパレータ１４の動作に依存している。 フリップ・フロップ２４の出力は、ＯＲゲート４０のひとつの入力に接続され、 もうひとつの入力は、オツシレータ２２の出力にｔ！綬されている。ＯＲゲート ４０は、ビン６で、Ｖ工からｆＥｆｉをとる。 ＯＲゲート４０には二つの逆の出力がある、すなわち、真出力と逆出力で、それ らは、シリーズに接続されたトランジスタ４４と４６のベースにつながれ、ビン ９が二つのトランジスタ４４と４６の中間点に接続されている。ビン９は、パワ ー制御ユニットとして動作するＦＥ丁４９にゲート電圧を供給する。ＦＥＴ４９ は、図１に示されるようなトチヤンネルのＦＥＴであるか、あるいは図２に示さ れるＰ−チャンネルＦＥＴで、その詳細は以下に記述される。トランジスタ４４ と４６は、ビン５と７の間でシリーズに接続され、それぞれのビンは１！源に接 続される。ビン７は基準のグランド電圧、あるいはビン５に接続される電圧より も低い基準電圧電源に接続されている。 図３ａは、トチヤンネルＦＥＴに接続して使用される本発明の図式的ダイアグラ ムを示す。 図１のトランジスタ４４と４６は、図３＆にも４４と４Ｇで示されている。それ らは、Ｖ工と基準電源の間でシリーズに接続されている。二つのトランジスタへ のベース・ドライブ信号は、それぞれ、アンプ４８と５０から供給される。アン プ４８と５０とはＯＲゲート４０の中に組み込まれるか、あるいは、別の部品と して提供される。ツェナー・ダイオード５２が、トランジスタ４４のベースから グランドに接続され、トランジスタ４４のエミッタとトランジスタ４６のコレク タの間の共通点がビン９１に接続され、トチヤンネルＦｌ：Ｔ４９にゲート・ド ライブ信号を送る。 トランジスタ４４のベースにツェナー・ダイオード５２があることが、トランジ スタ４４のベース電圧が、ツェナー・ダイオード５２のツェナー電圧けほぼ等し い、あらかじめ決まった僅を越えて上昇するのを防いでいる。これが、ビン９に かかるゲート電圧が、トチヤンネル「ＥＴのゲートを制御する最適の電圧レベル を越えて上昇するのを防いでいる。このことが、ゲートを過剰なエネルギーでチ ャージするのを防止し、トランジスタ４４と４６．、およびＦ！Ｔ５４の過剰な 電力消費を防止し、こうして、回路での電力消費を、トチヤンネルＦε丁の最適 の動作点に一致するように保つ。図３ｂは、ゲート電圧が基準電圧から電圧レベ ルＶ工まで上がることが出来る様子を示す。 さらに、トチヤンネルＦＥ丁のゲートと、そのソース、ドレーン端子との間には 、浮遊キャパシタンス５５がある。このキャパシタンスは、ＦＥＴのオン・オフ の時に、充電したり放電したりする。ゲート・ドライブ電圧が制限されているの で、これらのキャパシタの電荷量も制限され、キャパシタを充電・放電するのに かかる時間が少なくなる。したがって、電力消費が軽減され、効率が向上する。 ツェナー電圧１２Ｖのツェナー・ダイオードが、通常のパワーＦＩ！テには最適 であることが知られている。 図２の回路は図１の回路と同様であるが、ただ、Ｐ−チャンネルＦ！！５７が採 用され、フィードバック抵抗５１＾がトランジスタ５７と電源ｖａ口の間接続さ れている点で異なっている。抵抗５１Ａとトランジスタ５７との連結部は、ＩＩ ＰＭ　）ランジスタロ４ペースをドライブするオペアンプ６２の入力に、ライン ６０によって接続されている。オペアンプ６２のもうひとつの入力と、トランジ スタ６４のコレクタは、抵抗５Ｂを通してＶ工に接続され、トランジスタ６４の エミッタは、スパイク・フィルタ１７の入力に接続され、さらに、抵抗６６を通 して基準電圧に接続されている。この方法により、Ｐ−チャンネルＦＥＹ５フと 共に動作する適切な極性のフィードバック電圧が得られる。 図４３は、Ｐ−チャンネルＦＥＴをドライブするために採用される回路図を示す 、トランジスタ４４と４７は、図３ａに示されたトランジスタ４４と４６に同じ で、ただ、それぞれがＮＰＮとＰＮＰのトランジスタである点だけが異なってい る。それらは、それぞれ、アンプ４８と５０によってドライブされるＩ　Ｊ３ａ に示されるように、トランジスタ４４のコレクタはＶＣＣに接続され、トランジ スタ４フのエミッタは基準電圧ＩＥｉｌに接続される。 ツェナー・ダイオード５６が、トランジスタ４４のコレクタのｖｏ。から、トラ ンジスタ４７のベースに接続される。図４ａに示されるように、端子９がＦＩｉ Ｔのゲートに接続されているが、この場合は、Ｐ−チャンネルＦＥＴ５７である 。 ツェナー・ダイオード５６は、トランジスタ４７のベースが、ｖｏ。にほぼ等し い、ツェナー電圧のあらかじめ決められた電圧レベル以上でドライブされること のないようにし、Ｐ−チャンネルＦＥＴ５７が最適条件でドライブされるように している０図３＆について前に説法したのと同じメカニズムで、Ｐ−チャンネル ＦＥＴをドライブするのに使用される時には、このことが口路内での消費電力を 減少させることになる８図４ｂは、ゲート電圧が、ＶＯＣのレベルからｖｏ。− Ｖ工のレベルにだけ降下する様子を示す。 通常のパワーＦＥτには、ツェナー電圧が約１２Ｖのツェナー・ダイオードが最 適であることがわかっている。 図５を参照すると、ＰＮＰトランジスタ４６ａの使用を必要としない、Ｐ−チャ ンネルＦＩＴをドライブするための別の回路例が示されている０図５に示される 配置では、ＮＰＮ　ｌ−ランジスタ４４と４６は、アンプ４８と５０によってド ライブされ、トランジスタ４４と４６の連結部がターミナル９につながれ、ター ミナルはＰ−チャンネルＦＥＴ５７のゲートに接続される。ターミナル９は、ま た、オペアンプ７０のひとつの入力に接続され、オペアンプのもうひとつの入力 は、ツェナー・ダイオード５６＆を通して、Ｖｏ。に接続されている。オペアン プ７０の出力は、ＭＰＮトランジスタ７２のベースに接続され、ＮＰＭ　）ラン ジスタフ２のコレクタはアンプ５０の出力に接続され、そのエミッタは基準電圧 に接続されている。 オペアンプフ０は、トランジスタ７２に信号を送り、トランジスタ７２のベース が基準電圧に比べて高電位にある時には、アンプ５０の８力をグランドにする。 この条件は、ビン９の電圧が、ｖｏ。からツェナー・ダイオード５６ａのツェナ ー電圧を引いた値に対応する電圧レベルよりも低い場合にのみおこる。このよう にして、ビン９のドライブ電圧が制限される。 図６は、図５の回路が集積回路の形で作られた場合の回路図を示す、　ＮＰＮ　 トランジスタ４４と４６のそれぞれには、ダーリントン・ベアが代用として使用 される。ＮＰＮ　ｌ−ランジスタ４４ａと４４ｂが上部トランジスタ４４の代用 となるダーリントン・ベアを構成し、トランジスタ４５ａと４６が下部４５の代 用となるダーリントン・ベアを構成する。 二つのダーリントン・ベアは、電位ＶＣＯと基準電位の間にシリーズに接続され 、その連結点が抵抗８２を通して、Ｐ−チャンネルＦＥ？のゲート・ターミナル に接続される。ターミナル８０に入力信号が供給され、エミッタが共通に連結さ れたトランジスタ４８ｍと４１１ｂによって増幅され、上部ダーリントン・ベア の入力に送られる。入力抵抗８４が入力ターミナル８０とトランジスタ４１１ａ のベースとの間に入っている。トランジスタ４８＆のコレクタがトランジスタ４ ８ｂのベースに接続され、また、抵抗８６を通し′０正電位の電Ｈに接続されて いる。トランジスタ４８ｂのコレクタは、トランジスタ４４ａの入力に接続され 、また抵抗８８通して、ＶＯａに接続されている。入力８０は、また、コモン・ エミッタ・トランジスタ５０ａを通して、下部ダーリントン・ベアの入力、すな わちトランジスタ４６ｍのベースにつながれている。 入力抵抗９０が入力ターミナル８０をトランジスタ５０ａのベースに結び、その コレクタは、抵抗９２を通して、正ポテンシャルの電源に接続されている０図か ら明らかなように、トランジスタ５０は入力信号を反転し、したがって、下部ダ ーリントン・ベア４８ａと４６ｂのドライブはは、上部ダーリントン・ベア４４ ａと４４ｂに供給されるドライブの逆極性である。 定電流は、抵抗９５とトランジスタ９６を採用し、したがって、定電流がＩＩＰ Ｎ　）ランジスタ９８のベースに供給される。トランジスタ９８は、そのエミッ タが基準電位に接続され、そのコレクタが抵抗１００を通して二つのダーリント ン・ベアの共通連結点へ接続され、また、にＰＩＩトランジスタ１０２のベース へ接続されている。トランジスタ９６とｇ８は、抵抗９５と１００と共に、電流 ミラーの形のコンパレータを形成し、約１０　ｎｓＨのレスポンス時間を実現す る。 トランジスタ１０２は、そのコレクタが抵抗１０４を通して、正電位の電源に接 続され、また、抵抗１１０を通して、ＮＰＮ　ｌ−ランジスタ１１２のベースに 接続される。トランジスタ１０８と１１２のエミッタは、双方共に基準電位に接 続され、そのコレクタは、それぞれ、トランジスタ４６＆と４６ｂのベースに接 続されて、下部ダーリントン・ベアを形成する０通常の動作状層では、トランジ スタ１０２が通電され、そのコレクタ電位が下がり、トランジスタ１０８と１１ ２の双方ともカット・オフ状態である。この状態は、ゲート電圧、すなわち上部 と下部のダーリントン・ペアの連結点の電圧が、ある決められた電圧以上である 限り続き、十分な電流が抵抗１００を通して流れ、トランジスタ１０２をオン状 態に保ち続ける。 しかし、ゲート電圧があらかじめ決められた電圧以下に降下すると、抵抗１００ を通して流れる電流が減少し、トランジスタ１０２はカット・オフ状態となる。 このときに、そのコレクタ電圧が上昇し２トランジスタ１０８と１１２が通電状 態となる。これにより、トランジスタ４６直と４６ｂのベースでの電圧レベルを 下げ、下部のダーリントン・ベアを通して流れる電流が減少し、したがって、ゲ ート・ターミナルＧでの電圧レベルを一定に保つように働く。 トランジスタ９８を流れるベース定電流が、トランジスタ１０２をオン状態にす るかカット・オフ状態にするかの電圧レベルを決める。このペース電流は、ツェ ナー・ダイオード５６と、ツェナー・ダイオード５６とトランジスタ９６の間に 入れられた抵抗９６によって決められる。ツェナー・ダイオード５６としてツェ ナー電圧１２’ｌｌのものが選ばれたときには、抵［９ｇとか１００などの他の 回路定数は、容易に決められ、ターミナルＧでのゲート電圧が、ある決められた 電圧レベル、すなわち、Ｐ−チャンネルＦＥＴのゲートの電圧レベルが、それ以 上電圧を減らしても、Ｐ−チャンネルＦＥＴのドレーン・ソース間の電流路の伝 導車に基本的な変化がない電圧レベルに対応する値までだけ降下するようは出来 る。 ツェナー・ダイオードのツェナー電圧の望ましい範囲は７ｖから１５Ｖで、これ は電源の設計電圧に依存する。いくぶんかのオーバーシュートを許すためには、 設計された電源電圧よりも若干低いツェナー電圧を持つものが望ましい、ある場 合には、１２Ｖの出力電圧に対して、ツェナー電圧７ｖのものが最適であるよう に設計される。他の出力電圧に対しても、最適のツェナー電圧が容易に決められ る。 本発明により、ミニアチャ化された電源で、電力消費を減らすことが出来、した がって、濃度が上がらない条件でミニアチャＩＥｆｆｉの大きさをｌＪＩさく出 来、回路の動作の態率を改善した、単純な経済的な回路が提供されることが明ら かである。 ＦＩＧ、　１ ＦＩＧ、３ａ　Ｖｃｃ　ＦＩＧ、３ｂ 国際調査報告 フロントページの続き （８１）指定回　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。 ＤＫ、　ＥＳ、　ＦＲ，ＧＢ、　ＧＲ，ＩＴ、　ＬＵ、　ＮＬ、ＳＥ）、０Ａ（ ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、 ＴＧ）、ＡＴ、ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ，Ｃ３，ＤＥ、　 ＤＫ。 ＦＩ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、ＬＵ、ＭＣ，ＭＧ、　ＭＮ、　ＭＷ、　 ＮＬ、　Ｎｏ、　ＰＬ、　ＲＯ，ＳＤ、　ＳＥ、ＳＵ

Claims (11)

【特許請求の範囲】
1. 【請求項１】正電圧電源と基準電圧電源の間でシリーズに接続された第一と第二 のトランジスタを使用した、スイッチング電源用にＦＥＴをドライブするための 、プログラマブル・ゲート・ドライブで、 前記第一と第二のトランジスタの連結点を、パワーＦＥＴのゲートにつなぎ、前 記パワーＦＥＴがスイッチング電源の出力の電圧を制御するように働き、複数の 動作サイクルの間のある決まった時間に、前記パワーＦＥＴをオン・オフするよ うに、前記第一及び第二のトランジスタのそれぞれのベースを信号で駆動する装 置があり、前記第一及び第二のトランジスタの一つのベースの電圧レベルを制限 する装置があって、したがって、パワーＦＥＴへのドライブ電圧が、パワー・ド ライブの和が最小となるように制御されることを特徴とする、プログラマブル・ ゲート・ドライブ。
2. 【請求項２】前記電圧制限装置が、前記第一と第二のトランジスタの一方のベー スに接続されたツェナー・ダイオードで構成されることを特徴とする、請求項１ 記載の装置。
3. 【請求項３】前記ツェナー・ダイオードが、グランド電位と、前記第一及び第二 のトランジスタの一方のベースとの間に接続されることを特徴とする、請求項２ 記載の装置。
4. 【請求項４】前記第一および第二のトランジスタが、両方ともＮＰＮトランジス タであり、ツェナー・ダイオードが、グランドと、前記正電圧電源に接続された トランジスタのベースとの間に入れられていることを特徴とする、請求項３記載 の装置。
5. 【請求項５】前記ツェナー・ダイオードが、約１２Ｖのツェナー電圧を持つこと を特徴とする、請求項３記載の装置。
6. 【請求項６】前記第一および第二のトランジスタがそれぞれＰＮＰおよびＮＰＮ トランジスタで構成され、前記ツェナー・ダイオードが、電源と、前記第一およ び第二のトランジスタのひとつのベースとの間に接続されていることを特徴とす る、請求項２記載の装置。
7. 【請求項７】前記第一と第二のトランジスタがそれぞれＮＰＮとＰＮＰトランジ スタで、前記ツェナー・ダイオードが前記ＮＰＮトランジスタのコレクタと前記 ＰＮＰトランジスタのベースの間に入れられていることを特徴とする、請求項２ 記載の装置。
8. 【請求項８】前記ツェナー・ダイオードが、約１２Ｖのツェナー電圧を持つこと を特徴とする、請求項６記載の装置。
9. 【請求項９】スイッチング電源の出力電圧を制御するためのＦＥＴを持つスイッ チング電源に対するプログラマブル・ゲート・ドライブで、正電圧電源と基準電 圧との間にシリーズにつながれた第一と第二のトランジスタがあり前記第一と第 二のトランジスタの連結点を、パワーＦＥＴのゲートにつなぎ、スイッチング電 源の動作中、ある決まった時間に、前記パワーＦＥＴをオン・オフするように、 前記第一及び第二のトランジスタのそれぞれのベースを信号で駆動する装置があ り、前記第一及び第二のトランジスタの一つのベースの電圧レベルを制限する装 置があって、したがって、パワーＦＥＴへのドライブ電圧が、パワーＦＥＴのゲ ートを制御するための最適の電圧レベルを越えないように制御されていることを 特徴とする、プログラマブル・ゲートドライブ。
10. 【請求項１０】スイッチング電源によって供給される電圧を制御するために、少 なくとも一個のパワーＦＥＴを持つスイッチング電源で、パワーＦＥＴのゲート に接続される出力を持つスイッチング装置があり、前記スイッチング装置は、前 記出力信号によって前記パワーＦＥＴを規則的にオン・オフし、前記信号の電圧 レベルを、前記パワーＦＥＴの前記ゲート電圧があらかじめ決められた電圧以下 になるように制限することによって、前記パワーＦＥＴの規則的オン・オフの動 作のオフの時間間隔を制御する装置があることを特徴とするスイッチング電源。
11. 【請求項１１】前記スイッチング装置が、正電圧電源と基準電圧の間にシリーズ につながれた第一と第二のトランジスタを持ち、前記第一と第二のトランジスタ の連結点を、パワーＦＥＴのゲートにつなぎ、スイッチング電源の動作中、ある 決まった時間に、前記パワーＦＥＴをオン・オフするように、前記第一及び第二 のトランジスタのそれぞれのベースを信号で駆動する装置があり、前記制御装置 が、前記第一及び第二のトランジスタのすくなくとも一つのベースの電圧レベル を制限する装置であることを特徴とする、請求項１０記載の装置。