JPH02179262A - 電圧駆動形半導体素子のゲート駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、Ｉ　Ｇ　Ｂ　Ｔ　（Ｉｎｓｕｌａｔｅｄ　Ｇ
ａｔｅ　ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ　：絶縁
ゲート形バイポーラトランジスタ）やパワーＭＯ８ＦＥ
Ｔの如き電圧駆動形半導体素子のゲート駆動回路に関す
る。

（従来の技術） 電圧駆動形半導体素子、例えばＩＧＢＴは、バイポーラ
トランジスタの有する高耐圧、大容量化が容易である長
所と、パワーＭＯ８ＦＥＴの有する高速スイッチングが
可能で駆動回路が簡単かつ駆動電力が少なくてすむ長所
とを持つ新デバイスとして、最近注目されている。第５
図はとの工ＧＢＴの等価回路を示すもので１図中、１０
１はＮチャンネルＭＯＳ　　ＦＥＴ、１０２はＮＰＮト
ランジスタ、１０３はＰＮＰトランジスタ、１０４はト
ランジスタ１０２のベース・エミッタ間短絡用抵抗であ
り、これらによってゲートＧ、コレクタＣ，エミッタＥ
を有するＩＧＢＴｌｏｏが構成されている。ここで、ト
ランジスタ１０２．１０３は寄生サイリスタ回路を構成
している。

第６図は、上記ＩＧＢＴ１００の駆動回路の一例を示す
もので、２０１は図示されていないＰＷＭ回路等の制御
回路に接続された信号絶縁用のフォトカプラ、２０２は
Ｎチャンネ／Ｌ／ＭＯ３ＦＥＴ、２０３はＮＰＮ）−ラ
ンジスタ、２０４はＰＮＰ　トランジスタ、２０５は順
バイアス用電源、２０６は逆バイアス用電源、２０７，
２０８，２０９は抵抗である。

この駆動回路によるＩＧＢＴｌｏｏのオン、オフ動作を
以下に述べる。フォトカプラ２０１の一次側に′ｌｉ流
を流すとフォトカプラ２０１はオンし、これによってＦ
　Ｅ　Ｔ　２０２はオフする。ＦＥＴ２０２のオフに伴
いトランジスタ２０４がオフし、トランジスタ２０３が
オンする。トランジスタ２０３がオンすると順バイアス
用電源２０５の電圧が抵抗２０９を介してＩＧＢＴｌｏ
ｏのゲート・エミッタ間に加わるため、ＩＧ　Ｂ　Ｔ　
ｔｏｏはオンする。

ＩＧＢＴｌｏｏのオフ動作は上述のオン動作と反対であ
り、フォトカプラ２０１の一次側電流を遮断するとフォ
トカプラ２０１がオフし、ＦＥＴ２０２がオンする。そ
の結果、トランジスタ２０３がオフすると共にトランジ
スタ２０４がオンし、逆バイアス用電源２０６の電圧が
抵抗９を介してＩＧＢＴｌｏｏのゲート・エミッタ間に
加わることによりＩＧＢＴｌｏｏがオフする。なお、図
の抵抗２０９はＩＧＢＴｌｏｏのゲート電流を制限する
と共に、ＩＧＢＴｌｏｏのターンオフ時に内部の寄生サ
イリスタがターンオンしてしまうラッチアップ現象によ
りゲートが制御能力を失ってしまい、電流を遮断できな
くなるのを防止するためのものである。

また、第７図はＩＧＢＴｌｏｏの駆動回路の他の例を示
している。同図において、２１０は定電圧ダイオード、
２１１は抵抗、２１２はＮＰＮトランジスタであり、他
の構成については第６図と同様である。

この駆動回路の動作も第６図の回路と実質的に同機であ
り、トランジスタ２１２が第６図のＦ　Ｅ　Ｔ　２０２
の作用をなしている。

（発明が解決しようとする課題） ところで、この種のＩＧＢＴは、主としてｖｖＶＦ（可
変電圧可変周波数）インバータなど誘導、性負荷に流れ
る電流のオン、オフ用のスイッチに使用されており、こ
の場合の基本動作は、第８図に示すインバータ回路内の
チョッパ動作に等しい。

なお、同図において１００　ａ　、　１００　ｂはＩＧ
ＢＴ、３０１は直流電源（電圧Ｅｄ）、３０２，３０４
は還流ダイオード。

３０３は配線インダクタンス、３０５は負荷を示してお
り、スナバ回路は省略されている。

同図において、前述したような駆動回路の動作により上
アームのＩＧＢＴｌｏｏａがオフした場合、負荷電流Ｉ
Ｌは下アームの還流ダイオード３０４を通って引き続き
流れる。この状態でＩＧＢＴｌｏｏａがオンすると、還
流ダイオード３０４がオフ状態になるまで直流電源３０
１．ＩＧＢＴｌｏｏａ、還流ダイオード３０４の短絡回
路が形成されて直流短絡状態を生じるため、還流ダイオ
ード３０４．３０２としては高速ダイオードが通常用い
られている。

このＩＧＢＴｌｏｏａのオンにより、そのコレクタ電流
Ｉｃ及び負荷電流Ｉしは第９図に示す如く次第に増加し
ていくが、ＩＧＢＴｌｏｏａがオンする時刻し。の前後
では、同図に示すように還流ダイオード３０４を流れる
電流Ｉｏが急激に減少し、かつ増加する。このときの電
流Ｉｏ及び還流ダイオード３０４の両端の電圧Ｖｏを示
すと第１０図のとおりであり、電流Ｉｎが減少して時刻
ｔ１で零になり、その後、負方向に増加して時刻ｔｚ（
第９図の時刻ｔ０に相当）で最大値となり、それから再
び時刻ｔ、で零になるまでの期間（ｔ□〜ｔｉ）がいわ
ゆる逆回復時間である。なお、この逆回復時間は通常１
μＳ以内という非常に短い時間である。

従来の半導体素子では、スイッチング時間が上記逆回復
時間よりも長いため、この逆回復時間内での電圧や電流
の急峻な変化はこのスイッチング時間によって抑制され
ていた。しかしながら、ＩＧＢＴ等の電圧駆動形半導体
素子のスイッチング時間はダイオードの逆回復時間とほ
ぼ同程度であるため、逆回復時間での電圧や電流の変化
は抑制されずに更に増加する方向へと働く。

この逆回復時間のうち第１０図の期間（ｔｚ〜ｔｉ）で
は、短い時間内で逆電流（逆回復電流）が急激に減少す
るためｄ　Ｉ／ｄ　ｔ（電流の変化率）が大きくなり、
特にダイオードが高速になればなるほどこの間の時間が
短くなるため、ｄ　Ｉ／ｄ　ｔは大きくなる。このため
、このｄＩ／ｄｔと配線インダクタンス３０３とによっ
て発生する、直流電源電圧Ｅｄと同極性の電圧ΔＶ　”
　ａ　ｓ−ｄ　Ｉ　／　ｄ　ｔ　（ＩＩ　ｓは配線イン
ダクタンス３０３のインダクタンス値）が直流電源電圧
Ｅｄに重畳され、還流ダイオード３０４の両端の電圧Ｖ
ｎは第１０図にＶρとして示すように非常に高くなる。

この電圧Ｖｏは場合によっては素子の耐圧以上となり、
還流ダイオード３０４と並列に接続されているＩＧＢＴ
ｌｏｏｂが破壊されたり、誤ってオンしてしまうおそれ
がある。

また１時刻ｔ２以後、電圧ＶＤは極めて短時間のうちに
急激に増加するから、そのｄＶ／ｄｔも非常に大きくな
り、例えばｌ０ＸＩＯ’（Ｖ／μＳ〕以上となる。これ
に起因して第６図や第７図に示した駆動回路のフォトカ
プラ２０１が誤動作し、あるいはフォトカプラ２０１の
入力側の制御回路の誤動作を引き起こすという問題があ
った。これに対処するため、上記電圧変化率ｄＶ／ｄｔ
に強く、かつ信号伝達速度が速いフォトカプラを用いる
とすると、Ｉ　Ｇ　Ｂ　Ｔの駆動回路が高価なものとな
り、製造コストの増加を招くという問題があった。

本発明は上記問題点を解決するために提案されたもので
、その目的とするところは、還流ダイオードの逆回復電
流や還流ダイオード両端の過渡的な過電圧及び電圧変化
率の増大を抑制して電圧駆動形半導体素子の破壊や駆動
回路、制御回路の誤動作を防ぎ、構成簡単かつ低コスト
で実現可能な電圧駆動形半導体素子のゲート駆動回路を
提供することにある。

（課題を解決するための手段） 上記目的を達成するため、第１の発明は、出力側に直列
かつ逆方向に還流ダイオードが接続されてなる電圧駆動
形半導体素子のゲート駆動回路において、前記半導体素
子のゲートに対して該半導体素子のしきい値電圧よりも
高く、かつ定常時の印加電圧よりも低い電圧を印加する
定電圧回路と、この定電圧回路を前記半導体素子のター
ンオン時に少なくとも前記ダイオードの逆回復時間を経
過するまでの期間、動作させるタイマとを備えたもので
ある。

また、第２の発明は、ゲート駆動回路の出力段に設けら
れた相補的に動作する一対のスイッチ素子のうち、半導
体素子のターンオン用のスイッチ素子はターンオフ用の
スイッチ素子よりもスイッチング時間が短いものを使用
し、半導体素子のターンオン時に上記一対のスイッチ素
子が同時にオンする期間を設ける。この同時オン期間は
少なくとも、還流ダイオードの逆回復時間よりも長く、
また、この期間中では、半導体素子のゲートに印加され
る電圧は一対のスイッチ素子にそれぞれ直列接続された
抵抗の分圧によって決まることがら、この電圧を半導体
素子のしきい値電圧よりも高く、かつ定常時の印加電圧
よりも低い値に設定するものである。

（作用） 第１の発明によれば、電圧駆動形半導体素子をターンオ
ンさせる際、タイマによって決定される一定期間（半導
体素子の出力側に接続された還流ダイオードの逆回復時
間よりも長い期間）にわたり、定電圧回路によって前記
半導体素子のゲート・エミッタ間に比較的低い一定電圧
を印加する。これにより、半導体素子の出力電流は小さ
な値に抑制され、その出力側に直列接続された還流ダイ
オードの逆回復電流の変化率が小さくなり、前記ダイオ
ード両端の過電圧発生が防止されて電圧の変化率も小さ
くなるので、半導体素子の誤オンや破壊、駆動回路の誤
動作等を招くおそれがない。

また、上記タイマによる一定期間経過後は、定電圧回路
による半導体素子のゲートへの低電圧の印加が解除され
、そのゲート・エミッタ間の電圧は通常値となって半導
体素子の出力電流は十分に大きくなる。このとき、還流
ダイオードは逆阻止能力を回復しているため、前記ダイ
オードに電流が流れることはなく、何ら支障はない。

また、第２の発明によれば、半導体素子をターンオンさ
せる際にゲート駆動回路の出力段のオン用、オフ用スイ
ッチ素子を同時にオンさせる期間を設け、半導体素子の
ゲート・エミッタ間電圧を半導体素子のしきい値電圧よ
りも高く、かつ定常時の電圧よりも低い電圧とする。こ
のようにゲート・エミッタ間電圧を低い値にすると半導
体素子の出力特性から出力電流（コレクタ電流）を低く
抑制することができ、この半導体素子に直列接続された
還流ダイオードの逆回復電流の低減により、前記同様に
還流ダイオード両端の過渡的な電圧の抑制と電圧変化率
の低減とが可能となる。

また、上記同時オン期間は少なくとも還流ダイオードの
逆回復時間と同じ程度に長くすることにより、同時オン
期間が終了するとオン用のスイッチ素子のみがオンする
ので、半導体素子のゲート・エミッタ間電圧は通常値と
なり、半導体素子の出力電流は十分に大きくなる。

（実施例） 以下５図に沿って本発明の詳細な説明する。

まず、第１図は第１の発明の一実施例であって電圧駆動
形半導体素子としてのＩ（３ＢＴの駆動回路を示してい
る。同図において、前記と同様に１００はＩＧＢＴ、２
０１はフォトカプラ、２０２はＮチャンネルＭＯ８ＦＥ
Ｔ、２０３はＮＰＮ　トランジスタ、２０４はＰＮＰ　
トランジスタ、２０５は順バイアス用電源、２０６は逆
バイアス用電源、２０７〜２０９は抵抗である。

そしてこの実施例では、出力段のトランジスタ２０３を
定電圧源として動作させる回路と、この回路を所定時間
働かせるタイマとを備えている。すなわち、定電圧源と
して動作させる回路は、ベースが出力段のトランジスタ
２０４のベースに接続され、かつエミッタがトランジス
タ２０３のベースに接続されるＮＰＮトランジスタ４と
、そのコレクタに７ノードが接続され、かつカソードが
順バイアス用型ｇ２０５の正極に接続される定電圧ダイ
オード３と、前記抵抗２０８とによって構成されている
。また、前記タイマは、順バイアス用電源２０５の正極
と後述するＮチャンネルＭＯ８ＦＥＴ７のドレインとの
間に接続された抵抗１と、この抵抗１の両端にコレクタ
及びベースが接続され、かつエミッタがトランジスタ４
のエミッタに接続されたＮＰＮトランジスタ２と、抵抗
１の一端にドレインが接続され、かつソースが逆バイア
ス用電源２０６の負極に接続されたＦＥＴ７と、そのゲ
ート及びＦ　Ｅ　Ｔ　２０２のゲート間に接続・された
抵抗６と、この抵抗６に対して並列に、かつカソードを
ＦＥＴ７のゲートに向けて接続されたダイオード５とか
ら構成されているに こで、前記トランジスタ２は、そのオン動作により定電
圧ダイオード３及びトランジスタ４の直列回路を短絡す
るように作用し、また、前記タイマは抵抗６とＦＥＴ７
のゲート入力容量及びゲートしきい値電圧（スレッショ
ルドレベル）により。

Ｆ　Ｅ　Ｔ　２０２とＦＥＴ７とがオフする時間が若干
ずれるように作用する。なお、ダイオード５はＦＥＴ２
０２．７のオンする時間を等しくするためのものである
。

次に、この回路の動作を第２図を参照しつつ説明する。

まず、制御回路により、フォトカプラ２０１の一次側に
電流を流してフォトカプラ２０１を時刻Ｔ１でオンさせ
ると、始めにＦ　Ｅ　７２０２が時刻Ｔ。

でオンする。このＦ　Ｅ　Ｔ　２０２のオフにより順バ
イアス用電源２０５と抵抗２０８とを介してトランジス
タ４のベースに電流が流れ、トランジスタ４がオンする
ことにより定電圧ダイオード３の電圧Ｖｚｏがトランジ
スタ２０３のコレクタ・ベース間に発生する。この電圧
によってトランジスタ２０３は定電圧源として動作し、
そのコレクタ・エミッタ間電圧ＶＣ！＋は、 ＶｃＥ＝Ｖｎｇ＋Ｖｚｐ＋Ｖｃｔ’与Ｖｚｏ＝Ｖ、　　
−（１）となる。なお、ＶＢ［ｌはトランジスタ２０３
のベース・エミッタ間電圧、　Ｖａｔ’はトランジスタ
４のコレクタ・エミッタ間の電圧を示す、これにより、
ＩＧ　Ｂ　Ｔ　１００のゲート・エミッタ間電圧Ｖａａ
は、順バイアス用電源２０５の電圧をＶｃｃとすると、
Ｖａ［１＝Ｖｃｃ−Ｖ、４Ｖｃｃ−Ｖｚｎ　　−（２）
となり、このｖ６ＩｌｌはｖｃｃよりＶｚｎ分だけ低い
値となるに こで、ＦＥＴ７のオフ時にはトランジスタ２がオンする
ことによって定電圧ダイオード３とトランジスタ４との
直列回路が短絡されることから、上記電圧Ｖ　ｚｎ　（
Ｖ　、　）が発生している期間は、第２図に示す如＜　
ＦＥＴ７がオンしている期間となる。

一方、ＦＥＴ７は、フォトカプラ２０１がオンしてから
ゲート・ソース間電圧Ｖ　ａ　ｓが抵抗６を介して放電
し、この電圧Ｖ（１８がしきい値電圧を下回った時刻Ｔ
１でオフする。すなわち、前述したタイマの作用により
、Ｆ　Ｅ　Ｔ　２０２よりも一定時間遅れてオフする。

このＦＥＴ７のオフにより、順バイアス用電源２０５及
び抵抗１を介してトランジスタ２にベース電流が流れる
ため、トランジスタ２がオンして定電圧ダイオード３及
びトランジスタ４の直列回路を短絡するため、ｖｉＬ：
：０となり、電圧Ｖｏａは従来通りの順バイアス電圧Ｖ
ｃｃと等しくなる。

以上のようにこの実施例では、タイマによって確保され
る時刻Ｔ２からＴ３までの一定期間Ｔにおいて、ＩＧＢ
Ｔｌｏｏのゲート・エミッタ間電圧Ｖ（＋舊が電源電圧
Ｖｃｃよりも低い一定電圧ｖｃｃ−Ｖ、に保持される。

なお、上記一定期間Ｔは、ＩＧＢＴｌｏｏの出力側に直
列かつ逆方向に接続される還流ダイオード（図示せず）
の逆回復時間よりも長くすることが必要である。また、
電圧Ｖｃｃ−Ｖ□はＩＧ　Ｂ　Ｔ　１００のしきい値電
圧よりも高い値であるのはいうまでもない。

このようにＩＧＢＴｌ、ＯＯのターンオン時にそのゲー
ト・エミッタ間電圧Ｖａｎを比較的低い値に保持するの
で、第３図のＩＧＢＴの出力特性に示すように、ＩＧＢ
Ｔｌｏｏのコレクタ電流Ｉｃを低く抑制することができ
る。従って、ＩＧＢＴｌｏｏに直列接続される還流ダイ
オードの逆回復電流を抑制して電流の変化率ｄＩ／ｄｔ
を減少させ、その結果として還流ダイオード両端の電圧
Ｖｏを小さくし、かつ電圧変化率ｄＶ／ｄｔも小さくす
ることが可能である。

また、第３図から明らかなように、電圧ＶＧＩＩを低い
樋にするとＩＧＢＴｌｏｏのオン電圧が増加するが、こ
の実施例ではＩＧＢＴｌｏｏのターンオン時の一定期間
ＴだけＶＧ［ｌを低くするものであるがら、この期間Ｔ
を経過した後の定常時には十分に低いオン電圧とするこ
とができる。

次に、第４図は第２の発明の一実施例を示している。こ
の第４図において、第１図または第７図に示したものと
同一の構成要素には同一の符号を付して説明を省略し、
以下、異なる点を中心に説明する。すなわちこの実施例
では、ＩＧＢＴｌｏｏのターンオン用スイッチ素子とし
てＰチャンネルＭＯ８ＦＥＴｌ０が用いられており、そ
のソースが順バイアス用電源２０５の正極に接続され、
ドレインは抵抗１１を介してトランジスタ２０４のエミ
ッタに接続されていると共に、トランジスタ２０４のコ
レクタは抵抗１２を介して逆バイアス用電源２０６の負
極に接続されている。

また、トランジスタ２１２のコレクタはトランジスタ９
，２０４のベースに接続され、トランジスタ９のコレク
タは抵抗８を介して順バイアス用電源２０５の正極に接
続されている。更に、トランジスタ９のコレクタはＦＥ
Ｔｌ０のゲートに接続されている。

以下、このゲート駆動回路の動作を説明する。

まず、ＩＧＢＴｌｏｏのオン動作について説明する。

始めにフォトカプラ２０１がオンするとトランジスタ２
１２がオフし、これによってトランジスタ９がオンする
。このトランジスタ９のオンにより、ＦＥＴｌ０のゲー
トは逆バイアス用電源２０６の負極に接続され、ゲート
・ソース間が順バイアスされてＦＥＴｌ０がオンする。

また、フォトカプラ２０１がオンするとトランジスタ２
０４はオフするが、一般にＦＥＴはトランジスタよりも
スイッチング時間が短いため、トランジスタ２０４がオ
フする前にＦＥＴｌ０がオンするので、トランジスタ２
０４がオフするまでの期間はＦＥＴｌ０及びトランジス
タ２０４が同時にオンすることになる。

この期間では、ＩＧＢＴｌｏｏのゲート・エミッタ間電
圧Ｖａａは。

となる、ここで、Ｖｃｃ’は逆バイアス用電源２０６の
電圧である。

上記（３）式より、ゲート・エミッタ間電圧ＶａＢは通
常の順バイアス電圧Ｖｃｃよりも低い電圧に抑えること
ができる。これにより、第３図に示したごと＜ＩＧＢＴ
ｌｏｏのコレクタ電流Ｉｃを減少させることができ、還
流ダイオードの逆回復電流に起因する電流の変化率や電
圧変化率の増加を解消することができる。

なお、ＩＧＢＴＩＯＱのオフ動作について説明すると、
フォトカプラ２０１のオフによりトランジスタ２１２が
オンする。これによりトランジスタ９がオフしてＦＥＴ
ｌ０のゲートとソースとが同電位になりＦＥＴｌ０はオ
フする。一方、トランジスタ２１２のオンによりトラン
ジスタ２０４もオンするが、ＦＥＴｌ０がオフするのは
トランジスタ２０４がオンする時よりも速いため、上述
したオン動作時のようなＦＥＴＬＯとトランジスタ２０
４との同時オン期間は生じず、従来技術と同様のオン動
作が行われる。

なお、上記各実施例ではＩＧＢＴの駆動回路につき説明
したが、本発明はパワーＭＯＳ　　ＦＥＴ等の他の電圧
駆動形半導体素子にも適用可能である。

（発明の効果） 以上のように第１の発明によれば、電圧駆動形半導体素
子のターンオン時にタイマによる一定期間だけ半導体素
子のゲートに加える電圧を比較的低電圧とし、また第２
の発明によれば、ゲート駆動回路の出力段の一対のスイ
ッチ素子にスイッチング時間が異なるものを用い、半導
体素子のターンオン時に、前記各スイッチ素子が同時に
オンする期間を設けてこの期間だけ半導体素子のゲート
に加える電圧を比較的低電圧にして半導体素子の出力電
流を抑制することにより、還流ダイオードの逆回復電流
の低減やこれに起因する過電圧の防止並びに電圧変化率
の低減を図ることができる。

従って、半導体素子の破壊、駆動回路やその制御回路等
の誤動作を防止して信頼性の向上を図ることができる。

加えて、本発明は従来の回路の大幅な変更を要すること
なく若干の素子を付加するだけで実現可能であるから、
低コストにて提供することができる等の効果がある。

【図面の簡単な説明】

第１図は第１の発明の一実施例を示す回路図。 第２図はその動作波形図、第３図はＩＧＢＴの出力特性
図、第４図は第２の発明の一実施例を示す回路図、第５
図ないし第１０図は従来例を説明するためのもので、第
５図はＩＧＢＴの等価回路図、第６図はゲート駆動回路
の一例を示す回路図、第７図は同じく他の例を示す回路
図、第８図はＩＧＢＴを用いたチョッパの回路図、第９
図はその動作波形図、第１０図は第８図の回路における
ダイオードの電流及び電圧波形図である。 １　、６　、８　、ＬＬ、１２，２０７，２０８，２０
９，２１１・・・抵抗２　、４　、９　、２０３．２０
４．２１２・・・トランジスタ３．２１０・・・定電圧
ダイオード ５・・・ダイオード　　？、１０，２０２・・・ＦＥＴ
１００・・・Ｉ　Ｇ　Ｂ　Ｔ　　　２０１・・・フォト
カプラ２０５・・・順バイアス用電源 ２０６・・・逆バイアス用電源

Claims (2)

【特許請求の範囲】
1. （１）出力側に直列かつ逆方向に還流ダイオードが接続
   されてなる電圧駆動形半導体素子のゲート駆動回路にお
   いて、 前記半導体素子のゲートに対して該半導体素子のしきい
   値電圧よりも高く、かつ定常時の印加電圧よりも低い電
   圧を印加する定電圧回路と、この定電圧回路を前記半導
   体素子のターンオン時に少なくとも前記ダイオードの逆
   回復時間を経過するまでの期間、動作させるタイマとを
   備えたことを特徴とする電圧駆動形半導体素子のゲート
   駆動回路。
2. （２）出力側に直列かつ逆方向に還流ダイオードが接続
   されてなる電圧駆動形半導体素子のゲート駆動回路にお
   いて、 前記ゲート駆動回路の出力段に設けられて前記半導体素
   子をターンオンまたはターンオフさせるべく相補的に動
   作する一対のスイッチ素子のうち、前記半導体素子のタ
   ーンオン用のスイッチ素子をターンオフ用のスイッチ素
   子よりもスイッチング時間が短いものとし、前記半導体
   素子をオン状態とする際に前記一対のスイッチ素子を共
   にオンさせる期間を設け、この期間を少なくとも前記還
   流ダイオードの逆回復時間よりも長く設定すると共に、
   この期間内では、前記半導体素子のゲートに対して該半
   導体素子のしきい値電圧よりも高く、かつ定常時の印加
   電圧よりも低い電圧を印加することを特徴とする電圧駆
   動形半導体素子のゲート駆動回路。