JPH06504155A - 高性能ダイナミックメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高性能ダイナミックメモリシステム ｌ匪叫公互 本発明はメモリシステムに関する。詳しくは、様々なバスに接続し、単一プロセ ッサおよび多重プロセッサアーキテクチャの両方を効率的にサポートするメモリ システムに関スる。

ｌ肌旦宵ｌ ランダムアクセスメモリ（ＲＡＭ）　、特にダイナミックランダムアクセスメモ リ（ＤＲＡＭ）の応用範囲の拡大および急速な発展により、メモリ装置の記憶容 量はほぼ２年毎に倍増している。さらに、今日では記憶容量が様々に異なるＤＲ ＡＭなどの、様々なタイプのメモリ装置が市販されている。これには、サイズが 各々、２５６ｋ　Ｘ　１、ＬＭ　ｘ　１．４Ｍ　ｘ　１．１６Ｍ　ｘ　１．２５ ６ｋ　ｘ４、ＬＭ　ｘ　４．４Ｍ　ｘ　４のＤＲＡＭが含まれ、また間もな（， ２５６ｋ　ｘ１６およびＩＭ　ｘ　１６の記憶容量を有するさらに大きなりＲＡ Ｍも加わる予定である。しかし、様々なプロセッサおよびバスシステムを効率的 にサポートし得、様々なタイプのメモリ装置の使用を可能にする主メモリ構造を どのように提供するかという問題は、先行技術によってはいまだ解決されていな い。さらに、このような主メモリが提供されるとしても、次の問題は、の必要条 件に従って効率的に制御し得るメモリコントローラを提供することである。

様々なプロセッサシステムの必要条件を満たすために、様々なプロセッサをサポ ートする様々な帯域幅を有する様々な異なるシステムバスが導入されている。こ れらのバスはまた様々なバスクロック周波数を有し得る。

市販されている１つのバスは、Ｓｕｎ　Ｍｉｃｒｏｓｙｓｔｅｍｓ　Ｉｎｃ、に より開発されたＭ−バスと呼ばれるバスである。このバスは相補形金属−酸化物 一半導体（ＣＭＯ３）の技術と適合し得る。Ｍ−バスは通常は２つのレベルに分 類される。レベル１は単一プロセッサシステムをサポートする。単一プロセッサ システムの１つの例は一般に図ＩＡに示される。この例では、バス２がプロセッ サ３とメモリコントローラ４との間を接続し、メモリコントローラ４はメモリ５ と接続する。単一プロセッサシステムの別の例を図ＩＢに示す。この例では、プ ロセッサ６はキャッシュ７に接続し、キャッジニアがさらにシステムバス８に接 続する。レベル２は多重プロセッサシステムをサポートする。多重プロセッサシ ステム１０の１つの例を図ＩＣに示す。

複数のプロセッサ１１−１２　（２つのみを示す）がバス１５およびメモリコン トローラ１６を通して共通の主メモリ１７を共有する。

各プロセッサ１１または１２は少くとも１つのローカルキャッシュ１３または１ ４に接続する。レベル２のＭ−バスの１つの例は、５ＰＡＲＣＭ−バスレベル２ であり、これは、通常の読出しおよトな読出し処理、コヒーレントな書込みおよ び無効処理、およびコヒーレントな読出しおよび無効処理を含む多くの他の処理 をサポートし得る。これら後半の処理の各々は、各プロセッサと接続するローカ ルキャッシュを必要とする。システムバスは、３２ビツト、６４ビツト、および １２８ビツトのデータ幅など様々な大きさ、および２５ＭＨｚ、３３ＭＨｚ、　 ４０ＭＨｚ、または５０ＭＨｚなどの様々なりロック周波数を有し得る。

従来のメモリシステムは、大きさおよびクロック速度が異なる様々なバスをサポ ートするほどに柔軟ではない。特に、従来のメモリシステムは、各々が少（とも １つのローカルキャッシュに接続し、また共通の主メモリを共有する多くのプロ セッサに接続するバスシステムを効率的にサポートしない。

例えば、いくつかのプロセッサシステムでは、コピーバック環境の下でのキャッ シュコントローラは、内部でキャッシュラインを消去し、次に主メモリ（ＤＲＡ Ｍ）の読出しを要求し・続いて古いキャッシュラインの主メモリへの書き戻しを 可能にする、内部バッファリングを有し得ない。多くの場合、先ず主メモリに書 込み次に読出しを行うように要求される。これは、省略されたキャッシュライン が満たされるのを待つためプロセッサの周期に無駄が生じる。従来のメモリシス テムは、キャッシュ消去操作をサポートするメカニズムを有しない。さらに、コ ヒーレントな読出し処理の間、従来のメモリコントローラは処理の監視しか行え ず、抑止読出し操作を書込み操作に変換して反射型メモリを提供することができ ない。

い（つかの従来のメモリコントローラには、ＦＩＦＯなどのデータバッファリン グ部が供給され、正常な書込みまたは読出しデータをバッファする。しかし、こ のようなコントローラの構成は一般には上述のキャッシュ消去または反射型読出 し操作をサポートするには適切ではない。さらに、このようなコントローラは、 データバッファリング部が前の処理に占領されているときは、主メモリとシステ ムバスとの間のデータ処理を効率的に行い得ない。さらに、短いバイト処理およ び長いバースト処理は通常は効率的で信頼性のある方法で実行され得ない。

最後に、従来のメモリシステムは、様々なシステムバスクロック周波数に従って メモリのタイミング分解能を向上させるほどに柔軟ではない。

これら従来のメモリシステムの例は以下の参考文献に開示されている：　１９９ ０年９月４日付けの米国特許第４．９５４．９５１号；Ａｄｖａｎｃｅｄ　Ｍｉ ｃｒｏ　Ｄｅｖｉｃｅｓ社の製品仕様書、”４Ｍ　ＣｏｎｆｉｇｕｒａｂｌｅＤ ｙｎａｍｉｃ　Ｍｅｍｏｒｙ　Ｃｏｎｔｒｏ１１ｅｒ／Ｄｒｉｖｅｒ−１製品番 号ＡＭ２９Ｃ６６８，１９９０年３月刊行ｉ　ＳＡＭＳＵＮＧ社の製品仕様書、 −Ｄｙｎａ＋ｓｉｃ　ＲＡＭ　Ｃｏｎｔｒｏｔ　Ｉｅｒｓ”、製品番号ＫＳ８４ Ｃ３１／３２．１９８９年１１月刊行；　Ｓｉｇｎｅｔｉｃｓ　Ｆａｓｔ社の製 品仕様書、”Ｉｎｔｅｌｌｉｇｅｎｔ　ＤＲＡＭ　Ｃｏｎｔｒｏｌｌｅｒ”、製 品番号ＦＡＳＴ　７４Ｆ１７６３．１９８９年３月１２日刊行ＨＳｉｇｎｅｔｉ ｃｓ　Ｆａｓｔ社の製品仕様書、−ＤＲＡＭ　ａｎｄ　Ｉｎｔｅｒｒｕｐｔ　Ｖ ｅｃｔｏｒ　Ｃｏｎｔｒｏｌｌｅｒ−１製品番号ＦＡＳＴ　７４Ｆ１７６１．１ ９８９年３月５日刊行；論文−Ｍ−Ｂｕｓ　Ｐｒ。

ｖｉｄｅｓ　Ｐｒｏｃｅｓｓｏｒ　−Ｉｎｄｅｐｅｎｄｅｎｔ　Ｂｕｓ−１Ｍｉ ｃｒｏｐｒｏｃｅｓｓｏｒ　Ｒｅｐｏｒｔ、１９９１年８月７日刊行。

発ｌ匡８」旨 従って、本発明の１つの目的は、様々な大きさおよびクロック周波数を有し得る 様々なタイプのシステムバスと共に使用され得る柔軟性を有するメモリシステム を提供することである。

本発明の別の目的は、様々なプロセッサおよびバスシステムをサポートする新規 のメモリ構造を有するメモリシステムを提供することである。このメモリ構造は 、複数のブロックを含み、ブロックの各々は様々なタイプのメモリチップにより 構成され得、また様々なタイプの大きさを有し得る。

本発明のさらに別の目的は、すべてのＭ−バスレベル１およびレベル２の処理タ イプ、および、同時にコピーバック操作が行われるコヒーレントの読出しを伴う キャッシニ消去操作を効率的にサボー！・シ得るメモリシステムを提供すること である。

本発明のさらに別の目的は、データのためのパリティ発生およびチェック、アド レスのパリティチェックのための追加ビット、および多重プロセッサをサポート するために柔軟性が増大したことによる追加の制御ビットを含む、３２．６４、 および１２８ビツトの大きさのシステムバスをサポートし得るメモリシステムを 提供することである。

本発明のさらに別の目的は、様々なバスクロック周波数を有する様々なタイプの システムバスと接続し得、またメモリのタイミング分解能が向上したメモリシス テムを提供することである。

本発明のさらに別の目的は、複数のデータチャンネルを提供して効率的なデータ 処理を可能とするメモリシステムを提供することである。

本発明のさらに別の目的は、メモリ内の複数のブロックをサポートし、バスおよ びデータの大きさに依存してブロックの１つの中の１つ以上のバンクへの効率的 なアクセスを提供するメモリシステムを提供することである。

本発明のさらに別の目的は、システムバスの通信量を低減して、共通の主メモリ を共有する多重プロセッサの効率を向上させ得るＤＲＡＭコントローラを提供す ることである。

本発明のこれらの目的によれば、主メモリ、およびシステムバスと主メモリとの 間を接続するメモリコントローラを有する高性能のダイナミックメモリシステム が提供される。

主メモリは、複数のバンクを含む少くとも１つのブロックを備える。バンクの各 々は所定のメモリ帯域幅を有する。主メモリの各ブロックはＤＲＡＭタイプのメ モリエレメントにより構成される。

システムバスは、様々な大きさおよび様々なバス周波数を有し得る。システムバ スは複数のプロセッサに接続され、プロセッサの各々が少くとも１つのローカル キャッシュと接続し、これにより主メモリがすべてのプロセッサにより共有され る。本発明の第１の実施態様においては、システムバスは様々なプロセッサシス テムをサポートし得る拡張Ｍ−バスである。

メモリコントローラは、システムバスへのおよびシステムバスからのデータ転送 を制御するために、システムバスからのアドレスおよび制御信号を受け取る制御 回路を含む。コントローラはまた、データ送受信回路を含み、この場合も制御回 路の制御の下で、データをシステムバスへおよびシステムバスから、主メモリへ および主メモリから送受信する。

制御回路はアドレス信号経路および制御信号経路を含む。

アドレス信号経路上には、制御回路には読出しアドレス経路および書込みアドレ ス経路が設けられている。書込みアドレス経路には２つの書込み経路が設けられ ている。一方は、システムバスで連続書込みデータ処理が行われるとき、第１の データ処理アドレスのための経路を提供するために使用される。他方は、第１の ア゛ドレスがＤＰＡＭで実行されている間に、次のデータ処理アドレスを保持す るために使用される。制御信号経路では、制御回路には読出し制御信号経路およ び書込み制御信号経路が備わる。書込み制御信号経路はさらに、第１のデータ処 理制御信号のための第１の経路、および次のデータ処理制御信号を保持するため の第２の経路を含む。

制御回路は、主メモリの構成パラメータ、システムバスの大きざ、およびシステ ムバス周波数増倍率に関するプログラム情報を提供するように構成され、これに より主メモリ内の様々なメモリタイプ、様々な大きさおよび速度を有する様々な タイプのシステムバスがサポートされ、また主メモリのタイミング分解能が向上 する。

データ送受信回路には複数のデータチャンネルが含まれ、各々が少くとも１つの 書込み先入れ先出し部（書込みＦ　ＩＦＯ）を有する書込みデータ経路を備える 。書込みＦＩＦＯはシステムバスから受け取るデータを主メモリに記憶する前に 一時的に保持するもので、ＦＩＦＯに既に保管されているデータを失わずに、す べてのプロセッサがいつでもデータを得ることが可能である。また、書込みデー タ経路では、少（とも１つの他の反射型先入れ先出し部（反射型ＦＩＦＯ）が含 まれ、プロセッサの１つに接続するローカルキャッシュからデータを要求してい る別のプロセッサのローカルキャッシュに転送されるシステムバス上のデータを 捕え、これにより、データは反射型ＦＩＦＯおよびデータを要求しているプロセ ッサのローカルキャッシュに同時に記憶される。各チャンネルは、主メモリのブ ロックのバンクと同じ、所定の大きさのデータバス帯域幅を有する。

各データチャンネルはまた、システムバスと主メモリとの間に、読出しデータの 転送のための読出しデータ経路を含む。

読出しデータ経路にはデータ訂正をサポートするために使用されるエラー検出お よび訂正回路が設けられている。

第２の実施態様においては、２つのデータチャンネルが集積回路の形態の単一の データチャンネルユニットに接続される。データ送受信回路は２つ以上のこれら データチャンネルユニットを含み得る。

メモリコントローラの制御回路はまた、適切なデータチャネルおよびチャンネル ユニットを認識および選択し得る制御論理を含む。この選択はシステムバスの大 きさ、各データチャンネルの状況、および転送されるデータの大きさに依存する 。データバースト書込みの間は、各ユニットのチャンネルは他の方法で操作し得 、これにより主メモリ境界内のさらに多（のデータ語を適切なチャンネルに蓄積 し得、主メモリへの効率的な転送が可能となる。

第３の実施態様においては、主メモリは複数のブロックに分かれ、各ブロックを 各々異なるＤＲＡＭタイプの構成とし得る。

各ブロックは同一のＤＲＡＭタイプの複数のバンクを含む。

主メモリシステムはまた、バス周波数を増加させる周波数乗算器を含み、主メモ リのタイミング分解能を向上させるメモリクロックを提供する。周波数乗算器は 、プログラム可能メモリコントローラにより生成されるバス周波数乗算ファクタ ーを使用する。

第４の実施態様においては、プログラム可能メモリコントローラは、プログラミ ング機能を記憶する多くのプログラムレジスタを含む。これらプログラムレジス タの中には、多様な制御用の情報を記憶するコマンドレジスタがある。これらの 情報には、主メモリのブロック数および各ブロックの大きさおよびプロセッサの メモリマツプにおける位置、バスの大きさ、バス周波数乗算ファクター、および エラー検出および訂正回路のデータ帯域幅をプログラミングすることが含まれる 。タイミング分解能が向上した主メモリ読出しおよび書込み操作のための制御信 号のタイミングを記憶するために、タイミングレジスタが設けられている。メモ リコントローラはまた、各データチャンネルにおける各ＦＩＦＯの状況（空白か 空白でないか）、およびデータ処理の間に発生するエラー情報、などの各データ チャンネルの状況を記憶する状況レジスタを含む。また、全体のメモリマツプに おける主メモリのブロックのローカル情報を記憶するために供給される位置プロ グラムレジスタが含まれ、これはコンパレータに接続し、これにより、入力アド レスが位置プログラムレジスタ内のプログラムされた位置の１つに符合するとき メモリ内のブロックの１つを正しく選択することが可能となる。位置プログラム レジスタには、どのプロセッサのアドレスビットがアドレスと符合するかを認識 するために使用されるマスクビットを記憶するためのマスクレジスタが接続され ている。

上述のおよび他の本発明の特徴および利点は、以下の図面を参照して、後述する 実施態様の詳細な説明を研究すれば明かとなる。

の　な會　Ｂ 図ＩＡは単一プロセッサシステムの１つの例を示す。

図ＩＢは単一プロセッサシステムの他の例を示す。

図ｔＣは、キャッシュを使用する多重プロセッサシステムを一般的に示す。

図２は、本発明により構成される主メモリ構造の１つの実施態様を示す。

図３は、本発明により構成されるメモリコントローラの制御回路の１つの実施態 様のブロック図を示す。

図４は、本発明により構成されるメモリコントローラ回路のデータ送受信回路の １つの実施態様のブロック図を示す。

図５は、本発明により構成されるメモリコントローラ回路のデータ送受信回路で 使用されるエラー検出および訂正装置（ＥＤＣ）の１つの実施態様のブロック図 を示す。

図６Ａ−６Ｅは、様々なバスの大きさを有するシステムバスおよび様々な大きさ のデータのデータ処理を効率的にサポートする、データ送受信回路の配置の様々 な実施態様を示す。

な　の−な１日 以下に、本発明により構成されるメモリシステムの実施態様について述べる。

メモリシステムはＤＲＡＭ構造および独自のＤＲＡＭコントローラを含む。その ＤＲＡＭコントローラは、大規模なメモリ構造、および３２．６４、または１２ ８ビｙ）データ幅などの様々なバス幅を有し、また２５Ｍｈｚ、３３　Ｍｈｚ、 ４０Ｍｈｚ、または５０Ｍｈｚなどの様々なバスクロツタ周波数を有するいくつ かのバスをサポートするのに適している。メモリシステムはまた、様々なプロセ ッサシステムに対する高性能および高効率のメモリ動作を行うために、多くのバ ス処理をサポートするのに適している。このようなプロセッサシステムには、図 ＩＡおよびＩＢに示すような単一プロセッサシステム、ならびに図ＩＣに示すよ うな多重プロセッサシステムが含まれる。ＤＲＡＭコントローラには、ＤＲＡＭ 制御装置（ＤＲＡＧ）およびデータ送受信装置（ＤＳＲＤ）が含まれる。ＤＲＡ ＧはシステムバスとＤＲＡＭとの間のＤＳ［？Ｄに接続される。

ＤＳＲＤはシステムバスとＤＲＡＭとの間に接続される。システムバスは単一の 多重アドレス／データバスで有り得、または複数の個別のアドレスおよびデータ バスを含み得る。バスインターフェースは完全に同期され、バスクロックの立ち 上がりを使用する。バス信号の定義はＭ−バス標準の拡張であるため、Ｍ−バス は追加のプロセッサシステムをサポートするために使用され得る。

本発明のメモリシステムは、高性能のアドレス／制御経路および少くとも１つの 高性能のエラー検出および訂正データ経路よりなる。アドレス／制御経路上、メ モリコントローラには多くのバスシステムおよびデータ処理のためのメモリアク セスを効率的に制御するプログラム可能ＤＲＡＧが設けられている。データ経路 上、メモリコントローラにはＦｆＦＯバッファおよびエラー検出および訂正メカ ニズム（ＥＤＣ）を含むＤＳＲＤが設けられている。ＤＳＲＤは、書込み時には 高性能データバッファおよびデマルチプレクサとして、また読出し時にはエラー コレクタとして機能する。ＤＲＡＣおよびＤＳＲＤは各々集積回路とされ得る。

１．　メモリ構造 図２に、本発明により構成されるメモリ構造の１つの実施態様を示す。図２のメ モリは複数のＤＲＡＭチップを使用して構成される。

図２のメモリは４つのブロック（ブロック０−３）に分けられる。各ブロックは ４つのバンク（バンク０−３）を含む。各バンクは３９ビット幅（すなわぢ、３ ２個のデータビットおよび７個のエラーチェックビット）である。バンク０−３ は１５６ビツト幅のブロックとして同時にアクセスされ得、これにより最大メモ リ性能が得られる。

メモリは、メモリコントローラのメモリ側に接続される１２本のアドレスライン （行アドレスおよび列アドレスとして多重化される）を有する。メモリはまた４ 本のＤＲＡＭ読出し／書込みライン！ｉＷ［３−０］　（アクセスされたブロッ クの４−３９ピツトノインク各々に対して１本）、およびメモリコントローラの メモリ側に接続される各々４本のＲＡＳ　［３：　Ｏ］およびＣＡＳ［３：Ｏ］ 制御ラインを含む。メモリは初期の書込みサイクルを使用して書き込まれる。す なわち共通の入出力を有するＤＲＡＭチップは、各々別の入出力を有するＤＲＡ Ｍチップと同じ方法で制御される。

このような大規模構成のＤＲＡＭを使用するとき存在する実質的なアドレスおよ び制御容量を駆動するために、外部ノ寸ソファが必要とされる。

メモリコントローラチップセット（ＤＳＲＤおよびＤＲＡＧ）は、２５６Ｋ　ｘ 　１または４、ＩＭ　ｘ　１または４、もしくは４Ｍ　ｘ　１または４、および １６Ｍ　ｘ　Ｉ　ＤＲＡＭチップのいずれかをサポートするように設計される。

コントローラはまた、もっと大きな４メガビットＤＲＡＭ　（２５６Ｋ　Ｋ　１ ６）およびさらに大きな１６メガビツトＤＲＡＭ　（ＬＭ　Ｘ　１６）も、これ らの装置が利用可能になればサポートし得る。メモリシステムの最大全容量は２ ５６Ｋ　ｘ　Ｉ　ＤＲＡＭを使用し単一のブロックを有する４メガバイトから、 １６Ｍ　ｘ　Ｉ　ＤＲＡＭを使用し全部で４個のブロックを有する１ギガバイト まで拡張し得る。記憶容量は２進増分で拡張可能である。ＤＲＡＭチップのタイ プは１つのブロックを構成する４つのバンクすべてにおいて同一である。しかし 、各ブロックは異なるタイプのＤＲＡＭを有し得る。ＤＲＡＭ構造の可能な構成 を下記の表１に示す。

多重周波数クロック（４Ｃｌまたは５０Ｍｔｌｚバスクロックでは２倍、３３Ｍ Ｈｚバスクロックでは３倍、または２５ＭＨｚパスクロックでは４倍）が入力さ れ、これによりＤＲＡＭのタイミングが１０ナノ秒（４０ＭＨｚパスクロックに 対しては１２．５ナノ秒）の間隔に制御される。

１５６ビツトプロソクの各々は、他のブロックのデータラインのそれぞれに接続 されるデータラインを有している。適切なブロックは、それのＲＡＳおよびＣＡ Ｓラインをアサートすることによって選択される。選択されたブロックから得ら れる１５６ビツトはＤＳＲＤを通過し、ここでデータのチェックおよび必要であ れば訂正が行われる。エラーチェックピットは除去され、データはバス上に位置 づけられる。メモリは３２．６４、または１２８ビツト幅のデータ経路をサポー トし得る。

短１ 主メモリのブロックの各バンクは、６４デー・タビットなどの他の所定のデータ 幅によっても構成され得る。

（以下余白） ２、バス構造およびその定義 システムバスは、現在市販されているＭ−バスを含む、様々なバスを含み得る。

本発明によると、多重プロセッサシステムを効率的にサポートするために、バス 信号仕様は、再編成および拡張され得る。１つの実施態様において、信号仕様に は、現存する３２−１６４−１および１２８ビツトデータをサポートするために 、データパリティ生成、データのチェックおよびアドレスパリティチェックのた めの付加ビット、ならびに様々なプロセッサシステムをサポートする制御ビット が設けられている。分離アドレスおよびデータ線は、非多重システムバスアプリ ケーションをサポートするために提供され得る。信号はまた、Ｍ−バス適合性を サポートするために多重化され得る。信号仕様は、本発明のメモリシステムと協 同して、バーストを含むすべてのＭ−バスレベル１およびレベル２のトランザク ションタイプをサポートするばかりでなく、バーストトランザクションの早期終 了を可能にし、様々なバーストオーダ（連続およびＩｎｔｅｌ型バースト）のサ ポートを提供し、様々なプロセッサのバースト長要件（Ｉｎｔｅ１％Ｍｏｔｏｒ ｏｌａ、　５ｐａｒｃ）のサポートを提供し、そしてＦＩＦＯへのキャッシュデ ータ線の書込みボスティングを可能にする。さらに、読出し／書込みまたはＩ１ ０動作は、読出しから書込み、または書込みから読出し等のデータトランザクシ ョンの変換を許すために禁止され得る。その結果、バストランザクシ冒ン速度が 向上する。

例えば、システムバスを介して転送された制御信号は、アドレス信号（Ａｄ）　 、アドレスフェーズを同定するアドレスストローブ信号（ＡＳ”）、データフェ ーズを同定するデータストローブ信号（ＤＳ”）、アドレス／データパリティｆ ｆ１Ｍ　（ＡＤＰ）、およびバストランザクションの早期終了のためのデータバ ースト最終信号（ＢＬＳＴ）を含み得る。さらに、制御信号は、バスインターフ ェースモードを同定スるインターフェースモード信号（ＩＭＤ）、トランザクシ ョンタイプを特定するトランザクションタイプ信号（ＴＹＰＥ）、バストランザ クション中に転送されるバイトの数を特定するトランザクションサイクル号（Ｓ ＩＺＥ）、およびすでに進行しているＤＲＡＭ読出し／書込みまたは１１０サイ クルを中止するメモリ抑制信号（ＩＮＨ）を含み得る。他の制御信号は、抑制さ れたトランザクションサイクルを他に転送するサイクル信号（ＴＲＣ）を変換さ せる変換サイクル信号（ＴＲＣ）、スヌープウインドを、タイミングレジスタに おいてプログラムされたタイミングインターバルを越えて延長させるスヌーブウ インド信号（ＳＮＷ）　、バスマスクにトランザクション確認を提供する確認信 号（ＢＡＣＫ）、バスエラー発生を示すエラー信号（ＢＥＲＲ）、および反射読 出しトランザクション中のバスを保持する、ＤＲＡＧによって生成されたバス要 求信号（ＢＲ）を含み得る。さらに他の制御信号は、バスオーナーシップの保持 中に、ＤＲＡＧ８によってアサートされるノ（ス話中信号（ＢＢ）、バス許諾信 号（ＢＧ）、およびエラー条件が発生するときに常にアサートされる割り込みア ウト信号（ＩＮＴ）。

最後に、制御信号は、すべてのパストランザクションを同期させるクロック信号 （ＣＬＫ）、強化タイミングをＤＲＡＭに発生させる多重周波数クロック信号（ ＭＣＬに）、ＤＲＡＭをリセットするリセットイン信号（ＲＳＴＩＮ）、および 同定信号（ＩＤ）を含み得る。

以下に、これらの制御信号のい（っかについてより詳細に説明する。

ＩＭＤは、Ｍ−バスモードまたは一般的なバスモードのような主要メモリシステ ムに現在連結されてる、バス型またはバスモードを特定するのに使用される。

ＴＹＰＥは、アドレスフェーズ中のデータトランザクションタイプを特定する。

ＴＹＰＥビットの解釈は、ＩＭＤによって決定される。例えば、ＩＭＤが、バス 型は５ＰＡＲＣ型であると示すとき、ＴＹＰＥＬ’ットは、書込み、読出し、コ ヒーレント無効、コヒーレント読出し、コヒーレント書込みおよび取り消し、お よびコヒーレント読出しおよび無効を含む、すべてのデータトランザクションタ イプの５ＰＡＲＣＭ−バスを同定する。ＩＭＤが、バス型は一般型であると示す ときには、ＴＹＰＥビットは、書込み、読出し、デフォルトバーストサイズにお ける読出し、書込み、デフォルトバーストサイズにおける書込み、連続バースト オーダ、非連続バーストオーダ（Ｉｎｔｅｌプロセッサ等）、ポストされた書込 み、デフォルトバーストサイズにポストされた書込み、およびバス上のバイト０ の位置を含む、様々なデータトランザクションタイプのＭ−バスまたは一般的ア プリケーシゴンを同定する。バイト０は、バス上の最低バイトまたはバス上の最 高バイトのいずれかとして発生する。

５ＩＺＥピツトは、トランザクシランサイズ、およびイネーブルされる特定の１ つのバイトまたは複数のバイトを特定するのに使用される。トランザクションサ イズは、バイト、ハーフワード（２バイト）、ワード、ダブルワード、１６バイ トのバースト、３２バイトのバースト、６４バイトのバースト、または１２８バ イトのバーストを含み得る。特定バイトイネーブル情報は、バイトイネーブル、 ならびに１４８６および６８０４０のようなプロセッサと互換性のある誤配置さ れ元データ転送を提供するために、オリジナルＭ−バス仕様に加えられる。バイ トイネーブルのすべての組合せは、同時にアサートされ得る。トランザクション サイズ情報の解釈は、アドレス信号における特定の１つまたはそれ以上のバイト のアドレスの機能であり、それにより、メモリ制御器における１つまたはそれ以 上のデータチャネルの選択、または主要メモリにおけるバンクの１つまたはそれ 以上のバイトへのアクセス、または主要メモリによける１つまたはそれ以上のバ ンクへのアクセスが可能になる。

ＰＭＤビットは、パリティ計算アルゴリズムを特定し、パリティ計算に関与する 信号を同定する。ＰＭＤビットは、全システムバスサイクルにおいて有効である 。パリティモードは、ディスエーブルとなったパリティ計算、計算されたアドレ スパリティ計算されたデータパリティ、計算されたアドレスおよびデータパリテ ィ、計算された奇数パリティ、または計算された偶数パリティを含む。

ＢＡＣＫビットは、トランザクション確認信号をマスクシステムプロセッサ（す なわち、バスマスタ）に提供スる。Ｍ−バスモードにおいて、確認信号は、補正 不可能なエラー、有効なデータ転送、およびアイドルサイクルのようなＭ−バス 定義を含む。一般的なモードでは、確認信号は、有効なデータ転送、エラー例外 、およびアイドルサイクルを含み得る。

ＡＳは、バスマスタによってアサートされ、トランザクションのアドレスフェー ズを同定する。

ＤＳは、トランザクションのデータフェーズ中でバスマスタによってアサートさ れる。ＤＳは、ＤＲＡＧにおいて内部的にバイブラインされ、データが転送され るクロックサイクルの１つ前のクロックサイクルに現れる。データは転送され、 ＢＡＣＫは、ＤＳがアサートされる（但し、ＤＲＡＭ制御器が転送を確認し得る 場合）クロックサイクル後のすべてのシステムバスサイクルにおいてアサートさ れる。バスマスタは、Ｄｓを使用して、サイクル毎をベースとした追従応答を制 御（中止）し得る。

ＢＬＳＴは、バスマスタによって使用され、早期にパストランザクションを終了 する。ＢＬＳＴは、ＤＳがまたアサートされるクロックサイクル中においてのみ 認識される。従って、ＢＬＳＴは、最終的に所望されるデータ転送の１つ前のシ ステムバスサイクルとしてアサートされなければならない。

ＩＮＨは、多重プロセッシング環境におけるキャッシュ制御器によってアサート され、すでに進行中のＤＲＡＭ読出し／書込みまたはレジスタＩ１０サイクルを 中止する。データ転送が開始する前にＩＮＨが受け取られると、動作は、すべて のデータが転送される前に中止される。メモリ制御器がバス確認を開始した後に ＩＮ［］が受け取られると、そのＩＮＨは無視される。メモリが反射型である場 合には、ＤＲＡ、Ｍの読出しは、書込みに変換される。データを保持するスヌー ブキャッシュから発生するＢＡＣＫ信号は、解釈されて、書込みストローブをＦ ＩＦＯ／ＥＤＣデータ経路に提供する。禁止された書込みはまた、オーナーシッ プの読出しに変換され得る。

ＴＲＣは、アサートされると、禁止された読出しサイクルを書込みサイクル（反 射型）に、または禁止された書込みサイクルを読出しサイクル（オーナーシップ の読出し）に変換する。

ＳＮＷは、アサートされると、スヌーブウインドを、Ｉ）ＲＡＭタイミングレジ スタにプログラムされた値から生じるインターバルを越えて延長させる。この信 号は、もし使用されないと、永久にディアサートされ得る。

ＢＥＲ）ｌは、バスパリティエラーがデータトランザクションのアドレスまたは データフェーズ中に発生したことを示す。信号は、非同期的（すなわち、１つま たはそれ以上の後のクロック）にアサートされる。この信号は、エラーが発生す る１つ後のサイクルで有効で、解除されるまで有効である。信号は、コマンドレ ジスタに適切なビットを書き込むことによって解除される。

ＢＲは、反射型読込みトランザクション中にＤＲＡＧによって発生される。主要 メモリシステムによって発生したＢＲは、システムのバス仲介ロジックに対する オーナーシップのための最高のプライオリティ要求として解釈される。さらなる システムバストランザクションは、主要メモリへの進行中の書込み（反射型読出 しから生じる）が終了するまで停止される。オリジナルのＭ−バス仕様は、２つ のキャッシュの間で転送されるデータが同時にＤＲＡＭに書き込まれる間に、次 のバストランザクションを遅延させる反射型主要メモリの明示的なメカニズムを 有さない。要求するキャッシュとキャッシュデータオーナとの間の確認データ転 送のより複雑なプロトコルを有するシステムは、ＢＲを使用して、次のトランザ クションがＤＳＲＤ中の反射型データ経路にオーバーライドするのを防止するた めにデータストローブを形成し得る。

ＢＧは、ＢＲに応答して外部仲介ロジックによってアサートされ、ＤＲＡＧがバ スの認可されたオーナーシップであったことを示す。

ＢＢは、そのバスのオーナーシップの存続のためにＤＨＡＣによってアサートさ れる。ＤＲＡＧは、反射型読出し動作中に、主要メ％　ＩＪ　書込みトランザク ションを完了する際に、バスを必要とし得る。

ＩＮＴは、エラー条件が発生したときに常にアサート（もしイネーブルされる場 合に）されるオープンＤＲＡＭ出力である。例アサートされるＩＮＴを引き起こ し得る。

ＣＬＫは、すべてのバスデータトランサクシ３ンを同期させる。

例えば、最大クロック周波数は、５０Ｍｈｚであり、すべてのデータトランザク ションは、クロック信号の立ち上がりにおいてストローブされる。

Ｒ３ＴＩＮは、ＤＲＡＣをリセットするのに使用される。信号は、少な（とも４ つのクロックについてアサートされなければならない。

（Ｄビットは、２つの解釈を有する。ＩＭＤがＭ−バスモードを示すときには、 ＩＤビット解釈は、完全にＭ−バス互換性である。

Ｍ−バスモードでは、ＩＤフィールドは、ポートレジスタおよび他のＩ１０レジ スタにアクセスするためのＭ−バスアドレス空間内の様々な形態の空間を選択す る。非Ｍ−バスモードで使用されるときには、ＩＤビットは、アドレス信号と連 結して使用され、パストランザクションの特性を限定し、１１０レジスタまたは ＤＩ？ＡＭメモリを選択する。ＩＤビットと、限定された一般的（非Ｍ−バス） 動作の固定値との間には、適合が必要である。

第２の実施態様では、システムバス仕様１；！、　５ＰＡＲＣ，１８６０゜１４ ８６およびＭｏｔｏｒｏｌａ　６８０４０．８８０００シリーズおよびＭＩＰＳ 　Ｒ３０００およヒＲ４５００シリーズを含むさらなるプロセッサシステムをサ ポー　トし得るＭ−バス標準（ＥＭババス呼ばれる）の拡張である。ＥＭ−バス では、Ｍ−バス信号のいくつかが保存され、Ｍ−バス信号のいくつかが再定義さ れ、エンハンスされ、いくつかの新しい信号が加えられる。

すべてのＥＭ−バストランザクンヨンは、アドレスフェーズ、次いでデータフェ ーズに分離される。アドレスフェーズは、アドレスストローブ信号（ＡＳ’）の アサーションによって同定され、１つのＥＭ−バスサイクル中存続する。データ フェーズは、アドレスフェーズに素早く後続し、１つまたはそれ以上のクロック サイクル中存続し得る。データフェーズは、データストローブ（ＤＳ”）のバス マスタアサーション、およヒＡｓ”の同時ディアサーションによって同定される 。バスマスタは、ＤＳ”をディアサーションすることによってデータトランザク ションを一次的に妨害し得る。ＤＳ”は、その使用を必要としないシステムに永 久にアサートされ得る。ＥＭ−バス拡張によって、多重アドレスおよびデータバ スが可能になるが、それらはＭ−バスのように強制ではない。Ｍ−バスのように 、多重によってＡＤ［０：６３］を形成するときには、アドレス（およびＡＤ［ ３６：６３］を形成する属性）は、ＡＳ”と同時にアサートされ、データは、Ｄ Ｓ゛と同時にアサートされ得る。

ＥＭ−バス信号は、以下の表２において要約される＝（以下余白） ［２− ＥＸＴ欄においてＸと記される記号は、Ｍ−バス仕様ではな（、ＥＭ−バス仕様 において存在する。Ｒ（再定義された）と記される記号は、Ｍ−バスにおいて記 載されるが、このＥＭ−バス仕様においては再定義およびエンハンスされる。Ｄ Ｍ（脱多重化された）と記される記号は、Ｍ−バスにおけるように、同一の機能 定義を有するが、ＥＭ−バスにおけるデータ線と多重化される必要はない。ＤＲ Ｃ欄においてＸとして記される信号はすべて、ＤＲＡＭ制御器チップセットへの 入力を必要とする。ＤＲＣ欄においてＯと記される記号は、メモリシステムの様 々なサブシステムにおいて必要とされ得るオプションである。

トランザクションのアドレスフェーズ中では、Ａ［Ｏ：３５１は、トランザクシ ョンアドレスを含む。このアドレスは、ＡＳ−中に有効である。さらに、ＡＰ［ Ｑ：３］は、トランザクションアドレスの最低の３２ビツトのパリティを反映す る。パリティは、Ａ［３３：３５］にはサポートされない。これらのパリティビ ットは、ＡＳｏのアサーション中にのみ有効でなければならず、従って、最低の ４つのデータパリティビットと多重化され得る。パリティの意味（すなわち、奇 数／偶数およびイネーブル／ディスエーブル）は、パリティモートビブト、ＰＭ ［Ｏ：２］によって特定される。パリティは、表３に示されるように割当てられ る。

トランザクションのデータフェーズ中では、Ｄ［０：６３］は、トランザクショ ンの最低の６４ビツトを含む。個々のバイトイネ　゛−プルを特定するサイズビ ットは、トランザクション属性として特定される。データは、ＤＳ”のアサーシ ョン中にのみ転送される。Ｄ［Ｏ：６３］は、アドレスおよびトランザクション 信号と多重化され、オリジナルのＭ−バス定義との互換性を維持する。

バイト順序規則は、ＴＹＰＥビットによって定義される。

トランザクションのデータフェーズ中では、Ｄ［６４：１２７］は、トランザク ションの上部６４データビツトを含む。個々のバイトイネーブルを特定する５Ｉ ＺＥビツトも、トランザクション属性として特定され、データは、再度、ＤＳ” のアサーション中にのみ転送される。Ｄ［６４：１２７］ビツトがオプションで あることに留意すること。バイト順序規則は、ＴＹＰＥビットによって定義され る。

トランザクションのデータフェーズ中では、ＤＰ［Ｏ：１５］は、データバスの パリティを特定する。パリティの意味（すなわち、奇数／偶数およびイネーブル ／ディスエーブル）は、パリティモードビット、ＰＭＤ［０：２］によって特定 される。これらのパリティビットは、ＤＳ−のアサーション中にのみ有効でなけ ればならない。従って、ＤＰ［０：３］は、ＡＰ［０：３］と多重化され得る。

ＤＰ［Ｏ：１５］は、表４および５によって示されるように割り当てられる。

（以下余白） ＆　ヤ 振り Ｍ−バス仕様は、すべてのトランザクションのアドレスフェーズにおいて、ＭＡ Ｄ［３６：６３］として発生する多数のトランザクション属性を同定する。これ に対して、ＥＭ−バス延長は、これらのトランザクション属性信号を分割し、そ れらをエンハンスメントとして特定する。ＴＹＰＥおよび５ＩＺＨの定義は、５ ＰＡＲＣ以外のプロセッサプロトコルを扱えるように拡張される。５ｐａｒｃプ ロセツサに関しては、ＴＹＰＥおよび５ＩＺＥビツトは、Ｍ−バス仕様における ように、それらの解釈を保持する。ＩｎｔｅｌまたはＭｏｔｏｒｏｌａプロセッ サに関しては、これらのビットは、各々のバスインターフェースの特異性を扱え るように再定義される。

ＴＹＰＥおよび５ＩＺＨの解釈は、ＥＭ−バスＩＭＤビットによって特定される 。Ｍ−バス信号ＡＤ［０：６３］、ＥＭ−バスＡ［０：３５］およびトランザク ション属性の関係は、以下の表６に定義される。

ｔら これらのトランザクション属性はすべて、ＡＳ”がアドレスフェーズにおいてア サートされる間有効である。

ＴＹＰＥおよび５ＩＺＨの定義はまた、様々なプロセッサバス特性を扱えるよう に拡張される。これらの拡張された定義は、ＳＰＡ　ＲＣ，ｉ　８６０．１４８ ６およびＭｏｔｏｒｏｌａ　６８０４０．　８８０Ｏｏシリーズ、およびＭＩＰ Ｓ　Ｒ３０００および１１４０００シリーズを含むプロセッサシステムをサポー トする。

アドレスフェーズにおいて、ＴＹＰＥ［５：Ｏｌは、トランザクションタイプを 特定する。ＴＹＰＥピッ）　（ＳＰＡＲＣＭ−バス互換性または一般インターフ ェース）の解釈は、表７および８において示されるように、ＩＭＤビットによっ て決定される。

癖７ 奴　も （以下余白） 一般モード（ＩＭＤ＝１）のＴＹＰＥ［５：Ｏｌの各ビットの機能を、以下に説 明する： ＴＹＰＥ［Ｏｌは、読出しおよび書込みを同定する。０のとき、このビットは、 トランザクションが読出しであることを示す。

■のときには、このビットは、トランザクションが書込みであることを示す。

ＴＹＰＥ［１］は、連続または非連続バーストのようなバーストオーダを同定す る。ＴＹＰＥ［１］＝Ｏのとき、バーストオーダは、連続である。ＴＹＰＥ　［ １］　＝ｌのとき、バーストオーダは、非連続である。

幅Ｎバイト（Ｎ＝４．８または１６）のシステムバスであるとすると、５ＩＺＥ 　Ｓ＞Ｎ　（ここで、５＝ｋＮ、　ｋ＝２°、ｉは、整数＝〉１、およびＮｋ＜ ＝１２８バイト）のすべてのトランザクションがバーストを構ＴＹＰＥ［２］ビ ツトは、二者択一の解釈を有する。ＴＹＰＥ［２］＝０のとき、バイトにおける トランザクション長さは、５ＩＺＥ［２：０１の値によって与えられる。ＴＹＰ Ｅ［２１・１のとき、トランザクション中にイネーブルされるバイトは、それら の各々のサイズビットが低いとアサートさせるときに特定される（例えば、５Ｉ ＺＥ［Ｎ〕°は、ＢＹＴＥ［Ｎ］がトランザクションに関与することを意味する ）。詳細は、５ＩＺＥ［７：Ｏｌの定義を祭照のこと。

ＴＹＰＥ［３］は、小エンジアンおよび大エンジアンを特定する。

プロセッサは、２つの方法のうちのいずれかで、バス上のＢＹＴＥ　Ｏの位置を 定義し得る。ＢＹＴＥ　Ｏがバス上の最低バイトとして発生するか（Ｄ［７：Ｏ ｌ−小エンジアン、ＴＹＰＥ　［３］・０）、またはＢＹＴＥ　Ｏは、バス上の 最高バイトとして発生する（大エンジアン−Ｄ［Ｍ：Ｍ−７］、ここで、Ｍ−Ｂ 、　−１，肌は、バス幅ビットであり、ＴＹＰＥ［３］＝１）　、詳細は、５Ｉ ＺＥ［７：０１ビツトの定義を参照のこと。

ＴＹＰＥ［４］は、書込みボスティングに関連する。ＴＹＰＥ［４］−１のとき 、書込みデータは、書込みｆＨｏにポストされ、そこで、次の読出しが完了する までとどまる。これは、ドラム読出しが完了した後まで、実際のドラム書込みを 延期させるために使用され得、それによって、キャッシュ線フィルの速度が増加 する。

ＴＹＰＥ［５］は、デフォルトバーストモードを特定する。ＴＹＰＥ　［５］二 〇のとき、トランザクションサイズは、５ＩＺＥ［７：Ｏｌによって特定される （これは、ＴＹＰＥ　［２］によって解釈される）。ＴＹＰＥ　［５］＝１のと き、トランザクションサイズは、コマンドレジスタへプログラムされたデフォル トバーストサイズによって特定される。

（以下余白） ５ＩＺＥ［７，０］は、メモリシステムにデータトランザクションサイズを知ら せるために備えられている。アドレスフェーズの間に、５ＩＺＢ［２：Ｑ］は、 バストランザクシ璽ンの間に伝送されるバイト数を指定する。５ＩＺＥ［７：３ ］は、バイトイネーブルされ、ミスアラインされたデータ伝送であって、１４８ ６および６１３０４０プロセツサと互換性のあるデータ伝送を与えるためにオリ ジナルのＭパス仕様に追加された。５ＩＺＨの解釈は表９〜１３に示すように、 ＴＹＰＥ［２］によ一ンて決定される。

表　ＩＯ バイトイネーブルとなったバイトのいかなる組み合せも同時にアサートされ得る 。通常、プロセッサではバイトイネーブル信号が連続的（ｃｏｎｔｉｎｇｕｏｕ ｓ）であることを必要とする。

無効な組み合せと有効な組み合せとを区別するチェックは行われない。

（以下余白） 表１１ （以下余白） 表　１３ ＩＤ［３：Ｏｌ。ＩＤビット識別は２つの解釈を有している。ＩＭＤ−０の時、 表１４に示すように、ＩＤ解釈は厳密にＭ−バス互換性がある。

そこで、ＩＤフィールドは、ポートレジスタまたはその他の■１０レジスタにア クセスするための、Ｍ−バスアドレス空間の範囲内で様々な構成空間を選択する 。非Ｍ−バス適応で用いられた場合（ＩＭＤ−１）には、ＩＤビットはアドレス 信号と共に用いられ、バストランザクシゴンの特性を規定し、Ｉ１０レジスタま たはｄｒａｗメモリを選択する。規定された一般的（非Ｍ−バス）動作を行うに は、ＩＤ［３：０１と、表１５に示した固定値とは適合していなければならない 。

（以下余白） 表１４ パリティモードピットＰＭＤ［Ｏ：２］は、パリティ計算操作アルゴリズムを指 定し、パリティ計算操作に関連する信号を職別する。これらは、全システムバス サイクルの間有効である。

これらのビットは表１６に示すように規定される。

（以下余白） 表　１６ ＤＳ”は、トランザクションのデータフェーズの間にバスマスターによってアサ ートされる。データは伝送され、ＤＳ”がアサ−は、ＤＳ”を用いて、サイクル 毎を基準としてスレーブの応答を制御（減速）させ得る。Ｍ−バスはＤＳ’信号 を有していないことに注意されたい。

デフォルトのバースト長は、各トランザクションのアドレスフェーズの間に５Ｉ ＺＥ［Ｏ：３］によって指定される。ＢＬＳＴ”はバスマスターによって用いら れて、デフォルトのバースト長が切り離され得、アサートされるサイクルの間に バストランザクションを早期に終了させる。ＢＬＳＴ”は、ＤＳ”もアサートさ れているサイクルの間識別されるだけである。

ＤＲＰＡ”　＋ｔ、ハＸ　ｖスターによって提供され、次のメインメモリアクセ スが、前回のアクセスと同じＤＲＡＭのページで起こるということを示している 。メインメモリサブシステムは、こ制し得る。この信号は、１つのプロセッサシ ステムの中でのみ用いられる。

ＢＡＣＫ［Ｏ：Ｚドは、Ｍ−バスのＭＲＤＹ”、ＭＲＴＹ”およびＭＥＲＲ”と 同一である。以下の表１７および１８にその機能をまとめる。

表１７ （以下余白） 　ｉｔ ３、ＤＨＡＣ構造 本発明による構造を有する、ＤＲＡＭコントロールデバイス（ＤＲＡＧ）　５０ の実施態様を図３に示す。すべてのパストランザクションは、データフェーズの 後にアドレス／コントロールフェーズに分割されることを想起されたい。ＡＳ” によって指定されるアドレス／コントロールフェーズの間、コントロール信号は 、システムバスを越えてフントロール人カバッファ５２を介してＤＲＡＧ５Ｇ内 に伝送され、パイプラインレジスタ５３に記憶される。さらに、アドレス信号Ａ Ｄ［３５：０１およびアドレスパリティ信号ＡＤＰ［３：ＯＦは、システムバス からアドレスおよびアドレスパリティ人力バッファ９１を介してＤＲＡＧ５０内 に伝送され、パイプラインレジスタ９２内に同時にクロックされる。

また、アドレス／コントロールフェーズの間、アドレス信号ＡＤ［３５：Ｏｌは トランザクションアドレスを有する。このアドレスは、ＡＳ”のアサーションの 間有効なままである。アドレスがＤＲＡＧ５０に入力された後、アドレスパリテ ィは、アドレスパリティチェック回路９５によってチェ・ツクされる。１パリテ イビツトハ、アドレス信号のバイト毎に計算され、アドレスパリティ信号ＡＤＰ ［３：Ｏ］のアドレスパリティ４ビツトに対してチェックされる。ＡＤＰ［３： ０１は、トランザクションアドレスの最も低い３２ビツトのパリティを反映して いる。アドレスパリティは、任意に、データパリティと多重送信され得る。アド レスパリティは、ＡＤ［３５：０３のピット［３５：３３］にはサポートされて いない。パリティのセンス（つまり、偶数／奇数およびイネーブル／ディスエー ブル）はＰＭＤにより指定される。パリティ計算の特性はＰＭＤにより各バスサ イクルごとに指定される。

アドレスパリティ誤差が起こると、トランザクションは終了し、バスエラー信号 ＢＥＲＲがアサートされる。アドレスパスパリティエラーピットは、ＤＲＡＧ５ ０の状態レジスタ７６で設定される。ＢＥＲＲは、トランザクションのデータフ ェーズの間のバスパリティエラー状態を示す。この信号は、同期して（つまり、 １クロツクまたはそれ以上遅れて）アサートされ、エラーが起こった１クロツク 後に有効になり、クリアされるまで続く。信号はＤＲＡＧ５０のコマンドレジス タ７３に適切なビットを書き込むことによってクリアされる。

システムバスからのすべての同期入力は、クロックの立ち−Ｌがり開始時に有効 になると考えられる。同期制御入力のいくつかは、バスサイクルのアドレスフェ ーズの間にＡＳ”のアサーシコンによって有効になる。これら後者の制御入力に は、バスタイブを識別するための信号ＩＭＤ、データトランザクンゴンタイプを 指定するための信号ＴＹＰＥ、データトランザクシ冒ンサイダンサイズるための 信号５ＩＺＥが含まれる。

本発明によると、ＤＲＡＧ５０のアドレス経路および制御経路は、それぞれ分割 され、キャッシニパージ動作がサポートされ得る。アドレス経路には、読み出し トランザクションのための読み出しアドレス経路（すべての標準Ｍ−バス読み出 しトランザクションを含む）、および書込みアドレス経路が含まれる。

さらに、書込みアドレス経路には、２つの連続した書込みトランザクションアド レスのうち、第一のアドレスのための第一経路、および、２つの連続した書込み トランザクションのうち、第一書込みトランザクションにＬＬ、第二のアドレス のための第二経路が含まれる。書込みアドレスレジスタ１１２は、第二経路に備 えられ、第ニアドレス信号を保持する。プロセッサは、通常、アドレスが確認さ れるまでデータトランザクションアドレスを保持する機構は有していない、とい うことに言及しておこう。本発明のＤＲＡＧ５０の構成によって、より効率的な データトランザクションが可能になる。制御経路には、通常および反射読み出し 制御信号のための読み出し制御信号経路、および書込み制御信号経路が含まれる 。書込み制御信号経路は、また、２つの連続した書込み制御信号のうち第一の信 号のための第一経路、および２つの連続した書込み制御信号のうち、第一書込み トランザクションの直後に続く第ニドランザクジョンに伴った第二の信号のため の第二経路を含む。書込み制御レジスタ６２は、第二経路に備えられ、第二制御 信号を保持する。

マルチプレクサ６３および１１３は、それぞれ、通常書込みおよびポストされた 書込みアドレス、／′制御信号がらの書込みアドレス／制御信号を選択するのに 用いられる。選択された書込み制御信号および書込みアドレス信号は、それぞれ 、書込み制御レジスタ６５および書込みバーストカウンタ１１４に伝送される。

読み出し制御信号および読み出しアドレス信号は、それぞれ、読み出し制御レジ スタ６４および読み出しバーストカウンタ１１６に記憶される。書込みおよび読 み出し制御レジスタ６４および６５の内容は、リフレッシュ制御回路８５がらリ フレッシュ制御信号と共に、制御ソースマルチプレクサ６８によって選択される 。制御ソースマルチプレクサ６８から選択された信号は、状態およびタイミング 制御ロジック７２に伝送される。読み出しおよび書込みアドレスバーストカウン タ１１４および１１６のｆｉ上部からのアドレスは、アドレスソースマルチプレ クサ１２１によって、リフレッシュ回路８５のリフレッシュアドレスカウンタか らのアドレスと共に多重伝送される。ＤＲＡＭ動作のためのアドレスは、これら ３つのソースのうちの１つから起こる。特定のソースは、状態およびタイミング 制御ロジック７２によって決定される。書込みアドレスバーストカウンタ１１４ は、書込みの間と、（ｌワード以下のバイトの書込みである）読み出し改変書込 みの間と、抑止ＤＲＡＭ書込みの間と、通常書込みから所有権サイクルの読み出 しへの転換が可能となるポストされた書込みの間とにアドレスを供給する。読み 出しアドレスバーストカウンタ１１６は、通常読み出しの間と、反射読み出しの 間とにアドレスを供給する。後者は、メインメモリへの読み出しデータの同期書 込みを伴う、通常読み出しからコヒーレント読み出しへの変換である。

読み出しが行われ、ポストされた書込み信号がその前の書込み動作にアサートさ れると、アドレスパイプラインレジスタ９２の内容は、コンパレータ１０８によ って、書込みアドレスレジスタ１１２のポストされた書込みアドレスと比較され る。２つのアドレスが合致すると、ポストされた書込みが読み出し動作を進める 。それ以外の場合には、読み出しが終了した後に起こるポストされた書込みと共 に即座に入力読み出しが起こる。アドレスバスの最も低い７ビツトは、比較から 除外される。従って、ポストされた書込みのバーストアドレススノくンは、読み 出しのバーストアドレススパンと重複する（あるいはこれを含む、あるいはこれ に含まれる）一方、ＤＲＡＭ構造とのコヒーレントは維持している。

アドレスマルチプレクサ１２１の出力は、行／列ブリマルチプレクサおよび行／ 列アドレスマルチプレクサを有する、行／列マルチプレクサ１２５内に流入する 。行／列ブリマルチプレクサにおいて、アドレス信号は、アドレスプロ・ツタコ ンーノくレータ１０５によって選択されるＤＲＡＭ構造の内の、アクセスされた ブロックにおけるＤＲＡＭチップのサイズに応じて、行アドレスと列アドレスに 分割される。そして、分割されたアドレスは、ＲＡＳ／ＣＡＳ発生回路８７の制 御の下で、ＤＲＡＭの実際のアドレスを発生する行／列アドレスマルチプレクサ １２５内に流入する。

書込みおよび読み出しアドレスカウンタ１１４および１１６は、それぞれ２つの 重複する部分に分割される。各カウンタの下部はシステムバスへのバーストを制 御する。各カウンタの上部はメインメモリへのバーストを制御する。サラニ、各 カウンタの下部は、アドレスビット２および３で重複し、ＤＲＡＧ５０によって 選択されたメモリ内のバンクまたは複数のバンクを指定するＤＳＲＤにおけるチ ャンネルを識別するのにこれらのビットが用いられる。カウンタのアドレス出力 の解釈は、３２−１６４−または１２８−ビットなどのシステムバスのサイズと 、３２−または６４−ビットなどのＤＳＲＤにおけるＥＤＣの幅と、データトラ ンザクションサイズ情報とに依存している。

バーストタイプトランザクションは以下のように規定される。Ｎバイト（Ｎ＝４ ．８または１６）の幅のシステムバスを仮定すると、５ＩＺＥ　ＳＩＨのトラン ザクションであればいずれでもバーストを構成する（ここで、５＝ｋＮ、　ｋ− ２°、ｉは整数＝〉１、かつＮｋ（＝１２８バイト）。アドレスの最も低いｌｏ ｇ２Ｎビットである、Ａ［ｌｏｇ２Ｎ−１１：０１のバーストの間、バスは０（ アラインメント制約）に固定される。次の１０ｇ２にビットである、Ａ［（１０ ｇ２に＋ｌｏｇ２Ｎ−１）　＋　（ｌｏｇ２Ｎ）］は、トランザクションのバー ストカウンタを形成する。ＴＹＰＥビットが、バーストのオーダーが連続である と示している時には、この１０ｇ２にビットのアドレスを連続的に増加すること によって、連続したアドレスが発生される。

すべての１０ｇ２にビットが１であるアドレスに到達した後、カウンタはラップ アラウンドして０になる。この場合、すべてのｌ　ｏｇ２にビットが低い。ハイ オーダーのアドレスＡ［３５：　１０ｇ２に＋ｌ。

ｇ２Ｎ］は固定されたままである。

ＴＹＰＥ［１］＝１の場合、バーストカウンタは、Ｉｎｔｅｌプロセッサの非連 続特性に従って増加する。最も低いｌｏｇ２Ｎビットは再び０（アラインメント 制約）に固定される。次の１０ｇ２にビットである、Ａ［（１０ｇ２に＋ｌｏｇ ２Ｎ−１）：　（ｌｏｇ２Ｎ））が、トランザクションのバーストカウンタを形 成する。これらのビットは、以下のように増加する。

Ａｎ＋２　Ａｎ＋Ｉ　Ａｎ Ａｎ＋２　Ａｎ＋Ｉ　Ａｎ” Ａｎ＋２　Ａｎ＋１°　Ａｎ Ａｎ÷２　Ａｎ＋１”　Ａｎ” Ａｎ＋２°　Ａｎ＋Ｉ　Ａｎ Ａｎ＋２°　Ａｎ＋Ｉ　Ａｎ” Ａｎ＋２°　Ａｎ＋１°　Ａｎ Ａｎ＋２”　Ａｎａｌｏ　Ａｎ” 本発明によるＥＭババス実施態様において、ＴＹＰＥ［１］はバーストのオーダ ー、つまり、連続または非連続を表わす。

システムバーストが起こると、プログラムされたアドレスでデータ伝送が始まる 。通常の動作の間に、システムハスバーストカウンタを、バースト長を法として 増加することによって、連続したアドレスが発生される。カウンタのアドレスは 、一定のプログラムされたバースト長の最高値に達するとラップアラウンドする 。バーストは、プログラムされたバースト長の後に終了し、または、ＢＬＳＴの アサ−シランと共に早期に終了し得る。バーストアドレスは、常に連続的に増加 するわけではない。

Ｉｎｔｅ１４８６プロセツサには、アドレスのための特定のバーストオーダーが 必要である。このオーダーは、Ｉｎｔｅｌバーストモードを指定することによっ てサポートされる。Ｉｎｔｅｌの非連続オーダーを用いたバーストの間でさえ、 カウンタは、バースト長によって指定されるアドレス境界の外側には増加しない 。

システムバースト読み出しおよび書込み伝送が、Ｎピントのバス幅（Ｎ　＝　３ ２．６４、または１２８）を用いるシステムのためにＮビットが配置された境界 上で起こる。

ＤＲＡＧ５（ｌに、反射読み出しトランザクションおよびコヒー之ント読み出し トランザクションを可能にする、出力読み出し要求を中止するよう指示するため に、抑止ラインが提供されている。この信号は、マルチ処理環境における牛ヤツ シ二ブロノクの所有者によってアサートされ、それによって、メインメモリアク セスが抑止されている間に、要求キャッシュにデータを供給し得る。この入力は 、マルチ処理環境において用いられ、抑止ＤＲＡＭ読み出し動作を書込み動作に 変換し、反射メモリを増加させる。スヌーピングキャッシニが、データの有効コ ピーを所有していると判断すると、バスを越えてデータを要求キャッシュに供給 する。同時に、メインメモリが更新される。

プロセッサがマルチ処理環境にデータを書き込もうとすると、そのローカルキャ ッシュが、問題のデータラインの状況（キャッシュ可能か、書込み中、ヒツトま たはミス）を判断せねばならない。キャッシュ可能なラインに書込み動作が起こ った場合には、前もって同一のラインに改変され、有効なコピーのみを有する第 二のスヌービングキャッシュにヒツトが起こり得る。ＤＲＡＭコントローラは、 スヌーピングキャッシュが要求キャッシュにデータを供給する時には、出力書込 み動作を抑止する。データの有効コピーがスヌービングキャプシュに存在しない 場合には、ＤＲＡＭへの書込み動作は抑止され、同じアドレスでの読み出し動作 に変換され得る。

読み出しまたは書込み動作の間、スヌープウインドウがＣＡＳがアサートされる まで伸びる。これらの時間間隔は、その他の全てのＤＲＡＭタイミングと共にプ ログラム可能である。あるいは、システムバスのその他のすべてのデバイスがス ヌーブサイクルを終了するまでウィンドウを伸ばすために、外部入力が提供され ている。

メモリリフレッシュ要求は、メインメモリを有するメモリチップの密度と構造に 応じて変化する。しかし、行は同一の時間間隔でリフレッシュされなければなら ない（この場合、読７．出し動作の後に消去が行われる）。一定のブロックのす べてのバンクが、特定のアドレスで同時に消去される。

状態およびタイミング制御ロジック７ｚは、データ伝送受信デバイス（ＤＳＲＤ ）へのパストランザクションタイプ識別信号（ＦＥＴ）を発生するバス状態回路 と、ＤＲＳＤへのメモリサイクル識別信号（ＦＥＣＲＴ）を発生するメモリ状態 回路とを有している。

本発明によると、タイミング制御ロジック７２は、システムセットアツプ、およ び異なるシステム要求をサポートするための状態情報をプログラムするのに用い られる、いくつかのプログラム可能レジスタを有する。これらのプログラム可能 レジスタがよりよく理解できるよう、以下の表を提供する。

この表において、最初の欄はビット数を示す。第二の欄はビットの名称を示す。

第三の欄はシステムリセットがアサートされた後にビットに指定された数値を示 す。第四の欄は、レジスタバイトのアドレスの、最低の４ニブルを示す。最高ア ドレスは、ＩＭＤによって指定されるインターフェースモードに依存する。表に 挙げたすべての数値は、２進法または１６進法（ｈ）で示されている。全−Ｃの 信号はアクティブハイである。

各１ノジスタ（Ｍ−バス指定ボート１／ジスタを除く）は、アドレス空間におい て１６バイトの間隔で配され、システムバスの幅に関わらず、その内容は、デー タバスの最低の８ビツトにアクセスできるようになっている。

プログラム可能（読み出しおよび書込み）コマンドレジスタ７３は、たとえば、 それぞれ表１９から２２に規定する４バイトを有している。

（以下余白） 表１９ ＲＦＤ［６：Ｏ］　ｉ！、！Ｊ　７　レッシュヵウンタ除数である。これらのビ ットはＣＬＫをＩ　Ｍｈｚまで除算する。

ＣＩＥは、コヒーラント無効化確認イネーブルである。このビットがハイに設定 されると、Ｍ−バスはコヒーラント無効化サイクルにイネーブルされる。タイプ ビットがこのサイクルを指定するアドレスフェーズの２クロツク後に、ＢＡＣＫ が発生される。異なる確認遅延を必要とするシステムでは、ＣＩＥ＝Ｏの設定を し、確認を行うのに外部ＰＬＤを用いなければならない。

表ル ＩＥは、システムバスへの割り込みをイネーブルにする。

ＢＩＪ［１：Ｏ］は、２進法でブロックの数を規定する９　２進法の数値は、ブ ロックの数よりも少ないものであり、たとえば、　０（ｈ）−１ブロツク、３（ ｈ）−４ブロツクである。

ＥＳは、各ＥＤＣパケットにおけるデータビット数、またはＥＤＣサイズを指定 する。０は３２ビツトを指定し、一方、１は６４ピツトを指定する。

ＳＢＳは、システムバスにおけるデータビットの数、あるいはシステムバスサイ ズを指定する。

００は、３２ビツトを指定し、一方０１は６４ビツトを指定する。同様に、１０ は１２８ビツトを指定する。

ＩＮＩＴは、ＤＲＡＭメモリおよびそのチェックビットの初期化を開始させる。

ＤＦＢ［１：０１は、キャッシュライン読み出し／書込みのデフォルトのバース ト長を示す。これらのビットは、入力５ＩＺＥビ・ノドと同様の方法で規定され る。適切なＴＹＰＥビ・ノドが、トランザクシ目ンのアドレスフェーズの間にア サートされると、ノイスは、このデフォルト長でバーストトランザクシ嘗ンを行 う。

これらは以下のように解釈される。

ＤＦＢ［ｌ：０］　デフォルトのバースト長００１６バイト ０１３２バイト １０６４バイト １１　１２８バイト ＰＬＬ［１：Ｏ］は、入力バスクロック（ＣＬＫ）からＭＣＬにへの乗算因子を プログラムする。ＰＬＬビットは以下のように規定される。

ＰＬＬ［１：０］ＭＣＬＫ ００　使用せず ０１　Ｘ２（４０または５０ＭＨｚパスクロック）１０　Ｘ３　（３３ＭＨｚバ スクＯ、ツク）１１　Ｘ４　（２５ＭＨｚパスクロック）（以下余白） 多重周波数クロック入力がバス周波数多重回路により供給され、それにより、シ ステムバスクロブク周波数に関わらずメモリ回路が１０　ｎｓ　（但し、４０　 ＭＨｚのバスに対しては１２．５　ｎｓ）に設定される。この結果は、プログラ ム可能タイミングレジスタ７４により達成される。バス周波数多重回路は、好適 にはメモリ制御チップ（図示しない）の内部に組み込まれる、フェーズロブクル ープ（ＰＬＬ）回路であり得る。この配置において、メモリタイミングは、外部 的にではなく、内部的に制御される。

表＝ ＥＴＭＥは、ＤＳＲＤ内のエラーログＦＩＦＯがフルであることを示す割込みを イネーブルとする。

ＥＲＭＷは、読出し一修正一書込みサイタルにおいて多重エラーが起こったこと を示す割込みをイネーブルとする。

ＥＭＥＷは、単一のワード内における２以上のエラーを示す割込みをイネーブル とする。

ＥＳＥＷは、単一のワード内において単一の修正可能なエラーが起こったことを 示す割込みをイネーブルとする。

ＥＡＢＰは、アドレスタイプのうちの１つがパリティエラーを有することを示す 割込みをイネーブルとする。

ＥＤＢＰは、データバイトのうちの１つがパリティエラーを有することを示す割 込みをイネーブルとする。

ＥＤＣは、データバスにおける単一のビットエラーの修正をイネーブルとする。

ＣＢＥＲＲは、システムバス上のＢＥＲＲをアサートする条件をクリアにする。

プログラム可能（読出しおよび書込み）　ＤＲＡＭタイミングレジスタ７４は、 例えば、エンハンスされたタイミング分解におけるＤＲＡＭ作動のために様々な 制御信号を記憶する、８つのバイトを含む。これらのタイミング信号を、表２３ および２４に定義する。

全てのタイミング値は、４ビツト値に設定されている。時間間隔は、ＭＣＬＫが １００　Ｍｈｚ　（４０ＭＨｚのバスクロックに対しては１２．５　ｎｓ）で作 動している場合、正確に１０　ｎｓと指定されている。全てのタイミングは、ｔ ｐの１／ｎに分解され得、その場合、ｎはＰＬＬ多重器である（例えば、ｔｐ・ ２０　ｎｓの場合に２のＰＬＬ多重器を有する５０　ＭＨｚのシステムは、１０ 　ｎｓと指定されたＤＲＡＭタイミング分解を有し得る）。したがって、タイミ ング値が制約されない限り、ＤＲＡＭ読出しデータは、バスクロックの２０　ｎ Ｓの境界よりも、１０　ｎｓの境界上のＤＳＲＤに到達し得る。

以下に、利用可能なプログラム可能時間間隔を定義する。

ｔＡＲｌｌ、アドレス信号の開始とＲＡＳアサーションとの間の時間間隔をプロ グラムする。

ｔＲＡＭは、ＲＡＳの開始と多重化されたアドレスとの間の時間間隔をプログラ ムする。

ｔＭＡＣは、多重化されたアドレスとＣＡＳアサーションとの間のｔｃｐｗは、 ＣＡＳパルス幅をプログラムする。

ｔＲＰＲは、ＲＡＳプリチャージ幅をプログラムする。

ｔＣＰは、ＣＡＳプリチャージ幅をプログラムする。

ｔＤＣは、ＣＡＳアサーションに対するＦＩＦＯデータ遅延をプログラムする。

ｔＲＩＮは、非反射抑止中のＲＡＳ完了をプログラムする口ｔＥＮＲは、読出し 上のＦＥＳＴＲＢのイネーブル遅延をプログラムする。

ｔＡＣＣは、ＤＲＡＭアクセス時間（ＤＲＡＭチップによって決定される）をプ ログラムする。

ｔＣＬｚハ、出力ＬＯＷ　Ｚへ＋７）ＤＲＡＭ　ＣＡＳ　（ＤＲＡＭチップによ って決定される）をプログラムする。

呻は、バスＣＩＪ期間をプログラムする。

本発明のＤＲＡＧ　５０はまた、プログラム可能（読出しおよヒ書込み）ブロッ ク配置レジスタ１０２を備え、レジスタ１０２は、例えば、全体のメモリマツプ 内のＤＲＡＭのブロックの位置、および、ＤＲＡＭの各ブロックのポビュシーシ 菖ンコードまたはサイズを記憶する、８つのバイトを含む。ブロック配置レジス タ１０２の配置を表２５に示す。

奴ｚ５ ＢＡ（Ｎ）［３５：２２］は、全体のメモリマ・ツブにおけるメモリのブフロッ クＮは、入力されて（るアドレスビットＡ［３５：２２］がＢＡ（Ｎ）［３５： ２２］　ヒツトに一致した時に選択される。ＢＡ（Ｎ）フィールド内のいかなる ビットもマスクされ得、したがって、比較においては考慮されない。比較は、コ マンドレジスタ内において初期のピットが設定されるまで、開始されない。

Ｐ（Ｎ）［１：０１は、ブロックＮの全バンクにインストールされたＤＲＡＭチ ップのサイズを指定する、ポピーシーションコード（０（−Ｎ＜・３）を示す。

ポビュシーシ薗ンコードは以下のように定義される。

００　深さ２５６Ｋ　（すなわち、２５６１　ｘ　１または２５６１　ｘ　４） ０１　深さＬＭ　（すなわち、ＩＭ　ｘ　１またはＩＭ　ｘ　４）１０　深さ４ Ｍ　（すなわち、４Ｍ　ｘ　１または４Ｍ　ｘ　４）１１　深さ１６Ｍ（すなわ ち、１６Ｍ　Ｘ　１）プログラム可能（読出しおよび書込み）ブロックマスクレ ジスタ１０４は、８つのバイトを有するブロック配置レジスタ１０２と連動する 。ブロックマスクレジスタ１０４は、例えば、ブロック配置レジスタ１０２内の 特定のビット（単数または複数）をマスクするために使用される。レジスタ１０ ２内のマスクされたビットは、メモリマツプアドレスの比較において考慮されな い。レジスタ１０４の配置を表２６に示す。

扛２−６ Ｂ２−６Ｂ　［３５：　２２］は、メモリマツプアドレスの比較中にブロック配 置レジスタ内の特定のビットが考慮されるか否かを示す、ブロックＮマスク（０ ＜−Ｎ（−３）を意味する。マスクの定義を要約すると以下のようになる。

ＢＭ（Ｎ）［Ｘ］＝Ｏ：　ＢＡ（Ｎ）［３５：２２］１．：対しｒＡＤ［３５： ２２］を比較する場合、ビットＸを無視する。

ＢＭ（Ｎ）［Ｘ］＝１：　ＢＡ（Ｎ）［３５：２２］ｉ：対しテＡＤ［３５：２ ２］を比較する場合、ビットＸを含む。

アドレスブロック比較器１０５は、パイプラインレジスタ９２とブロック配置レ ジスタ１０２とに連結されることにより、入力さてくるシステムバスアドレスと 、配置レジスタ１０２内に記憶されている４つのブロックの位置とを比較する。

一致が起こると、入力されてくるアドレスは書込みアドレスレジスタ１１２（Ｄ ＳＲＤ内の書込みＦＩＦＯが前回の転送から、またはボストされた書込み中に占 有されている場合にアドレスを保持する）、または、ステータス制御下の読出し または書込みバーストアドレスカウンタ１１４および１１６とタイミング制御ロ ジック７２とに転送される。

本発明によると、ＤＲＡＧ　５Ｇはまた、ＤＳＲＤからのステータス情報を記憶 する、ステータスレジスタ７６を備える。例えばこの情報は、書込みおよび読出 しＦＩＦＯのステータス、および、作動中に起こったエラーのステータスを含む 。ステータスレジスタ７６は、ステータスおよびタイミング制御ロジック７２が 適切なチャネルを選択し、且つ、効果的な様式でシステムの割込みを設定するこ とを可能にする。

ＤＲＡＧ　５０は更に、２以上の読出し専用エラーログＦＩＦＯを含み得、且つ 、ビットレジスタ（ＦＥＤＣ内部の）をチェックし得る。

ビットレジスタは各々、ＥＤＣシンドロームビットをエラー条件に反映させるシ ンドロームビット、シンドロームＦＩＦＯエンプティフラグビット、および、前 回の読出し作動中に存在したＥＤＣチェックピットを反映するチェックビットを 各々記憶する、４つのバイトを有し得る。

ＤＲＡＧ　５０はまた、Ｍパスポートレジスタ（図示しない）を備え得、それに より、Ｍバス互換性素子のためのペンダコード、Ｍ　／＜ス互換性素子のための 訂正レベル、およびこのポートにおいて存在するベンダ特異性Ｍバス素子を指定 する素子の番号を記憶する。ＤＲＡＧ　５０は更に、ＤＲＡＧ　５０内部の他の レジスタのアドレスを記憶する間接アドレスレジスタ、および最新のエラーのア ドレスを記憶するエラー位置レジスタを備え得るユ　−初期電力投入後、ＤＲＡ Ｇ　５０をリセットまたは初期化するために、非対称人力ＲＳＴＩＮが使用され る。ＲＳＴＩＮ信号は、少なくとも４つのクロックサイクルに対してアサートさ れる。ＲＳＴＩＮがアサートされた後、コマンドレジスタ７３およびステータス レジスタ７６内の全ビットが所定の値に初期化される。ＲＳＴＩＮがディアサー トされた後、ホストプログラムが、レジスタ７３にシステムの正しい値を付与し 、且つ、初期化ビット（ＩＮＩＴ）を設定する。ＲＳＴＩＮは、ＤＲＡＧ　５０ およびＤＳＲＤ内でＣＬＫに同期される。

メモリ制御器は、全ＲＲＡＭをクリアすること、およびＤＳＲＤ内のＥＤＣビッ トを適切に初期化することにより、応答する。

非多重化システムバスは、アドレスラインのみによってＤＲＡｏ　５０にインタ ーフェースする。ＤＲＡＧ　５Ｇ内部の制御およびステータスレジスタは、シス テムのデータバスを介してアクセス可能でなければならない。ＤＲＡＧ　５０の 制御レジスタのプログラミングおよびステータスの読出しを容易にするために、 ＦＥＤＣとＤＲＡＣ５０との間に更に８ビツトのデータバスが供給される。

全ての■１０トランザクシコンは、バイト幅に基づき、ＦＥＤＣを介してＤＲＡ Ｇ　５０に送信される。

以下の３つの信号は、システムバスを制御するために用いられ、それにより、反 射メモリの作動が完了しつつある間にＦＩＦＯのオーバーフローを防止する。Ｄ ＲＡＭ制御器は、反射メモリシステム内に抑止を受信してから１クロツクサイク ル後に、ＢＲをアサートすることにより、バスを要求する。システムのアービト レーションロジックはＢＧをアサートし、それにより、主要メモリ制御器へのバ スの使用を認める。主要メモリ制御器は、ＢＨにより応答し、それにより、電流 バスマスタがＢＨに対する保持を開放するとすぐにバスビジー状態を示す。Ｍバ ス反射メモリシステム内において、ＢＲはアービトレーションロジックにより最 高の優先順位を与えられる。

他の選択可能プロトコルを用いることにより、他のシステムが反射メモリをイン プリメントし得る。現在の作動が実行されている間に、多くのメモリが次のシス テムバス作動をアービトレーションする（重複アービトレーション）。ＤＲＡＭ 制御器がＢＨにより応答する時間を与えるために、反射メモリシステムは、抑止 が起こってから１クロツク後まで、重複アービトシーシ１ンサイクルを開始して はならない。

ＤＲＡＧ　５０は、プログラム可能レジスタおよび他の関連するレジスタ内の情 報、システムバスからの情報、モしてＤＳＲＤのステータス情報を使用すること により、その内部回路およびＤＳＲＤに様々な制御信号を供給する。このことは 、ＤＲＡＧ　５Ｇが、特定のシステムバスおよびプロセッサバスの効率的なサポ ート、および異なるデータトランサクシ１ンの要求に対するサポートを提供する ことを可能にする。ＤＳＩｉＤへの制御信号およびＤＳＲＤからのステータス応 答は、ＤＳＲＤインターフェースおよび１１０バッファ回路１２８を介して送信 される。これらの信号について以下に述べる。

ＤＲＡＭ制御信号は、ＲＡＳ［３：Ｏｌ、ＣＡＳ［３：Ｏｌ、およびＷＲ［３： Ｏｌを含む。ＲＡＳ　［Ｎ］およびＣＡＳ　［Ｎ］は、外部的にバッファされ、 ブロック［Ｎ］に含まれる全てのＤＲＡＭメモリバンクに接続されている。

書込みイネーブルラインＷＲ［Ｍ］の各々は、外部的にバッファされ、全ての占 有されたブロック内のバンク［Ｍ］に接続されている。

採用されている特定の制御アーキテクチャは、ビット幅に基づいて構成されたＤ ＲＡＭおよびニブル幅に基づいて構成されたＤＲＡＭを同一の様式で処理する。

ビット幅ＤＲＡＭが用いられる場合、データ入力およびデータ出力ビンは互いに 接続されている。ニブル幅ＤＲＡＭが用いられる場合、そのＯＥビンは常にアー スされている（イネーブルされている）。その後、両タイプのＤＲＡＭとも、初 期書込みサイクルモードを用いて書き込まれる。このモードは、ＣＡＳのアサ− シランの前に、そのＲ／Ｗラインが適切なレベルにセットされていることを必要 とする。

アドレスに関するＲＡＳおよびＣＡＳ信号の発生、およびそれらのパルス幅（プ リチャージ幅を含む）は、ＤＲＡＭタイミング制御レジスタ内に適切なビットを セットすることにより、プログラムされ得る。ＭＣＬＫが１００　Ｍｈｚで作動 している場合、これらの値は、１０　ｎｓの分解にプログラムされ得る。

ＲＡＳ／ＣＡＳ信号およびＤＲＡＧのアドレス信号は各々、ＲＡＳ／ＣＡＳ駆動 器およびアドレス駆動器に送られる。ＲＡＳ［３：０］およびＣＡＳ　［３：０ ］は、ＲＡＳ／ＣＡＳ発生回路８７によって生成され、全てのブロックに対する メモリのＲＡＳおよびＣＡＳタイミングパルスを含む。

ＲＡＳ［Ｎ］およびＣＡＳ　［Ｎ］は、ブロックＮ内の全てのバンクに接続され ている。アドレス信号は、メモリの１６Ｍビットにスパンし得るメモリのために 、１２ビット多重化行／列アドレスに形成され得る。

４、ＦＥＤＣユニット構成 本発明によると、メモリ制御器のデータ送信および受信素子（ＤＳＲＤ）は、好 適には、複数のデータチャネルを有し、その各々が、ＦＩＦＯ／エラー検出およ び修正回路（ＦＥＤＣ３０）である。

図４は、本発明による構成を有する、メモリ制御器の一部であるＦＥＤＣユニッ ト３０の実施態様を示す。ＦＥＤＣユニット３０は、２群のＦＩＦＯ／エラー検 出および修正ロジックアレイ（ＦＥＤＣ）を含み、それにより、２つの３２ビツ トデータチヤネルを供給する。

これらユニットのうちの２つは、３２ビツトまたは６４ビツトのシステムバスを 効率的にサポートし得る。ＦＥＤＣ３０は、読出しおよび書込みデータバスを供 給する。本実施態様において、ＦＥＤＣ３０は、システムバスにインターフェー スする３２ビツトのデータバスおよび６４ビツトのデータバスを有し、６４ビツ トのデータバスは更に、ＤＲＡＭにインターフェースする２つの完全な３２ビツ トデータバスに分割される。ＤＲＡＭ側の３２ビツトのデータバスは各々、７つ のエラーチェックビットに連動する。

本発明によると、３２．６４、および１２８ビツトのシステムバスを効率的にサ ポートするために、４つのＦＥＤＣユニット３０が接続され得る。

ＦＥＤＣユニット３０は、制御バッファ１７５および出力バッファ１６２を介し てＤＲＡＧ　５０に連結され、それにより、ＤＲＡＧ　５０からの制御信号を受 信し、ステータス信号をＤＲＡＧ　ＳＧに送信する。ｙＥＤユニ・ノド３０はま た、入力および出力バッファアレイ１３０．１６２．１６８．１６９．１７０． １７２、および１７４を介してシステムバスとＤＲＡＭメモリとの間に連結され 、それにより、システムバスへおよびシステムバスから、そして、ＤＲＡＧ　５ ０の制御下にあるＤＲＡＭへおよびＤＲＡＭから、データを送信および受信する 。

ＤＳＲＤとシステムデータバスとの間の全てのデータフローは、バス幅に整合し ていると考えられる。システムパストランザクションがこれらの整合された境界 を交差する時、プロセッサおよびキャシコ制御器は、トランザクションを複数の 作動に分割し、各々の部分に対するアドレスフェーズを発生させる。したがって 、これらの誤配置されたトランザクションはバーストであり得ない。

メモリ制御器は、メモリ構成に依存して、所定のメモリ境界上のメモリにデータ を記憶する。本実施態様において、メモリ一致は、幅１２８ビットである。４． ８、または１６バイトのバーストトランザクションは、１６バイトの境界上で一 致すると考えられる。この場合、メモリ境界は、幅１２８ビットのデータである 。記憶境界に誤配置されたバーストトランザクションは、バーストの最初のサイ クル中に、ＤＳＲＤと主要メモリとの間において、４．８、または１２バイトの 転送を含む。更なるメモリが転送されると、メモリアドレスはバースト長内にラ ップされる。最終のデータ転送は、メモリ転送の最初のサイクル中に省略された バンクを含む。誤配置の性質は、シーケンスまたはインテルのような、定義され たバースト順序に依存する。

本発明によると、ＦＥＤＣユニット３０は、２つの独立した書込みおよび読出し チャネルを形成する、２群のＦＥＤＣアレイを含む。各チャネルは、幅３２ビッ トであり、且つ、メモリ内の１バンクにアクセスし得る。ＦＥＤＣユニット３０ 内の２つのチャネルまたはＦＥＤＣは、同時に２つのバンクにアクセスし得る。

全ての書込みデータは、２つのチャネルのうちの１つにステアリングする。２つ のチャネルのうちの１つを介したデータバスは、２つのチャネルのパスサイズお よび／またはステータスに依存して、ＤＲＡＣ５０からの制御信号により、デー タフェーズ中に選択される。バースト書込み中において、全てのデー夕がＤＲＡ Ｍへの転送を蓄積し得るように、２つのチャネルは、交互に作動し得る。

各ＦＥＤＣまたはデータチャネルは、通常の書込みトランザクション中に使用す るための、書込みファーストインファーストアウトバッファ（書込みＦＩＦＯ） 　１４５または１４７を含む。本発明の利点として、書込みＦＩＦＯ１４５また は１４７もまた、ポストされた書込みトランザクシラン用に用いられる。ボスト された書込みトランザクションにおいては、記憶すべきデータが書込みＰＩＦＯ １４５または１４７内にポストされる。この機能は、ＤＲＡＣ５０内のアドレス ／制御バスの、分割された構成により達成される。

各ＦＥＤＣは更に、反射読出しトランザクシコン中の排他的使用のために、反射 ファーストインファーストアウト部材（反射ＦＩＦＯ）　１４１ｉまたは１４８ を備えている。反射読出しトランザクション中において、主要メモリを更新する ためのフヒーレント読出しおよびコピーバックが同時に起こる。各ＦＩＦＯは、 異なる長さのデータバーストをサポートするために、３２バイトの深さを有し得 る。バスバースト作動は、完全な書込みＦＩＦＯ深さまでサポートされる。この 構成において、　ＦＥＤＣユニット３０は、上記したようなりＲＡＧ　５０のア ドレス／制御バスの分割された構成と協働して、ボストされた書込みトランザク ション、および、反射読出しトランザクションを可能にし、Ｍバスのレベル１お よびレベル２の様々なトランザクションタイプをサポートする。

マルチプロセシング環境におけるオーナーシップ操作のために、書込みを放棄し 、且つ、書込みを読みだしに変換するために、書込みＦＩＦＯ１４５および１４ ７がクリアされ、それにより、次の書込みサイクルの準備をする。ＤＲＡＧ　５ ０は、ＦＥＤＣ素子３０に特別なコマンドを与えることにより、書込みが抑止さ れた時にＦＩＦＯ１４５および１４７をクリアする。

ＰＩＦＯ１４５−１４８には、特定の制御信号もまた記憶される。こレラの信号 は、パリティステータス、バンク書込みステータス、およびバーストの最後のス テータスを含む。書込み中に、これらのステータスピットおよびＦＩＦＯステー タス（ＦＩＦＯエンプティ）は、データフェーズクロックサイクル毎に、ＦＥＤ Ｃユニット３０により、出力バッ７ア１６２を介してＤＲＡＧ　５０に報告され る。ＤＲＡＧ　５０は、このステータス情報を用いることにより、書込みトラン ザクションを完了する。

書込みトランザクション中において、システムバスデータは、適切な書込みＦＩ ＦＯに転送される前に、ＦＥＤＣユニット３０内部のシステムバスバイブライン レジスタ回路１３６に記憶される。

バイト幅パリティは、レジスタ回路１３６からＦＩＦＯに転送される際に、パリ ティチェツキングロジック１４０により、データ上で計算される。このことは、 システムバス上を、入力および出力バッファ１７４を介してＦＥＤＣユニット３ ０に、データと同時に適用される、バスパリティに対して、選択的にチェックさ れる０パリテイモードを決定するために、バスパリティモード信号（ＰＭＤ）が システムバスから供給される。パリティの計算は、システムバスバイトイネーブ ルにより認定される。データバスパリティエラーが発生すれば、バスエラー信号 （ＢＥＲＲ）がアサートされる。

ＦＩＦＯ１４５−１４７または１４６−１４８および出力レジスタ回路１９３か らのデータ、およびメモリチェックピットを初期化するために用いられた全ての ゼロは、ＤＲＡＧ　５０の制御下で多重化されるデータ多重化回路１５６または １５７に送られる。選択されたデータ信号は、エラー修正回路により使用される 、７つの更なるビットを発生させる、書込み多項式発生回路（ＷＰＧ）１６４ま たは１６６に送られる。各ＦＥＤＣまたはチャネルが３２ビット幅のデータを処 理するように配置されていれば、入力および出力バッファ１６８−１６９または １７０−１７２を介してチャネルから現れる単一の本発明によると、ＦＥＤＣユ ニット３０は、異なるデータ長を有する様々なデータトランザクションをサポー トし、データトランザクションは、メモリのバンクのデータビット幅よりも狭い バイトトランザクションを含む。更に含まれるものは、メモリ境界以内の複数の ワードトランザクション（１ブロツクのメモリのデータ幅よりも狭いサブバース トトランザクション）、１ブロツクのメモリのデータビット幅と同一の複数のワ ードトランザクション、および１ブロツクのメモリのデータビ、ト幅を超える複 数のワードトランザクションである。

制御信号バッファ１７５からのバイトイネーブル信号は各々、レジスタ１４９− １５２に送信される。これらのイネーブル信号は、その後、バイト（単数または 複数）の選択のために、多重化回路１５６および１５７に送信される。

１ブロツクのメモリ中のバンクのデータ幅よりも狭い幅を有する書込み中に、Ｄ ＲＡＧ　５０は、読出し一修正一書込みサイクルを実行する。データはまず入力 および出力バッファ１６８または１７０を介してメモリのバンクから読出され、 バイブラインレジスタ回路１７９または１８０を介してバイブライン転送される 。

その後、読出しデータは、エラー検出および修正回路（ＥＤＣ）　１８５または １８８を介して、データ出力レジスタ回路１９３または１９４に送信される。Ｅ ＤＣ１８５または１８８は、読出し一修正一・書込みサイクル中に、読出しデー タのエラーを検出および修正する。

記憶すべきデータバスは、書込みまたは反射ＦＩＦＯ中でバッファされ、データ 多重化回路１５６または１５７内のバイト選択信号の制御下においてレジスタ回 路１９３または１９４からの古い読出しデータと結合される。その後、結合され た書込みデータは、新しいチェックピットを発生させる、書込み多項式発生回路 （ＷＰＧ）１６４に送信される。修正された単一のワードは、最終的にＤＲＡＧ 　５０からの適切な制御信号の制御下においてメモリに書込まれる。読出しデー タにおいてエラーが発生する毎に、検出されたエラー情報は、読出しログＦＩＦ Ｏ（ログＦＩＦＯ＞　２００または２０１内に保存される。エラー情報は、いず れのビットが欠陥を有するかを決定するために用いられ得る。

（以下余白） データサブバーストの書き込みの間に、データはＦＥＤＣユニット３０内へ通さ れ、そこで、ＷＰＧ　１６４又１ｔｌ　６６がそのデータにチェックビットを追 加する。メモリ内に１つのブロックが生成されるが、余分な長いワードの全てが 書き込まれる訳ではない。オリジナルのサブバーストにおけるワードに対する書 き込みストローブ及びデータ出力イネーブルのみがアサートされる。ＣＡＳが、 選択されたブロック全体に対してアサートされる。初期の書き込み周期を用いて 、選択されたブロックの適切な部分へデータが書き込まれる。更新されない（書 き込みがアサートされない）主メモリブロックの部分が、ダミー読み出し操作を 受ける。このダミーデータは破棄される。

ブロックデータビット幅に等しい長さのバーストに対して、データワードがデー タバス上を順次パイプラインされ、ＦＥＤＣユニット３０によって脱多重化され る。全ての書き込みストローブがアサートされて、初期の書き込みサイクルと同 時にブロック帯域幅内の全てのビットを更新する。

バースト長がメモリ境界を越えると、アサートされたブロックのＲＡＳ　［Ｘ］ がローに維持され、ＣＡＳ　［Ｘ］の再アサーシジンが順次起こって多数のメモ リベージを書き込む（つまり、ベージモード型アクセスが起こる）。このトラン ザクションにおいて、アドレスがメモリベージ境界に対して誤配置されることが ある。これが起こると、書き込みＰＩＦ０１４５〜１４８に同時に現れるデータ が同じメモリベージへ行かないこともあり得る。ＦＥＤＣユニット３ｏから発出 される書き込みストローブが各バンクに対応付けられる。内部ＤＲＡＧ５０から 生じる制御信号によって、書き込みストローブ及びＦＩＦＯ状態が選択的にイネ ーブルとされ、書き込みＦＩＦＯが選択的にアンクロックされる（ｕｎｃｌｏｃ ｋｅｄ）。これが、長いバーストの中心部をメモリデータ境界へ実質的に再配置 する。最終メモリベージの書き込みストローブ、ＦＩＦＯ状態及びＦＩＦＯアン クロックが同様に選択的にイネーブルとされ、誤配置データの残りの主メモリへ の格納を終了する。ＦＩＦＯ空き状態がバースト書き込みの途中で起こると、Ｄ ＲＡＣ５０が、より多くのＦＩＦＯデータを待って、主メモリへのバーストを終 了する。ＤＲＡＣ５０はバースト最終指示を受け取ると、アドレスフェーズの間 に５ＩＺＥビツトによって指定されたバースト長に関わらず、現在の周期が終了 するとすぐにトランザクションが終了される。

バーストの途中でシステムバスデータパリティエラーが発生すると、パリティエ ラーよりも前のバースト転送部分からノ書き込みＰＩＦ０１４６〜１４８内部の 全てのデータが主メモリに格納される。パリティエラーを含むデータは、ブロッ ク基準で無視される。言い換えると、ブロック内の１つ又はそれ以上のバイトが パリティエラーを含むときは常に、ブロック幅を有するワード全体が破棄される 。パリティエラーを含むワードを破棄した後でも、ＦＩＦＯ１４５〜１５８は、 破棄されたブロック以降に発生したバーストトランザクションの部分からの有効 データを含むこともある。この残りのデータは、うまく記憶されている。割り込 みが発生され、適当な状態ビ、７トセノトが（データパリティエラー割り込みが イネーブルされたとする）、パリティエラーが書き込みＦＩＦｏ１４５〜１４８ を通して伝播したことを示す。このエラーは、ＢＥＲＲアサーションの間にすで に予め生じているであろう。

読み出し操作の間、アクセスされたブロックの全てのビットが同時に読み出され る。全てのビットがデータパイプラインレジスタ回路１７９及び１８ｏの中へ並 列的にストローブされる。２つのチャネル中のデータは、エラー検出及び補正の ためにＥＤＣ１８５及び１８８を通って同時に流れ、さセにデータアウトレジス タ回路１９３及び１９４へ流れる。各チャネル中の補正された又は未補正のデー タは、各マルチプレクサ１９５及び１９６によって選択される。その後、適切な データがデータアウトマルチプレクサ回路２０６によって選択され、入力及び出 力バッファ１３０を介してシステムバスに供給される。データが入力及び出力バ ッファ１７４を通つＴＦＥＤＣ−Ｌニット３０から出る際に、バイト幅のパリテ ィがパリティ発生回路１７６によってデータに追加される。

通常の条件下では、データは、補正を必要とせず、データアウトマルチプレクサ ２０６を介してシステムバスへ与えられる。データが補正を必要とする場合、バ ースト中の全ての残りのデータと共にシステムバス確認が１クロック周期分だけ 遅延される。バースト内の多数のワードが、単一のピットエラーを含む場合でも 、正しくないデータはシステムバスには到達しない。

主メモリデータ境界を越える読み出しデータバーストの誤配置は、書き込み時と 同様に完全にサポートされる。そのように誤配置されたトランザクションは、完 全なメモリブロック読み出しから始まる。そのブロックの有理数のみがデータバ ス上に送られる。メモリアクセスは、１つ又はそれ以上の付加的な完全なブロッ クがシステムバスにわたって転送されるまで継続する。バーストの最終アクセス は、１つ又はそれ以上の未転送データバンクが残っている当初のブロックへ戻る 。バーストライン長が主メモリの帯域幅を越える場合、ＤＲＡＧ５０は選択され たブロックのＲＡＳ　［Ｘ］　を維持し、ＣＡＳ　［Ｘ］を再アサートして、次 のブロックを読み出す（ベージモード型アクセスが発生する）。

エラーがシステムアクセス又はスクラビング中に発生すると、検出されたエラー 情報が、読み出しエラー記録ＦＩＦＯ２００及び２０１に保存される。エラー情 報はどのビットが欠陥であるかを決定するために用いられることができる。エラ ー記録ＦＩＦＯ２００及び２０１はバスに対して規定される最も長いバースト転 送の結果を格納するように設計される。

エラー記録ＦＩＦＯ２００及び２０１は、規定された最も長いバスバーストにお ける連続エラーによっていっばいになり得る。これが起こると、その後のエラー は記録されない。エラー記録ＦＩＦＯ２００及び２０１は単一バーストからのエ ラーを捕らえるためにのみ用いられる。次のバーストの前に、それらはホストプ ロセッサによってクリアされるべきである。

状態マルチプレクサ１６０は、書き込み及び反射型読み出しＦＩＦＯからの状態 ビット及びエラー検出回路１８６からの状態ビットを多重化するために設けられ ている。多重化された信号は出力バファ１６２を介してＤＲＡＧ５０へ送られる 。

図５は、ＥＤＣ回路１８５又は１８８の一例を示す。ＥＤＣ１８５又は１８８は 、読み出しデータを捕らえてチェックビットを生成するために用いられる読み出 し多項式発生器（ＲＰＧ）２２０を備えている。シンドローム発生器２２２は、 主メモリ及びＲＰＧ２２０からのチェックピットを比較する。

２つのチェックピットが同じであれば、データ中にエラーは発生【７ていない。

比較の結果が２つのチェック信号の差を示す場合は、エラー検出器２２４がシン ドロームをデコードしてエラーのタイプを識別する。適切なエラー状態ビットが ＤＲＡＧ５０へ報告される。同様に、割り込みがプロセッサへ発生される。同時 に、エラー位置検出器２２６はシンドローム発生器から信号を受け取り、エラー 検出器２２６からのデコードされた信号に応答してエラーのビット位置を識別す る３２ビｙ）ワードを生成する。エラー補正器２２８では、これらのデコードさ れた３２ピｙ）が、ＥＤＣを通過しない３２ピツトデータと排他的論理和されて 、欠陥ビット位置を反転する。エラーが起こると、シンドローム発生器からのエ ラー情報が、エラー記録ＦＩＦＯ２００又は２０１へ送られる。

本発明によれば、ＦＥＤＣユニット３ｏは、集積回１（ＩＣ）とすることができ る。広いバス帯域幅及びさらに狭い帯域幅を有するシステムバスをサポートする ために、多数のＩＣが並列に配置されてＦＥＤＣ装置又はＤＳＲＤを形成するこ とが可能である。

ＦＥＤＣユニット３０内の２つのチャネルの特定の構成は、本発明の原理を示す ための一例に過ぎないことはもちろんである。ＦＥＤＣユニット３０は、単一チ ャネル又は多チャネルに構成することも可能である。さらに、ＦＥＤＣユニット ３０の各チャネルも以下に論じるように、異なるデータビット処理能力を有する こともある。

５、ＦＥＤＣユニットの組み合わせ 本発明の重要な特徴の１つは、メモリ制御装置のＤＳＲＤが、異なるバスサイズ 及びプロセッサシステムを効率的にサポートし、メモリソースを効率的に利用す るように容易にセットアツプされ得る複数のＦＥＤＣユニット３０又はデータチ ャネルを備えていることである。これは、２つ又はそれ以上のＦＥＤＣユニット ３０のチップを組み合わせてＦＥＤＣ装置を形成することによって達成される。

アドレスフェーズの間に、ＤＲＡＣ５０は、アドレス／制御情報を解釈し、デー タフェーズの各周期の間に各ＦＥＤＣユニット３０の内部で適切なチャネル及び ＦＩＦＯを選択する。チャネル選択は、バーストの長さ、バースト順序及びシス テムバスサイズに依存する。書き込みトランザクションがデータバーストである 場合、各ＦＥＤＣユニット３ｏ内のチャネルは交互にクロックされる。つまり、 各ＦＥＤＣユニット３０内部の一方のチャネルがデータフェーズの第１の周期上 で選択され、他方のチャネルがデータフェーズの次の周期上で選択される。この プロセスは、１２８個のデータビットシステムバスからのデータを脱多重化し、 格納し続ける。このデータは、その後、ＤＲＡＭ５０へ転送される。ＩＮＨ信反 射型ＦＩＦＯヘルートされる。

システムバス読み出しトランザクションの間、４×３２ビツトのデータ及び４× ７チエツクビソト（全部で１５６ビツト）が、ＤＲＡＭ５０から並列に読み出さ れる。各チャネルは、３２ビツトのデータを処理する。

図６Ａ及び図６Ｂは、３２ビツト又は６４ビツトのシステムバスを効率的にサポ ー　トすることができるＦＥＤＣ装置３１の一例を示す。ＦＥＤＣ装置３１は、 ２つのＦＥＤＣユニット３２及び３３を備えている。各ユニットは、２つのＦＥ ＤＣチャネル３４〜３５及び３６〜３７を有している。各チャネルは、３２ビツ トデータを処理することが可能であり、主メモリｌＯの選択されたブロック１２ における１つのバンクにアクセスすることができる。ＦＥＤＣ装置３１から主メ モリのブロック１〜４への接続の一例が示されている。

書き込み及び読み出しバーストカウンタ１１４及び１１６からのアドレス信号の 一部が、ＦＥＤＣユニット及びチャンル番号を識別するために用いられる。その 結果、データが、異なるデータ長を有するデータトランザクシ冒ン内の適切な１ つのバンク又は複数のバンクをアクセスすることができる。

Ｄ　ＲＡ　Ｇ　５０　ハ、適切なＦＥＤＣ！二ｙ）及び適切なＦＥＤＣチャネル を選択するために選択信号を供給する。アドレス信号中の下位ビットＡ　［３： 　Ｏ］及び３２ビツトシステムバス及び６４ビツトシステムバスに対するそれら の識別機能がそれぞれ、表２８及び表２９に挙げられている。

ム２５ ｋＺ’１ ３２ビツト及び６４ビツトのシステムバスに対して、Ａ２＝０はＦＥＤＣユニッ ト３２を識別し、Ａ２＝１はＦＥＤＣユニット３３を識別する。Ａ３−０はチャ ネル３４及び３６を識別し、Ａ３＝１はチャネル３５及び３７を識別する。３２ ビフトバスシステムにおいて、３２ビツト又はそれ以上のシステムバストランザ クシ嘗ンの間、Ａ［１：Ｏｌが無視されて全てのバイトがイネーブルとされるこ とができる。６４ビプトバスシステムにおいて、６４又はそれ以上のシステムバ ストランザクラインの間、Ａ　［２：　Ｏｌが無視されて全てのバイトがイネー ブルとされることができる。

図６０は、４つのＦＥＤＣユニット３９〜４２を備えており、１２８ビツトシス テムバスをサポートするＦＥＤＣ装置３８を示している。各ＦＥＤＣユニットは ３２ビツトのデータを処理することができる。Ａ［３：Ｏｌの識別機能は表３０ に挙げられている。

この実施例において、Ａ２及びＡ３の組み合わせは、ＦＥＤＣユニット３９〜４ ２のうち１つを選択するために用いられている。Ａ３−０及びＡ２＝０はＦＥＤ Ｃユニ・ノド３９を識別する。Ａ３＝０及びＡ２＝１はＦＥＤＣユニット４０を 識別する。Ａ３冨１及びＡ２＝０はＦＥＤＣ’、Ｌニット４１を識別する。Ａ３ ＝１及びＡ２＝１はＦＥＤＣユニット４２を識別する。１２８ビツト又はそれ以 上のシステムパストランザクラインの間、Ａ　［３：　Ｏｌが無視されて全ての バイトがイネーブルとされる。

図６Ｄ及び図６Ｅは、２つのＦＥＤＣユニット４４及び４５を備えており６４ピ ツト又は１２８ビツトのシステムバス又はそれよりも小さいシステムバスをサポ ・−卜するＦＥＤＣ装置４３の他の実施例を示している。この実施例において、 各ＦＥＤＣユニット４４又は４５は、６４ビプトデータを処理することができる １つのＦＥＤＣ又は１つのＦＥＤＣチャネルのみを備えている。Ａ３＝ＯはＦＥ ＤＣユニット４４を識別し、Ａ３＝１はＦＥＤＣユニット４５を識別する。図６ Ｄに示されるような６４ビツトシステムに対して、６４ビ・ノド又はそれ以上の システムトランザクションの間、Ａ［２：０コが無視されて、全てのバイトがイ ネーブルとされる。図６Ｅに示されるような１２８ビ、トシステムバスに対して 、１２８ビツト又はそれ以上のシステムトランザクションの間、Ａ　［３：　Ｏ ｌが無視されて、全てのバイトがイネーブルとされる。

６、多重処理サポート ＤＲＡＭ制御装置は多重処理環境のための完全なサポートを有している。読み出 し操作は、スヌーピングキャッシュが要求するキャッシュヘデータを供給する場 合に、’ＩＮＨのアサーションによって抑止される。ＴＲＣ入力がアサートされ ると、これらの読み出しが反射的であると考えられ、バス上を転送されるデータ が反射型書き込みＦＩＦＯによって捕らえられる。人力されるＢＡＣＫ信号がＤ ＲＡＣ５０によって用いられて、ＦＥＤＣのためにＦＥＤＳを生成して、データ を反射型書き込みＦＩＦＯヘストロープする。データがＤＲＡＭへ書き込まれる まで、ＢＲ倍信号ＤＲＡＭ制御装置によってアサートされる。この信号は、以降 の読み出しを禁止するために用いられることができる（反射型書き込みＦＩＦＯ が空になるまで反射型であり得る）。この禁止は２つの方法のうち一方によって 発生することができる。転送が完了するまでＢＲ倍信号、多重処理パスアービト シーシタン論理の最高優先順位の要求に他のホストをオフとさせることが可能で あるか、或いはスス−ピングキャッシュがバス転送（例えば、自身のデータスト ローブ）の速度を落とす機構を有することもあるかいずれかである。

書き込み周期の間、ＩＮＨ信号は書き込みをオーナーシップに対する読み出しに 変えることによって書き込みを打ち切るために用いられ得る。スヌービングキャ ッシュが要求されたライン上のヒツトを報告しない場合、システムは、ＴＲＣを アサートして、ＤＲＡＭは打ち切られた書き込みを読み出しに変換する。

ＤＲＡＭ制御装置のアーキテクチャは、多重処理システムにおける全てのプロセ ッサが主メモリに記憶されるキヤ・／シュラモノ上の状態と同じであることを必 要とする。プロセッサＡからの操作を通る書き込み（キヤ・１シユ不可能）から 得られるデータを、スヌービングプロセッサＢのキャッシュからの修正されたラ イン（キャッシュ可能）に併合するための準備はされない。

転送がうまく抑止されるべきであれば、データがメモリへ／から転送される前に ＩＮＨ及びＴＲＣがＤＲＡＭ制御装置へ到着する。メモリ転送を制御するデータ ストローブの位置は、ＤＲＡＭタイミングの残りと共にプログラムされることが できる。或いは、転送はＳＮＷ入力（スヌーブウインドウ）を延長することによ って配置されることができる。スヌーブウインドウを必要としないシステムはＳ ＮＷ信号を永久に非アサートとする。

７、ＤＲＡＣとＦＥＤＣ装置との間の協同データトランザクションの間、ＤＲＡ Ｃ５０、及び特にＤＲＡＣ５０の状態及びタイミング制御論理７２が、ＦＥＤＣ ３０への多くの制御信号を発生する。これらの制御信号は、以下のパラグラフで 論じられる。

トランザクションのアドレスフェーズの間、メモリ動作の認識の後で、ＤＲＡＣ ５０は、コマンドを解釈して、制御情報をＦＥＤＣ３０へ送る。データフェーズ の間、これらの制御信号はＤＲＡＣ５０によって更新され、ＦＥＤＣ３０がＤＲ ＡＣ５０への状態信号に応答し、さらに、ＤＲＡＣ５０はシステムバスにわたっ て複合確認信号に応答する。

例えば、ＤＲＡＣ５０によって発生される制御信号は、ＦＩＦＯトランザクシ冒 ンストンストローブ信号ＤＳ）、動作中の参与のために１つ又はそれ以上のＦＥ ＤＣを選択するＦＥＤＣアドレス又はチップ選択信号（Ｆ　Ｅ　ＣＳ）、及びＦ ＥＤＣユニット又は■１０パスにおける２つのＦＥＤＣのうち一方を選択するた めのＦＥＤＣアドレス信号（ＦＥＡ）を含んでいる。付加的な信号は、ＦＥＤＣ ）ランザクシラン型信号（ＦＥＴ）、ＦＥＤＣバイトイネーブル信号（ＦＥＢＥ ）、及びＤＲＡＭ周期型信号（ＦＥＤＲＴ）を含んでいる。最終的に、ＤＲＡＣ ５０は、長いバーストストローブイネーブル信号（ＦＥＳＴＥＮ）、ＦＥＤＣ読 み出しストローブ信号（ＦＥＳＴＲＢ）、及びＩ１０データイネーブル信号（Ｉ ＯＤＴＡ）を発生する。

ＦＥＤＳは、ＦＥＤＣのＦＩＦＯ３への全てのトランザクションの間、データス トローブとして働く。

ＦＥＤＳは、個々のＦＥＤＣユニットを選択しイネーブルとするために用いられ る。それは、データトランザクションにおける参与のために１つ又はそれ以上の ＦＥＤＣを選択する。

ＦＥＡは、特定のバストランザクションを規定するためにＦＥＴと共に用いられ る。メモリアクセスの間、ＦＥＡが各ＦＥＤＣユニット内のＦＥＤＣを選択する 。メモリ書き込み上で、ＦＥＡは適当な１つのチャネル又は複数のチャネルを、 データ長及びバスサイズに応じて選択する。メモリ読み出し上で、ＦＥＡはシス テムバス上へ正しいデータワードをイネーブルとする。

例えば、長いバーストの書き込みの間、ＦＥＡは各ＦＥＤＣユニット内の１つの チャネルを選択してメモリ境界上のバーストデータを蓄積する。さらに、ＦＥＡ は各ユニットにおける他方のチャネルを選択してその後のバーストデータを蓄積 する。各ＦＥＤＣユニットにおけるチャネルは、バーストデータがメモリ内に効 率的に格納され得るように、交互に配されている。

ＦＥＴはＦＥＡと共に、トランザクションの性質を指定する。例えば、ＤＲＡＭ 読み出し／書き込み動作の間、ＦＥＴは、読み出しデータ、書き込みデータ、反 射型書き込み、クリア書き込みのＦＩＦＯを含み得るバストランザクシコンタイ プを規定する。システムバスＩ１０動作の間、ＦＥＴピットはＤＲＡＣ５０から ＦＥＤＣ３０へのＩ１０データバスを制御するために用いられる。これらのピッ トはまた、ＤＲＡＧ５０におけるＩ１０レジスタの読み出し及びＦＥＤＣ３０に おけるシンドローム及びチェックピットの読み出しを、ＦＥＤＣ３０におけるＭ パスポートレジスタの読み出しと共に制御する。

ＦＥＢＥビットはトランザクションサイズのバージョンとして解釈される。ＦＥ ＢＥビットは、多くのＦＥＤＣ中に分布し、５ＩＺＥにおいて、及びトランザク ションの長さと共に、個々のバスバイトイネーブルを反射する。これらの信号は 、５ＩＺＥビツトと同一となるようにデコードされる。

ＦＥＤＣＴは、書き込みＥＤＣチェックビット、ＥＤＣを有する書き込み、ＩＮ ＩＴ　ＤＲＡＭ及びチェックピット、ＥＤＣを有する反射型書き込み、読み出し 未補正バス読み出し補正バス読み出しシンドロームＦＩＦＯを含む適切なメモリ 周期を識別するために用いられる。

ＦＥＳＴＥＮビットは、１２８ビツト境界と交差するメモリバースト転送をサポ ートするために用いられる。この信号１：！、ＦＥＳＴＲＢに資格を与え、３２ ビツト基準でメモリによって返送される状態ピットを有効とするために用いられ る。

ＦＥＳＴＲＢは、メモリ読み出し動作の間は読み出しデータストローブとして、 及びメモリ書き込み動作の間はＦＩＦＯアンクロック信号として働く。それは、 ＦＥＤＣ読み出しデータバイブラインレジスタ１７７〜１８０にデータを格納す るために用いられる。書き込みの間、この信号はＤＲＡＣ５０によってアサート されて、適切な書き込みＦＩＦＯからの次のデータをアクセスする。

ｌ０ＤＴＡビツトは、ＦＥＤＣ３０とレジスタ内部ＤＲＡＣ５０との間でデータ を運ぶ。それらは、Ｉ１０１００間のみ用いられる。メモリ動作の間は、それら は禁止とされる。

ＦＥＤＣＸニット３０はまた、ＤＲＡ（：５Ｑへ送り返される信号（ＦＥＳＴ） を発生して、それ又はトランザクションの状態を知らせる。各ＦＥＤＣユニット ３０はある特定のピノ）をＤＲＡＣ５０へ与える。全てのＦＥＤＣユニットが、 ＤＲＡＧ入力で接続されるそれぞれのＦＥＳＴ信号を有する。

一実施例において、状態情報は、補正され得ないデータエラー（ＵＮＣ）、２つ のピットデータエラー（ＤＢＩＴ）、信号ピットデータエラー（ＳＢＩＴ）、シ ンドロームＦＩＦＯエンプティ（ＥＦＥ）、及びシンドロームＦＩＦＯフル（Ｅ ＦＦ）を有している。付加的な信号は、早まって終了されたバーストにおける最 後の転送である現在のＦＩＦＯデータ（ＢＬＳＴ）、データパリティエラー（Ｄ ＰＥ）、現在エンプティであるデータＦＩＦＯチャネルＯ（ＤＦＥＯ）、現在エ ンプティであるデータＦＩＦＯチャネル１　（ＤＦＥＩ）、現在エンプティであ る反射型データＦＩＦＯチャネル０　（ＲＦＥＯ）、エンプティである反射型デ ータＦＩＦＯチャネル１（ＲＦＥＩ）を有している。これらの信号は異なるメモ リ周期に対応付けられる。

８、リフレッシュ動作 リフレッシュ要求は、システム中のＤＲＡＭチップの密度及び組織によって異な る。Ｉ、かじながら、行は、同一時間間隔で（およそ１６μｓごとに）リフレッ シュされなくてはならない（この場合、読み出し動作の後スクラビングが行われ る）。リフレッシュ要求は、ＤＲＡＧ５０のリフレッシュ回路８３の一部である ２つの縦続接続されたカウンタ（タイマ）によって発生される。プログラム可能 な７ビツトカウンタがＣＬＫを分割して、ＩＭＨｚのクロック信号を生成する。

このクロックはさらに４ビツトの１５を法とするカウンタによって分割され、１ ５ｕｓｅｃごとにリフレッシュ要求を発生する。これらのリフレッシュ要求はり フレシュ要求８３におけるリフレッシュ状態制御回路によってメモリ要求に同期 してアービトレートされる。システムバス要求はりフレシュ要求にわたって優先 順位を受け取るが、リフレッシュは他のバス要求が発生し得る前に挿入される。

リフレッシュ／初期化アドレスカウンタは、ＤＲＡＣ５０７７）　＋７７　Ｌ／ ッシュ回ｉ８３の一部であり、アドレスソースマルチプレクサ１２１へ接続され る。このカウンタはリフレッシュ要求毎に１行分だけ進められる。列アドレスは リフレッシュアドレスの最上位から二番目の位置を形成する。全ての行がリフレ ッシュされ、同一の列アドレスでスクラブされた後、列カウントは進んで、全て の行が、次の列アドレスでリフレッシュされる。行及び列アドレスカウンタはそ れぞれ１２ビツト長のスパニング１６Ｍビットである。

所定ブロックの全ての４つのバンクは、特定のアドレスで同時にスクラブされる 。ＦＥＤＣ５０内の４つのエラー補正チャネルが並列に用いられる。４つのＤＲ ＡＭブロックのうち１つがスクラブされている間、他の３つのブロックは通常リ フレッシュを受けている。２ビツトスクラブブロツクカウンタは、次のブロック がスクラブされ得るように特定ブロックの全ての行及び列がリフレッシュされた 後に進む。スクラビングの間にエラーが検出されると、補正アドレスかりフレッ シュアドレスカウンタからエラー位置しジスタヘコビーされる。読み出し動作の 間、データは常にシステムバス要求正される（ＥＤＣがイネーブルである場合） 。エラーが発生すると、補正されたデータはメモリアレイへは書き込まれない。

データはスクラビング周期の間にのみＤＲＡＭ内部で補正される。リフレッシュ 周期（つまり、エラーチェックのための読み出し）の間にエラーが発生すると、 スクラブ周期（つまり、エラーを補正するための読み出し修正書き込み）に変え られる。

メモリの各ブロックが異なるサイズのＤＲＡＭ構成要素で占められているが、所 定ブロック内の全てのバンクは同一サイズ装置でなくてはならない。簡単のため 、リフレッシュアドレスカウンタは各ブロックを最大容量（１６Ｍビット）のＤ ＲＡＭＳであるかのように処理する。より小さいメモリをリフレッシュする場合 、同一アドレス位置が、カウンタが次のロケーションに対して進む前に複数回ス クラブされる。スクラブ繰り返しカウントは以下のように示される。

Ｒ＝２０２″旧 ここで、Ｒはこの式における繰り返しカウントであり、Ｍはより小さいメモリサ イズの平方根のｌｏｇ２である。

本発明の好ましい実施例が示され説明されたが、本発明の精神及び範囲を越えず に多くの修正例が可能であることが当業者には明かである。例えば、メモリは異 なる数のブロックヲ有するように構成されることもできる。メモリシステム又は 原理はＭバスのかわりにシステムバスと共に用いられることもできる。ＦＥＤＣ ３０は異なる数のチャネルを用いて構成されることが可能であり、チャネルデー タ幅もまたシステム要求に応じて変えることができる。

７゛ｂ７りＯ・・・・・・・　丁Ｏ，／りＪＦＩＧ、６Ａ ７℃へ〆り０・・・・・・・　フ’（１−１１７ＪＦＩＧ、６Ｂ ７”Ｃｌ−１ｌり０・・・・・・・　アｔ３、ｖＱ　Ｊ丁０＋＋１　ｑＯ・・・ ・・・・　７ｔ−／りＪＦＩＧ、６Ｅ フロントページの続き （８１）指定回　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、０Ａ （ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、　ＣＭ、　ＧＡ、　ＧＮ、　ＭＬ、　ＭＲ， ＳＮ、　ＴＤ、　ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　 ＣＨ，ＤＥ。

ＤＫ、　ＥＳ、　ＦＩ、　ＧＢ、　ＨＵ、ＪＰ、　ＫＰ、　ＫＲ，ＬＫ、　ＬＵ 、　ＭＧ、　ＭＷ、　ＮＬ、　Ｎｏ、　Ｒ○、ＲＵ、ＳＤ、　５Ｅ （７２）発明者　ネメック、ジョン　ジエイ。

アメリカ合衆国　カリフォルニア　９５０５１サンタ　クララ、ニステラ　ドラ イブ

Claims (1)

1. 【特許請求の範囲】 １．システムバスに結合されているメモリシステムであって、該システムバスは さらに複数のプロセッサに結合されており、該複数のプロセッサのそれぞれが少 なくとも１つのデータキャッシュに対応付けられており、該メモリシステムは、 該データを格納するためのメモリ手段、該システムバスからアドレス及び制御信 号を受け取り、該メモリ手段から該システムバスへ及び該システムバスから該メ モリ手段への該データの転送を制御するための制御手段であって、書き込みアド レス信号から読み出しアドレス信号を分離するためのアドレス分離手段、及び読 み出し制御信号から書き込み制御信号を分離するための書き込み制御信号分離手 段を備えている制御手段、並びに 該システムバスと該メモリ手段との間に結合され、該制御手段の制御下で、該シ ステムバスから該メモリ手段へ、及び該メモリ手段から該システムバスへ該デー タを送信及び受信するための送信及び受信手段を備えており、該送信及び受信手 段は、キャッシュパージ動作の間に該システムバスから受け取ったデータを一時 的に格納するための少なくとも１つの書き込み先入れ先出し（ＦＩＦＯ）バッフ ァ手段であって、該書き込みＦＩＦＯバッファ手段に予め格納されている該デー タの損失を伴わずに任意の時点で該データキャッシュが該メモリ手段からデータ を得ることを許すための書き込みＦＩＦＯバッファ手段を備えており、該プロセ ッサと該メモリ手段との間の該データ転送の効率が向上されるメモリシステム。 ２．前記アドレス分離手段が、第１の書き込みトランザクションアドレス信号の ための第１の書き込みアドレスバス、及び第２の書き込みトランザクションアド レス信号を保持するための書き込みアドレスレジスタ手段を有する第２の書き込 みアドレスバスをさらに備えており、前記書き込み制御分離手段が、第１の書き 込み制御信号のための第１の書き込み制御バス、及び第２の書き込みトランザク ション制御信号を保持するための書き込み制御レジスタ手段を有する第２の書き 込み制御パスをさらに備えている請求項１に記載のメモリシステム。 ３．前記２つの書き込みアドレスバスのうち一方からの書き込みアドレス信号を 選択するための第１の多重化手段、及び前記２つの書き込み制御バスのうち一方 からの書き込み制御信号を選択するための第２の多重化手段をさらに備えている 請求項２に記載のメモリシステム。 ４．前記書き込みＦＩＦＯバッファ手段が、全てのＭバス書き込みトランザクシ ョンを含めて、通常の書き込みデータをバッファするためにさらに用いられる請 求項１に記載のメモリシステム。 ５．前記送信及び受信手段が、前記システムバス上のデータを捕らえるための少 なくとも１つの先入れ先出し（ＦＩＦＯ）手段をさらに備えており、該捕らえら れたデータは前記プロセッサの１つに対応する前記データキャッシュのうち１つ からデータを要求しているプロセッサに対応する該データキャッシュの他の１つ に転送されるので、該捕らえられたデータは該捕らえるＦＩＦＯ手段及び該デー タ要求プロセッサの該データキャッシュに同時に格納される請求項１に記載のメ モリシステム。 ６．前記制御手段が、システムバスサイズを含むシステム情報及びメモリ構造情 報を格納するための制御レジスタ手段をさらに備えている請求項１又は５に記載 のメモリシステム。 ７．前記書き込みアドレスと前記読み出しアドレスとを比較して前記メモリ手段 へのアクセス優先順位を決定るすためのアドレス比較手段をさらに備えている請 求項５に記載のメモリシステム。 ８．システムバスに結合されているメモリシステムであって、データを格納する ためのメモリ手段、 該システムバスからのアドレス及び制御信号を受け取るための制御手段であって 、該制御手段は該メモリ手段への及び該メモリ手段からの該データの転送を制御 し、該制御手段は、該アドレス信号を転送するためのアドレスバス手段及び該制 御信号を転送するための制御バス手段を備えており、該アドレスバス手段が読み 出しアドレスバス及び書き込みアドレスバスをさらに備えており、該書き込みア ドレスバスが第１の書き込みアドレスバス及び第２の書き込みアドレスバスをさ らに備えており、該制御バス手段が読み出し制御バス及び書き込み制御バスをさ らに備えており、該書き込み制御バスが第１の書き込み制御バス及び第２の書き 込み制御バスをさらに備えている制御手段、並びに 該システムバスから該メモリ手段へ、及び該メモリ手段から該システムバスヘの 該データの送信及び受信を行うための手段であって、該受信及び送信手段が該第 １又は第２の書き込みアドレスバスのうち一方によって供給されるアドレスを有 する該システムバスから受信された該データを一時的に格納するための少なくと も１つの書き込み先入れ先出し（ＦＩＦＯ）手段を備えている受信及び送信手段 を備えているメモリシステム。 ９．前記アドレスバス手段が、前記第２のアドレスバスからの第１の書き込みト ランザクションアドレス信号を保持するために前記第２の書き込みアドレスバス 内に配置される書き込みアドレスレジスタ手段をさらに備えており、前記制御バ ス手段が、前記第２の書き込み制御バスからの第２の制御信号を保持するために 前記第２の書き込み制御バス内に配置される書き込み制御レジスタ手段をさらに 備えている請求項８に記載のメモリシステム。 ｌ０．前記書き込みアドレスバスを通る書き込みアドレスと前記読み出しアドレ スバスを通る読み出しアドレスとを比較して、前記メモリ手段へのアクセス優先 順位を決定するためのアドレス比較手段をさらに備えている請求項８に記載のメ モリシステム。 １１．システムバスに結合されているメモリシステムであって、該システムバス はさらに複数のプロセッサに結合されており、該複数のプロセッサのそれぞれが 少なくとも１つのデータキャッシュに対応付けられており、該メモリシステムは 、該データを格納するためのメモリ手段、該システムバスからアドレス及び制御 信号を受け取り、該メモリ手段から該システムバスへ及び該システムバスから該 メモリ手段への該データの転送を制御するための制御手段、並びに 該システムバスと該メモリ手段との間に結合され、該制御手段の制御下で、該シ ステムバスから該メモリ手段へ、及び該メモリ手段から該システムバスへ該デー タを送信及び受信するための送信及び受信手段を備えており、該送信及び受信手 段は、該システムバス上の該データを捕らえるための少なくとも１つの反射型読 み出し先入れ先出し（ＦＩＦＯ）バッファ手段を備えており、該捕らえられたデ ータは該複数のプロセッサの１つに対応する該データキャッシュのうち１つから 該複数のプロセッサのうちデータを要求しているプロセッサに対応する該データ キャッシュの他の１つに転送されるので、該データは該反射型読み出しＦＩＦＯ 手段及び該データ要求プロセッサに対応する該キャッシュに同時に格納されるメ モリシステム。 １２．システムバスに結合されているメモリシステムであって、該システムバス は複数のプロセッサに結合されており、該複数のプロセッサのそれぞれが少なく とも１つのデータキャッシュに対応付けられており、該複数のプロセッサはデー タを処理するためのものであり、該メモリシステムは、該データを格納するため のメモリ手段、該システムバスから該メモリ手段へ、及び該メモリ手段から該シ ステムバスへ該データを送信及び受信するための送信及び受信手段であって、該 送信及び受信手段は、書き込みデータバス及び読み出しデータバスを有している 少なくとも１つのデータチャネル手段を備えており、該データチャネル手段は、 通常の書き込みデータのうち該データ及びキャッシュパージ動作中のキャッシュ パージ書き込みデータをバッファするために該書き込みデータバス上に配置され る書き込み先人れ先出し（ＦＩＦＯ）手段をさらに備えており、該データチャネ ル手段が、該システムバスがコヒーレント読み出し動作を行っている場合に該デ ータを捕らえるために該書き込みデータバス上に配置される反射型先入れ先出し （ＦＩＦＯ）手段をさらに備えており、該送信及び受信手段が、エラーを検出し 読み出し動作中に検出されたエラーを補正するために該読み出しデータバス上に 配置されるエラー検出及び補正（ＥＤＣ）手段をさらに備えている送信及び受信 手段、並びに該メモリ手段並びに該送信及び受信手段へ制御信号を供給するため の制御手段を備えているメモリシステム。 １３．前記ＥＤＣ手段が、ワードよりも短いデータ長を有する書き込み中の読み 出しデータエラーを検出して補正するためにさらに用いられており、該補正され たデータが前記書き込みデータバスへ送出されて該書き込みデータバイトと組み 合わせられる請求項１２に記載のメモリシステム。 １４．前記メモリ手段が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で ある請求項１２に記載のメモリシステム。 １５．システムバスに結合されるメモリシステムであって、データを格納するた めのメモリ手段であって、該メモリ手段が少なくとも１つのブロックを備えてお り、該ブロックが複数のバンクを備えており、該複数のバンクのそれぞれは同時 にアクセスされることが可能であり、該複数のバンクのそれぞれは同一の所定の 帯域幅を有しているメモリ手段、該システムバスから該メモリ手段へ、及び該メ モリ手段から該システムバスヘデータを送信及び受信するための送信及び受信手 段であって、該受信及び送信手段が、該メモリの該少なくとも１つのブロックに おける該複数のバンクのうち少なくとも１つにアクセスすることができるデータ チャネルをそれぞれ供給するための複数のデータチャネル手段を備えており、該 データチャネル手段のそれぞれが、該メモリ手段に格納されるべき該データをバ ッファするためのバッファ手段をさらに備えており、該データチャネル手段が該 システムバスへ読み出しデータを正しく転送するための読み出し手段をさらに備 えている送信及び受信手段、並びに該システムバス手段からアドレス及び制御信 号を受け取るための制御手段であって、該制御手段が、該メモリ手段から該シス テムバス手段へ及び該システムバス手段から該メモリ手段への該データの転送を 制御し、該制御手段が、バスサイズ情報をプログラムするためのバスサイズプロ グラム手段を備えており、該制御手段が、該バスサイズプログラム手段において プログラムきれた該システムバスのバスサイズに応じて、及び転送されるデータ のサイズに応じてメモリ動作中の該データチャネル手段の少なくとも１つを選択 するための手段をさらに備えている制御手段を備えているメモリシステム。 １６．前記バッファ手段が、通常書き込みデータ及びキンャッシュバージ動作中 のキャッシュパージ書き込みデータのうちの書き込みデータをバッファするため の書き込みＦＩＦＯ手段をさらに備えており、該バッファ手段が、コヒーレント 読み出し動作中のデータを捕らえるための反射型ＦＩＦＯ手段をさらに備えてい る請求項１５に記載のメモリシステム。 １７．前記読み出し手段が読み出し動作中にエラーを検出して該検出されたデー タを補正するためのエラー検出及び補正（ＥＤＣ）手段を備えている請求項１５ に記載のメモリシステム。 １８．前記ＥＤＣ手段がワードよりも短いデータ長を有する書き込み動作中の読 み出しデータエラーを検出して補正するためにも用いられ、該補正されたデータ が前記書き込みデータバスへ送出されて、該書き込みバイトと組み合わされる請 求項１７に記載のメモリシステム。 １９．前記メモリ手段中の前記バンクのそれぞれが３２ピットデータ幅である請 求項１５に記載のメモリシステム。 ２０．前記データチャネル手段のそれぞれが、前記メモリ手段内の前記複数のバ ンクの１つをアクセスすることができる３２ピットデータ幅を有している請求項 １５に記載のメモリシステム。 ２１．前記データチャネル手段のそれぞれが、前記メモリ手段内の前記複数のバ ンクの少なくとも１つをアクセスすることができる６４ピットデータ幅を有する 請求項１５に記載のメモリシステム。 ２２．前記複数のデータチャネル手段のうち２つが単一ユニットへ組み合わせら れ、モノリシック集積回路に構成される請求項２３に記載のメモリシステム。 ２３．前記送信及び受信手段が、前記メモリシステムがサポートするように設計 されている該システムバスの最大バスサイズに応じて該ユニットの少なくとも２ つをさらに備えている請求項２２に記載のメモリシステム。 ２４．前記制御手段が、前記システムバスの前記バスサイズ及び転送されるべき データサイズに応じてメモリ動作において前記ユニットのうち１つ又はそれ以上 を選択するための手段をさらに備えている請求項２３に記載のメモリシステム。 ２５．前記制御手段が、前記メモリ手段内の前記ブロックの多数をプログラムし 、該メモリ手段内の補正ブロックを選択する手段をさらに備えている請求項１５ に記載のメモリシステム。 ２６．前記制御手段が、前記データチャネル手段のデータ幅をプログラムするた めの手段をさらに備えている請求項１５に記載のメモリシステム。 ２７．前記制御手段が、システムバスクロック周波数から得られる逓倍メモリク ロック周波数を供給し、前記メモリシステムのタイミング分解能を向上させるた めの周波数逓倍手段をさらに備えており、該制御手段が、前記システムバスの前 記システムバスクロック周波数に応じて該周波数逓倍手段へ周波数逓倍係数を供 給するための手段をさらに備えている請求項１５に記載のメモリシステム。 ２８．前記メモリ手段が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で ある請求項１５に記載のメモリシステム。 ２９．前記システムバスがＭバスであり、該Ｍバスが複数のプロセッサをサポー トすることが可能であり、該複数のプロセッサのそれぞれが少なくとも１つのデ ータキャッシュに付随する請求項１５に記載のメモリシステム。 ３０．前記メモリ手段が、複数のブロックを備えており、該複数のブロックのそ れぞれが異なるＤＲＡＭタイプで構成されており、該ＤＲＡＭタイプは異なるサ イズを有しており、該ブロックのうち１つのブロック内の前記複数のバンクの全 てが同一のＤＲＡＭタイプで構成されている請求項１５に記載のメモリシステム 。 ３１．前記メモリ手段における前記複数のバンクのそれぞれが複数のバリティチ ェックピットも有している請求項１９に記載のメモリシステム。 ３２．前記周波数逓倍手段がフェーズロックされたループ（ＰＬＬ）乗算器であ る請求項２７に記載のメモリシステム。 ３３．前記システムバスが３２、６４、又は１２８ピットデータ幅システムバス のうちいずれかである請求項１５に記載のメモリシステム。 ３４．前記制御手段が、向上されたタイミング分解能によって前記メモリ手段に 対するタイミング制御信号を格納するためのプログラムレジスタ手段をさらに備 えている請求項１５に記載のメモリシステム。 ３５．前記書き込みＦＩＦＯ手段及び前記反射型ＦＩＦＯ手段が１６データワー ドに適応し、長いバーストデータ転送をサポートするように構成されている請求 項１６に記載のメモリシステム。 ３６．システムバスに結合されているメモリシステムであって、 データを格納するためのメモリ手段、 該システムバスと該メモリ手段との間での該データの転送を制御するための制御 手段であって、該制御手段は、該システムバスのバスクロック周波数及び該バス クロック周波数の周波数逓倍係数に関する情報を格納するためのプログラムレジ スタ手段と、 該逓倍係数に応答して高いメモリクロック周波数を供給して異なるバス速度をサ ポートし、該メモリ手段のタイミング分解能を向上させるためのメモリ周波数逓 倍手段とを備えている制御手段を備えているメモリシステム。 ３７．前記制御手段が、前記メモリ手段のためのタイミング制御信号をプログラ ムするためのタイミングプログラム手段をさらに備えている請求項３６に記載の メモリシステム。 ３８．システムバスに結合されているメモリシステムであって、 複数のブロックを有しており、データを格納するためのメモリ手段、 該メモリ手段へのアクセスを制御するための制御手段であって、該制御手段は、 該メモリ手段の該複数のブロックの数に関する情報を格納するためのコマンドプ ログラム手段と、メモリマップ全体において該メモリ手段の該ブロックの位置を プログラムするための位置プログラム手段と、マスクビットをプログラムして、 該位置プログラム手段においてプログラムされた該位置の特定のピットをマスク することを可能とするマスクプログラム手段と、入力アドレスを該位置プログラ ム手段における該メモリ手段の該プログラムされた位置と比較して、該メモリ手 段の該ブロックの１つを選択することを可能とする比較手段とを備えている制御 手段を備えているメモリシステム。 ３９．前記複数のブロックのそれぞれが、同一タイプのメモリ素子によって形成 される複数のバンクを備えており、該複数のバンクのそれぞれが、同一の所定の 帯域幅を有しているので、前記メモリ手段が異なるバスサイズをサポートするこ とができる請求項３８に記載のメモリシステム。 ４０．前記複数のバンクのそれぞれの前記所定の帯域幅が、複数のデータピット 及び複数のバリティチェックピットを有している請求項３９に記載のメモリシス テム。 ４１．前記制御手段が、前記システムバスのバスサイズに応じて適切なバンクを 選択するための手段をさらに備えている請求項３８に記載のメモリシステム。 ４２．前記メモリ手段の前記複数のブロックが異なるメモリサイズからなる異な るメモリタイプを備えている請求項３８に記載のメモリシステム。 ４３．前記メモリ手段がダイナミックランダムアクセスメモリ（ＤＲＡＭ）であ る請求項３８に記載のメモリシステム。 ４４．システムバスに結合されているメモリシステムであって、 データを格納するためのメモリ手段であって、該メモリ手段が少なくとも１つの ブロックを備えており、該少なくとも１つのブロックが、複数のバンクをさらに 備えており、該複数のバンクのそれぞれが異なるバスサイズ及び異なるデータト ランザクションサイズをサポートするための同一の所定の帯域幅を有しているメ モリ手段、 該メモリ手段と該システムバスとの間のデータフローを制御するための制御手段 であって、該制御手段が該少なくとも１つのブロックのうち適切な１つを選択す るための手段とバスサイズ情報をプログラムするための手段並びに該シスデムバ スの該バスサイズ及び転送されるデータサイズに応じて該複数のバンクのうち少 なくとも１つを選択するための手段をさらに備えている制御手段を備えているメ モリシステム。 ４５．異なるシステムバス速度をサポートするための手段及び前記メモリ手段の タイミング分解能を向上するための手段をさらに備えている請求項４４に記載の メモリ制御装置。 ４６．前記サポートするための手段が入力されるバスクロック周波数に基づいて 周波数逓倍のための逓倍係数をプログラムするための手段をさらに備えている請 求項４５に記載のメモリシステム。 ４７．向上されたタイミング分解能において前記メモリ手段の制御信号のタイミ ングをプログラムするためのタイミング信号プログラム手段をさらに備えている 請求項４４に記載のメモリシステム。 ４８．システムバスに結合されているメモリシステムであって、 データを格納するためのメモリ手段であって、該メモリ手段が少なくとも１つの ブロックを備えており、該少なくとも１つのブロックが複数のバンクをさらに備 えているメモリ手段、 該システムバスから該メモリ手段へ、及び該メモリ手段から該システムバスヘの 該データを送信及び受信するための送信及び受信手段であって、該送信及び受信 手段がデータチャネルをそれぞれ供給するための複数のデータチャネル手段を備 えており、該データチャネル手段が該メモリ手段の該複数のバンクのうち少なく とも１つにアクセスするためのものであり、該データチャネル手段のそれぞれが 、該メモリ手段に格納されるべき該データをバッファするためのデータバッファ 手段と該メモリ手段から該システムバスヘの該データを転送するための読み出し 手段をさらに備えている送信及び受信手段、並びに 該システムバスからアドレス及び制御信号を受け取り、該メモリ手段から該シス テムバスへ及び該システムバスから該メモリ手段への該データの転送を制御する ための制御手段であって、該制御手段が異なるデータ長のデータトランザクショ ンをサポートするために適切なチャネルを選択するための手段を備えている制御 手段を備えているメモリシステム。 ４９．前記複数のデータチャネル手段が、各データバッファ手段にデータを蓄積 しデータ転送の効率を向上させるために長いバースト書き込みの間に交互に動作 する請求項４８に記載のメモリシステム。