JPH06505375A - Ｍｏｓ回路に対する利得線形性補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＯ５回路に対する利得線形性補正回路（技術分野） 本発明は、ＭＯＳアナログ回路のための利得補正回路に関し、特に衝突イオン化 により生じる利得の非線形性の補正のための回路に関する。

（背景技術） ＭＯ３半導体デバイスにおいて、デバイスが利得段として用いられる時非線形性 を生じる衝突イオン化として知られる問題が起生ずる。この問題は、デバイスに おける電界が非常に大きくなるため、デバイス内に移動する自由電子が分子格子 から余分な電子を奪うに充分なエネルギを電界に得る時に起生ずる。その結果、 この問題は、デバイスの大きさが小さくなり、そして（または）供給電圧が増大 するに伴い更に厳しいものとなる。

例えば、３ミクロン、１０ポルトのＣＭＯＳプロセスにおける従来のｎ−チャン ネルＭＯＳトランジスタにおいては、ドレーン−ソース電圧が略々５ポルト以上 に増加する時、チャンネルのドレーン端部における電界強さが衝突イオン化を生 じるに充分に高くなる。ピーク電界強さの大きさは、多くの変数の関数であり、 衝突イオン化の効果を低減するため制御することは容易でない。この効果はまた 、より高い供給電圧において起生ずるが、ｐ−チャンネル・デバイスにおいても 存在する。

格子から奪われる自由電子は、最後にはソース電極あるいは基板（背面ゲート電 極：ｂａｃｋｇａＬｃ　ｃｌｃｃｔｒｏｄｃ）のいずれか一方へ出て、これによ り望ましからざる電流を生じる。この電流は、デバイスの電気的特性に悪影響を 及ぼす。更に、典型的なＭＯＳデバイスにおいては、ドレーン−ソース電圧がゼ ロボルトから上昇するに伴い、デバイスは、ドレーン電流がドレーン−ソース電 圧に略々比例して−上昇する線形領域に入る。ドレーン−ソース電圧が更に上昇 すると、デバイスは、ドレーン−ソース電圧が」−昇する時ドレーン電流が比較 的一定の状態に留まる飽和領域（ｓａｔｕｒａｔｉｏｎ　ｒｅｇｉｏｎ）に入る 。

しかし、ドレーン−ソース電圧が更に上昇すると、衝突イオン化が始まり、対背 面ゲート・ドレーン電流が指数的に上昇し始める。この対背面ゲート・ドレーン 電流は、下式に略々従う。即ち、 Ｌｈ、ｌ＝　ｋ＊１０”’ 明らかに、あるドレーン−ソース電圧より上では、対背面ゲート・ドレーン電流 はかなりになる。ドレーン−ソース電圧はドレーン−ソース電圧と共に非線形状 に変化するため、この電流はデバイスのドレーンから背面ゲートへ非線形漏れ電 流として現れる。このデバイスがｒｇｍＪ利得段として使用されるならば、この 漏れ電流は出力に抵抗負荷として現れ、これが更に非線形利得を生じる。

この問題を克服するために、従来技術の回路はＭＯＳデバイスにまたがるドレー ン−ソース電圧を低減するため遮蔽トランジスタを用い、これによりドレーン− ソース電圧を衝突イオン化が顕著な問題となるレベルより低く保持する。特に、 総ドレーンーソース電圧が２つのデバイスにまたがって分けられ、いずれのデバ イスも衝突イオン化問題を生じるに充分なドレーン−ソース電圧をその両端に持 たないように、ｎ−チャンネルの能動デバイスと直列に共通ゲートＮＭＯＳカス コード（ｃａｓｃａｄｅ）　・デバイスをＥＲすることは公知である。この従来 技術の試みは、Ｃ，Ａ、Ｌａｂｅｒ、Ｃ，Ｆ、Ｒａｈｉｍ、Ｓ、Ｆ、Ｄｒｅｙｅ ｒ。

Ｇ、Ｔ、Ｕｅｈａｒａ、Ｐ、Ｔ、ＫｗｏｋおよびＰ、Ｒ，Ｇｒａｙの論文「高性 能３−μｍ　ＣＭ　ＯＳアナログ標準的セル・ライブラリに対する設計の考察（ Ｄｅｓｉｇｎ　Ｃｏｎ５ｉｄｅｒａｔｉｏｎｓ　ｆｏｒ　ａ　Ｈｉｇｈ−Ｐｅｒ ｆ。

ｒｍａｎｃｅ　３−ｕｍ　ＣＭＯ３Ａｎａｌｏｇ　５ｔａｎｄａｒｄ−ＣｅｌＩ 　Ｌｉｂｒａｒｙ）Ｊ　（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｒ　５ｏｌｉｄ−３ｔ ａｔｅ　Ｃ１ｒｃｕｉｔｓ、ｖ、５Ｃ−２２、ｎ、　２，１８１〜１８９頁、１ ９８７年４月）において詳細に論述されている。

この従来技術の試みは、一般に衝突イオン化の問題を解明するものであるが、別 の問題を生じる。更に、この従来技術の遮蔽回路においては、ＮＭＯ３遮蔽トラ ンジスタの利得電圧が一般に供給電圧の略々中間の電圧に固定されている。その 結果、偵動デバイスの正の電圧変動に対しでは、遮蔽デバイスは飽和に進むが、 負の電圧変動に対しては、遮蔽デバイスは深い３極領域、あるいは線形領域に進 む。飽和モードと線形モードとの間の急激な遷移（ｔ　ｒａｎｓ　：　ｔ　４　 ｏｎ）は、遮蔽デバイスに対するインピーダンスらしきものを段階的にさせる。

この遷移は、従来技術の回路を用いる全ての回路において起生じ、回路における 急激な利得変化を生じる結果となる。

従って、本発明の目的は、衝突イオン化の効果が低減されるＭＯＳデバイスに対 する利得補正回路の提供にある。

本発明の別の目的は、ＭＯＳデバイスにおける線形利得を維持しながら衝突イオ ン化の効果が低減されるＭＯＳデバイスに対する利得補正回路の提供にある。

全（の別の目的は、現在のデバイス設計に容易に集積が可能なＭＯＳデバイスに 対する利得補正回路の提供にある。

（発明の概要） 本発明の図示される一実施例において、上記の間層は解消されかつ上記の諸口的 が達成されが、これにおいては、全供給電圧が２つのデバイスにまたがって分け られるようにＭＯ３遮蔽デバイスが能動ＭＯＳデバイスと直列に接続されて、両 方のデバイスを衝突イオン化が顕著な問題となるより充分に下方の動作領域に保 持する。ＭＯ５遮蔽デバイスのゲートは、そのドレーンに比例する電圧に維持さ れることにより、ドレーンを飽和モードに保持して従来技術の遮蔽回路と関連す る急激なモード変化を回避する。

（図面の簡単な説明） 図１は、ｎ−チャンネルＭＯＳデバイスの概略図、図２は、図１に略図的に示さ れたデバイスの断面図、図３は、本発明の利得補正回路を内蔵する例示的な演算 増幅回路の概略回路図である。

（実施例） 図１は、本発明により保護することができるｎ−チャンネルＭＯ３Ｉ−ランジス タの概略図を示している１、この周知のタイプのデバイスは、ドレーン電極１０ ０と、ゲート電極１０２と、背面ゲート電極１０４と、ソース電極１０６とを廟 する。デバイスの動作中、電流はゲート電極１０２に供給される電圧の制御下で ドレーン１００からソース１０６へ流れる。このようなデバイスの動作は非常に よく知られているため、本文ではこれ以上論述しない。

図２は、トランジスタのソース、ドレーン、ゲートおよび背面ゲート領域を形成 する異なる領域を示す図１の概略図と対応する典型的なＭＯＳデバイスの断面図 である。特に、図２に示されるＭＯＳデバイスは、ｐ−特性を有するよう製造中 ドープされた基板２００に構成される。３つの領域は、基板２００中に拡散され てソース領域２０２、ドレーン領域２０４、および背面ゲート電極の接続を提供 する領域２０６．２０８を画成する。更に、デバイスのソースとして機能するｎ −チャンネル領域２０２が生成される。１つの電極２１０が、周知の結合技法に より、この拡散領域と接続されている。

同様に、ｎ十領域２０４が基板２００中に拡散されて、ドレーン領域を提供する 。電極２１２がこの領域に接続されている。

ｐ十領域２０６および２０８は、基板２００中に拡散されて基板２００と背面ゲ ート電極２１４．２１６との間に小さな値のオーミック接続を提供する。典型的 には、構造全体は環状であり、ソース、ドレーンおよび背面ゲート領域は周知の 製造技法により他の形状を持つことができる。

ゲート構造２１８はまた、ソース領域２０２とドレーン領域２０４との間に形成 された「チャンネル」２２０上に形成される。このゲート構造は、基板２００の 表面上に形成された絶縁層２２２と、この絶縁層に重なりデバイスの「ゲート」 を形成するポリシリコンＩ！１２２４とからなる。ポリシリコン層２２４は更に 、デバイスのゲート電極を形成するため電極２２６に対して結合される。

図示の如き装置の通常の動作中、電子（Ｏ印２３０で略図的に示される）は、電 極２１０と２１２にまたがって配置されたドレーン−ソース電圧により生じる電 界の作用下でソース領域２０２からドレーン領域２０４へ移動する。先に述べた ように、このドレーン−ソース電圧は、上昇する供給電圧あるいは減少するデバ イス・サイズにより上昇する時、ドレーン領域２０４付近の電界強さは、電極２ ３０が電界から分子格子から自由な状態の更に多くの電子（０２３２として示さ れる）を奪うに充分なエネルギを受取るように充分に大きくなる。これら電子は 、背面ゲート領域２０６．２０８へ移動しく移動が矢印２４０．２４２により略 図的に示される）か、あるいはソース領域（矢印２４４により略図的に示される ）へ移動し、本発明の背景において前に述べた望ましからざる漏れ電流を生じる 結果となる。

図３は、本発明の利得補正回路を内蔵する例示のＭＯ３演算増幅回路の部分概略 図である。特に、従来の方法では、例示の回路は、レール３００へ加えられるド レーン電圧ｖ、（回路のグラウンドに対する）と、レール３０２へ加えられるソ ース電圧Ｖｓｓ（回路のグラウンドに対する）とからなる分割電圧電源により動 作する。一般に、電圧ｖｎｎおよびＶ、ｓは、回路のグラウンドに対して対称的 である。図示された特定の回路は、正と負の再入力を有する相補的な構造で構成 される。

入力回路は、電流ソース３０８（○内の矢印により示される）と直列に接続され た入力差動対ＰＭＯＳトランジスタ３０４．３０６からなっている。電流ソース ３０８の構造および動作は、当業者には周知であり、従って明瞭化のため、本発 明の回路の動作にとって重要でない電流ソースが○内の矢印として略図的に示さ れる。

入力トランジスタ３０４．３０６は、端子ｖｌ−における負の電圧信号がトラン ジスタ３０４のゲート電極へ供給され、端子ｖ１−における正の電圧信号がトラ ンジスタ３０６のゲート電極へ供給される差動トランジスタ対を含む。この差動 トランジスタ対は、リード３１０．３１２を経て（ドレーン・レール３００に向 けて）ソース３０８に流れる電流を操作することにより、また前記各リードにお ける電流の比率を調整することにより、入力電圧信号を電流信号へ変換するよう 機能する。トランジスタ３０４．３０６により生じる電流信号は、リード３１０ ．３１２を経て増幅回路の利得部へ与えられる。

１１１ｆ記利得部は、これもまた相補的構造で構成される電流ソース・トランジ スタ３１８．３２０．３２２．３２４からなっている。トランジスタ３１８．３ ２０は、増幅器の出力インピーダンスを増加するように直列に接続されている。

トランジスタ３２２．３２４は同じ理由から直列に接続されている。

トランジスタ３１８．３２０もまた、電流ソース・トランジスタ３３２および電 流ソース３１４と直列に接続されている。同様に、トランジスタ３２２および３ ２４は、電流ソース・トランジスタ３４４および電流ソース３１６と直列形態で 接続されている。

電流ソース３１４および３１６が比較的一定の電流を引出すため、リード３１Ｏ １３１２から流れる電流は利得トランジスタ３１８〜３２４に流れる電流を有効 に制御する。トランジスタ３１８〜３２４．３３２．３３４の利得リードはバイ アス発生回路３３３と接続され、これがゲートのリードにおける電圧を維持して トランジスタを適正な電圧で動作することを保持する。バイアス発生回路３３０ の動作および構造は当業者には周知であり、本発明の理解のために重要ではない 。従って、本文ではこれ以上詳細には論述しない。

電流ソース・トランジスタ３１８〜３２４がＰＭＯＳデバイスであり、先に述べ たように、衝突イオン化の影響がＮＭＯＳデバイスよりも著しく高いドレーン・ ソースにおけるＰＭＯＳドレーンにおいて生じる故に、上記の衝突イオン化問題 がこれらトランジスタでは生じないことに注意すべきである。例示の増幅器は、 衝突イオン化がＰＭＯＳデバイスに対して問題となる電圧閾値より低い供給電圧 で動作するよう設計されている。しかし、補正回路がない場合には、衝突イオン 化が電流ソース・トランジスタ３３２．３３４にとって厳しい問題を生じること になる。以下に述べるように、これらトランジスタは、本発明の利得補正回路に より保護されている。

更に、本発明の回路は、ドレーン−ソース電圧を遮蔽トランジスタと電流ソース ・トランジスタとに分けるよう動作する。このためには、遮蔽トランジスタ３４ ０は電流ソース・トランジスタ３３２と直列に接続され、遮蔽トランジスタ３４ ２は電流ソース・トランジスタ３３４と直列に接続されている。その結果、トラ ンジスタ３３２および３３４にまたがって前に現れるドレーン−ソース電圧は、 この時トランジスタ対３３２．３１４および３３４．３１６にまたがって現れる 。

以下に述べるように、遮蔽トランジスタ３４０．３４２のゲート電極へ適当な電 圧が加えられて、４つのデバイスの各々にまたがるドレーン−ソース電圧が衝突 イオン化が問題となる閾値より低く保持することを保証する。更に、例示的に、 遮蔽デバイスが回路の動作範囲全体にわたり飽和モードに留まるように遮蔽デバ イスのゲート電圧が制御され、これにより急激な利得の変化を回避する。

特に、リード３４４．３４６におけるトランジスタ３４０．３４２のドレーン電 極における出力電圧Ｖ。３．Ｔ、およびＶ。ＩＩＴＮが、リード３４８．３５０ を介して、デバイス３５２．３５４の利得電極に対してそれぞれ加えられる。

特に、デバイス３５２はＰＭＯＳデバイスであり、このデバイスは電流ソース３ ５６、抵抗３９０および３９２、およびダイオード３９８と共に、ボルテージ・ フォロワ回路（非反転増幅回路）として接続される。このボルテージ・フォロワ ・デバイス３５２の出力（出力電圧Ｖ。Ｉ、？２と等価である）は、抵抗３９０ ．３９２からなる抵抗分割器にまたがって印加される。リード３９５における分 割電圧は更に、遮蔽トランジスタ３４２のゲート電極へ印加される。その結果、 出力電圧Ｖ（＋１１７Ｐが上昇すると、遮蔽トランジスタ３４２のゲート電極も また、抵抗３９０．３９２の比率で定まる量だけ上昇する。抵抗３９０．３９２ が等しければ、遮蔽電圧は前記出力電圧の約半分だけ上昇し、遮蔽トランジスタ ３４２のゲート電圧は利得０．５でトランジスタ３４２のドレーン電圧に追従す る。この接続は、出力電圧が遮蔽トランジスタ３４２と電流ソース・トランジス タ３３４間で略々等しく分割されること、また遮蔽トランジスタ３４０が全出力 電圧振動にわたり飽和モードを維持することを保証する。

図示された特定の構成においては、抵抗３９０および３９２、およびＰＭＯＳボ ルテージ・フォロワ・デバイス３５２を流れる電流が再び組合わされて、信号に 依存しない電流がダイオード３９８を経てｖｓ３電圧レール３０２へ戻されるよ うに、ダイオード接続ＭＯＳデバイス３９８へ印加される。

同様に、リード３４６における出力電圧Ｖ。ｕｔｗは、リード３５０を経てＰＭ ＯＳデバイス３５４へ印加され、このデバイスは電流ソース３５８および抵抗３ ９４．３９６と関連してボルテージ・フォロワとして働く。抵抗３９０．３９２ について述べたことと同様に、抵抗３９４．３９６は電圧分割器を形成し、分割 された出力電圧はり一ド３９７を経て遮蔽トランジスタ３４０のゲート電極へ印 加され、その結果出力電圧Ｖ。Ｉ、？、が遮蔽トランジスタ３４０にまたがって 均等に分けられ、電流ソース・トランジスタ３３２および遮蔽トランジスタ３４ ２は飽和モードのままである。

また、先に述べたことと同様に、抵抗３９４．３９６に流れる電流はボルテージ ・フォロワ・デバイス３５４を流れる電流と組合わされてダイオード４００へ印 加され、その結果信号に依存しない電流がダイオード４００を経てＶＳ８レール ３０２へ戻される。

ボルテージ・フォロワ・デバイス３５２．３５４の出力は、抵抗３６８．３６４ およびコンデンサ３６０．３６２を介して組合わされ、トランジスタ３７０のゲ ート電極へ印加される。トランジスタ３７０．３７２は、電流ソース３６３と関 連して差動出力回路をなす。トランジスタ３７２のゲート電極は、デバイス３８ ８．３８６、および抵抗３８０．３８２．３８４からなるバイアス回路によりバ イアスが課される。要素３７０〜３８８の機能は、２つの出力における共通モー ド電圧をグラウンド電圧（ＧＲＮＤ４０２）に保持するため共通モード・フィー ドバックを提供することである。

出力ドレーン−ソース電圧は遮蔽および電流ソース・トランジスタ間で分割され るため、前記の衝突イオン化問題は著しく低減される。更に、各遮蔽デバイスの ゲートがドレーン電圧に追従するため、遮蔽デバイスの動作領域間の前記遷移も また回避される。

本発明の構成により衝突イオン化効果が劇的に低減することを示す図３に示され る如きデバイス構造のシミュレーションが行われた。特に、本発明の構成および 遮蔽トランジスタがなければ、シミュレートされた回路は非線形利得による１ｍ Ｖのピーク入力基準電圧の非線形性という略々最悪のケースであった。遮蔽トラ ンジスタおよび本発明のバイアス回路がこの構成に加えられた時、１０マイクロ ボルト・ピーク値の非線形性の最悪のケースが結果として生じた。遮蔽トランジ スタおよび関連するバイアス回路を持たない演算増幅器の最悪のケースの歪みは 一７８ｄＢであった。遮蔽トランジスタおよびバイアス回路が組込まれた演算増 幅器の最悪のケースの歪みは一９９ｄＢであった。

本発明の一実施例について詳細に記述したが、当業者にとって他の変更および修 正は明瞭であろう。例えば、より高い供給電圧が衝突イオン化効果を問題にする ならば、図示された遮蔽技法はまたＰＭＯＳデバイスにも応用することができる 。更に、図示された実施例においては、全ドレーン−ソース電圧が遮蔽および電 流ソース・トランジスタ間で略々均等に分割されたが、各デバイス毎のドレーン −ソース電圧が衝突イオン化問題を生じるのに充分な大きさでない限り、ドレー ン−ソース電圧の分割を等しくしないように回路パラメータは容易に変更するこ ともできる。更に、図示の如く、各遮蔽トランジスタは、本発明のゲート駆動に よりその飽和モードのままであるが、遮蔽トランジスタにおける飽和および線形 モード間のモードの遷移が回避される限り、１つ以上の遮蔽トランジスタを有す る回路をその線形モードで動作させるように回路に対する調整を行うこともでき る。例示された手法はまた、ＭＯＳデバイスが高いＶＤＳ破壊領域へ入ることを 阻止することによりデバイスの破損を防止ため使用することもできる。これらの 変更および修正は請求の範囲により網羅されるべきものである。

、＋、、Ｗｌ＋Ｈ＋＋６ＰＣＴ／ＵＳ　９２１０１０９２フロントページの続き （７２）発明者　口バートソン、デーヴイッド・エイチアメリカ合衆国マサチュ ーセッツ州０２１４５゜サマーヴイル、フェルズウェイ・ウェスト

Claims (18)

【特許請求の範囲】
1. １．ＭＯＳ能動トランジスタと、該能動トランジスタにまたがってドレーン−ソ ース電圧を印加する手段とを含む利得段を備えたＭＯＳアナログ回路に対する利 得補正回路において、 １つのゲートと１つのドレーンと少なくとも２つの動作モードを有する、出力電 極と直列に接続されたＭＯＳ遮蔽トランジスタと、前記ドレーン−ソース電圧が 前記遮蔽トランジスタと前記能動トランジスタ間に分割され、かつ前記遮蔽トラ ンジスタが１つの動作モードに留まるように、該遮蔽トランジスタのゲートへ印 加される電圧を制御する手段とを設けてなることを特徴とする利得補正回路。
2. ２．前記制御手段が、前記遮蔽トランジスタのドレーンにおける電圧に比例する 電圧を該遮蔽トランジスタのゲートへ印加する手段を含む請求の範囲第１項記載 の利得補正回路。
3. ３．前記ドレーン−ソース電圧が、前記遮蔽トランジスタと前記能動トランジス タとにまたがって均等に分割される請求の範囲第１項記載の利得補正回路。
4. ４．前記遮蔽トランジスタが飽和作動モードと線形作動モードとを有し、前記制 御手段が、前記遮蔽トランジスタを前記飽和作動モードに留まるように制御する 請求の範囲第１項記載の利得補正回路。
5. ５．前記能動トランジスタがｎ−チャンネル・デバイスである請求の範囲第１項 記載の利得補正回路。
6. ６．前記遮蔽トランジスタがｎ−チャンネル・デバイスである請求の範囲第１項 記載の利得補正回路。
7. ７．前記能動トランジスタがｐ−チャンネル・デバイスである請求の範囲第１項 記載の利得補正回路。
8. ８．前記遮蔽トランジスタがｐ−チャンネル・デバイスである請求の範囲第１項 記載の利得補正回路。
9. ９．前記能動トランジスタが駆動トランジスタである請求の範囲第１項記載の利 得補正回路。
10. １０．前記能動トランジスタが電流ソース・トランジスタである請求の範囲第１ 項記載の利得補正回路。
11. １１．ＭＯＳ駆動手段と、該駆動手段と直列に接続されたＭＯＳ電流ソース・ト ランジスタと、該直列接続にまたがってドレーン−ソース電圧を印加する手段と を含む利得段を備えたＭＯＳアナログ回路に対する利得補正回路において、ゲー トとドレーンとを有する、前記駆動手段と前記電流ソース・トランジスタとの間 に直列に接続されたＭＯＳ遮蔽トランジスタを設け、該遮蔽トランジスタが飽和 作動モードと線形作動モードとで動作し得、前記ドレーン−ソース電圧が前記遮 蔽トランジスタと前記電流ソース・トランジスタとの間で分割され、かつ前記遮 蔽トランジスタが前記飽和作動モードに留まるように、前記遮蔽トランジスタの ゲートにバイアス電圧を印加する手段を設けてなることを特徴とする利得補正回 路。
12. １２．前記制御手段が、前記分割手段にまたがる出力電圧を検出する手段と、バ イアス電圧を前記出力電圧に比例する前記遮蔽トランジスタのゲートに印加する 手段とを含む請求の範囲第１１項記載の利得補正回路。
13. １３．前記検出手段が、電圧分割器ネットワークと、前記出力電圧を前記電圧分 割器へ印加する装置とを含む請求の範囲第１２項記載の利得補正回路。
14. １４．前記出力電圧印加手段が、ボルテージ・フォロワを含む請求の範囲第１３ 項記載の利得補正回路。
15. １５．前記分割手段が、直列に接続された２つのＭＯＳ能動トランジスタを含む 請求の範囲第１１項記載の利得補正回路。
16. １６．前記能動トランジスタの双方がｐ−チャンネル・デバイスである請求の範 囲第１５項記載の利得補正回路。
17. １７．前記遮蔽トランジスタがｎ−チャンネル・デバイスである請求の範囲第１ １項記載の利得補正回路。
18. １８．前記ドレーン−ソース電圧が、前記遮蔽トランジスタと前記能動トランジ スタにまたがって均等に分割される請求の範囲第１１項記載の利得補正回路。