JPH0763141B2 - 増幅回路 - Google Patents
増幅回路Info
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- JPH0763141B2 JPH0763141B2 JP61053759A JP5375986A JPH0763141B2 JP H0763141 B2 JPH0763141 B2 JP H0763141B2 JP 61053759 A JP61053759 A JP 61053759A JP 5375986 A JP5375986 A JP 5375986A JP H0763141 B2 JPH0763141 B2 JP H0763141B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は増幅回路に係り、特に、素子特性の変動の激し
い宇宙環境等においてもTTL（Transistor Transistor L
ogic）回路の信号レベル（以下TTLレベルと呼ぶ）をMOS
（Metal Oxide Semiconductor）回路の信号レベル（以
下MOSレベルと呼ぶ）に確実に増幅する増幅回路に関す
る。
い宇宙環境等においてもTTL（Transistor Transistor L
ogic）回路の信号レベル（以下TTLレベルと呼ぶ）をMOS
（Metal Oxide Semiconductor）回路の信号レベル（以
下MOSレベルと呼ぶ）に確実に増幅する増幅回路に関す
る。
TTLレベル（高レベル2.0V以上、低レベル1.0V以下）をM
OSレベルに増幅する従来の増幅回路の一例を第６図に示
す。第６図は増幅回路２とMOS回路３が同一基板上に集
積化され、TTL回路１が増幅回路２に接続されている。
OSレベルに増幅する従来の増幅回路の一例を第６図に示
す。第６図は増幅回路２とMOS回路３が同一基板上に集
積化され、TTL回路１が増幅回路２に接続されている。
TTL回路１、増幅回路２およびMOS回路３の電源電圧は、
VDD＝5.0V、VSS＝0.0Vである。また、増幅回路２はｎチ
ャネルMOSトランジスタ（以下nMOSトランジスタと略
す）T1とｐチャネルMOSトランジスタ（以下pMOSトラン
ジスタと略す）T2による相捕形MOS（以下CMOSと略す）
インバータ回路で構成されている。
VDD＝5.0V、VSS＝0.0Vである。また、増幅回路２はｎチ
ャネルMOSトランジスタ（以下nMOSトランジスタと略
す）T1とｐチャネルMOSトランジスタ（以下pMOSトラン
ジスタと略す）T2による相捕形MOS（以下CMOSと略す）
インバータ回路で構成されている。
第６図に示すCMOSインバータは、MOSトランジスタのし
きい値電圧および相互コンダクタンスの変動により論理
しきい値が変動する。また、電源電圧の変動により論理
しきい値が変動する。特に、宇宙空間ではγ線等の長期
間照射によって、MOSトランジスタのゲート酸化膜中に
正電荷が生じ、nMOSトランジスタのしきい値電圧が減少
し、pMOSトランジスタのしきい値電圧が増加することが
知られている。さらに、電子と正孔の移動度の低下によ
り、nMOSトランジスタ、pMOSトランジスタのそれぞれの
電流利得が低下することが知られている。なお、この種
の増幅回路の公知文献に、特願昭59−126066号がある。
きい値電圧および相互コンダクタンスの変動により論理
しきい値が変動する。また、電源電圧の変動により論理
しきい値が変動する。特に、宇宙空間ではγ線等の長期
間照射によって、MOSトランジスタのゲート酸化膜中に
正電荷が生じ、nMOSトランジスタのしきい値電圧が減少
し、pMOSトランジスタのしきい値電圧が増加することが
知られている。さらに、電子と正孔の移動度の低下によ
り、nMOSトランジスタ、pMOSトランジスタのそれぞれの
電流利得が低下することが知られている。なお、この種
の増幅回路の公知文献に、特願昭59−126066号がある。
〔発明が解決しようとする問題点〕 第６図に示した従来の増幅回路を宇宙空間で使用する
と、第７図に示すように、nMOSトランジスタのしきい値
電圧およびpMOSトランジスタのしきい値電圧と電流利得
が変動した場合には、CMOSインバータの論理しきい値が
低レベル側に変動して、TTLレベルの中間値（1.0V〜2.0
V）を外れ、MOSレベルへの増幅ができなくなるという問
題があった。また、nMOSトランジスタの電流利得が変動
した場合には、CMOSインバータの論理しきい値が高レベ
ル側に変動して、TTLレベルの中間値を外れ、MOSレベル
への増幅ができなくなるという問題があった。
と、第７図に示すように、nMOSトランジスタのしきい値
電圧およびpMOSトランジスタのしきい値電圧と電流利得
が変動した場合には、CMOSインバータの論理しきい値が
低レベル側に変動して、TTLレベルの中間値（1.0V〜2.0
V）を外れ、MOSレベルへの増幅ができなくなるという問
題があった。また、nMOSトランジスタの電流利得が変動
した場合には、CMOSインバータの論理しきい値が高レベ
ル側に変動して、TTLレベルの中間値を外れ、MOSレベル
への増幅ができなくなるという問題があった。
また、電源電圧の変動も考慮するとCMOSインバータの論
理しきい値が更に変動するという問題があった。
理しきい値が更に変動するという問題があった。
本発明の目的は、MOSトランジスタの特性が大きく変動
した場合においても、CMOSインバータ回路の論理しきい
値電圧の変動を抑え、TTLレベルの信号を確実にMOSレベ
ルに増幅することのできる増幅回路を提供することにあ
る。
した場合においても、CMOSインバータ回路の論理しきい
値電圧の変動を抑え、TTLレベルの信号を確実にMOSレベ
ルに増幅することのできる増幅回路を提供することにあ
る。
上記目的は、増幅回路を、基本増幅回路とこの基本増幅
回路に供給する制御電圧を発生する制御電圧発生回路と
で構成し、MOSトランジスタの特性変動に起因するCMOS
インバータ回路の論理しきい値の変動を制御回路により
抑える、ことにより達成される。
回路に供給する制御電圧を発生する制御電圧発生回路と
で構成し、MOSトランジスタの特性変動に起因するCMOS
インバータ回路の論理しきい値の変動を制御回路により
抑える、ことにより達成される。
第１図は本発明の実施例であって、１はTTL回路、３はM
OS回路、６は増幅回路であり、増幅回路は基本増幅回路
４と制御電圧発生回路５で構成される。ここでは、増幅
回路が１個の基本増幅回路と制御電圧発生回路で構成さ
れ、基本増幅回路の基本論理回路がCMOSインバータで構
成される場合について説明する。
OS回路、６は増幅回路であり、増幅回路は基本増幅回路
４と制御電圧発生回路５で構成される。ここでは、増幅
回路が１個の基本増幅回路と制御電圧発生回路で構成さ
れ、基本増幅回路の基本論理回路がCMOSインバータで構
成される場合について説明する。
基本増幅回路４は、TTLレベルの出力VTTLをMOSレベルの
信号VMOSに増幅する回路であり、nMOSトランジスタT3、
T4およびpMOSトランジスタT5、T6の直列接続で構成され
る。高電位電源VDD（5V）はpMOSトランジスタT6のソー
スに接続され、低電位電源VSS（0V）はnMOSトランジス
タT3のソースに接続されている。nMOSトランジスタT4お
よびpMOSトランジスタT5のゲートが入力端子であり、nM
OSトランジスタT4およびpMOSトランジスタT5の共通のド
レインが出力端子である。又、nMOSトランジスタT3とpM
OSトランジスタT6のゲートには、制御電圧発生回路の出
力である制御電圧VCが接続される。
信号VMOSに増幅する回路であり、nMOSトランジスタT3、
T4およびpMOSトランジスタT5、T6の直列接続で構成され
る。高電位電源VDD（5V）はpMOSトランジスタT6のソー
スに接続され、低電位電源VSS（0V）はnMOSトランジス
タT3のソースに接続されている。nMOSトランジスタT4お
よびpMOSトランジスタT5のゲートが入力端子であり、nM
OSトランジスタT4およびpMOSトランジスタT5の共通のド
レインが出力端子である。又、nMOSトランジスタT3とpM
OSトランジスタT6のゲートには、制御電圧発生回路の出
力である制御電圧VCが接続される。
制御電圧発生回路５は、pMOSトランジスタT9およびnMOS
トランジスタT7、T8の直列接続で構成されている。高電
位電源VD1には、pMOSトランジスタT9のソースが接続さ
れ、低電位電源VSSには、nMOSトランジスタT7のソース
が接続されている。pMOSトランジスタT9のゲートには、
T9が導通するように低電位電源VS1（例えば0V）が接続
されている。また、nMOSトランジスタT7のゲートには、
T7が導通するように高電位電源VD2（例えば5V）が接続
されている。nMOSトランジスタT8は、ドレインとゲート
が接続されたMOSダイオードであり、そのアノード側が
出力端子（VC）およびpMOSトランジスタT9のドレインに
接続され、カソードがnMOSトランジスタT7のドレインに
接続されている。
トランジスタT7、T8の直列接続で構成されている。高電
位電源VD1には、pMOSトランジスタT9のソースが接続さ
れ、低電位電源VSSには、nMOSトランジスタT7のソース
が接続されている。pMOSトランジスタT9のゲートには、
T9が導通するように低電位電源VS1（例えば0V）が接続
されている。また、nMOSトランジスタT7のゲートには、
T7が導通するように高電位電源VD2（例えば5V）が接続
されている。nMOSトランジスタT8は、ドレインとゲート
が接続されたMOSダイオードであり、そのアノード側が
出力端子（VC）およびpMOSトランジスタT9のドレインに
接続され、カソードがnMOSトランジスタT7のドレインに
接続されている。
第１図回路は次のように動作する。
まず、MOSトランジスタの特性が変動しない場合の動作
説明を行う。制御電圧発生回路５で、制御電圧VCを基本
増幅回路のMOSトランジスタT3、T6が共に導通するよう
な電圧（例えば2V）に設定する。このとき、基本増幅回
路は従来のCMOSインバータの電源線に寄生抵抗が付加し
た形式のインバータとみなせる。したがって、基本増幅
回路のMOSトランジスタT3、T6のチャネル幅を調整すれ
ば、その論理しきい値をTTLレベルの中間値に設定で
き、MOSレベルへの増幅が可能となる。
説明を行う。制御電圧発生回路５で、制御電圧VCを基本
増幅回路のMOSトランジスタT3、T6が共に導通するよう
な電圧（例えば2V）に設定する。このとき、基本増幅回
路は従来のCMOSインバータの電源線に寄生抵抗が付加し
た形式のインバータとみなせる。したがって、基本増幅
回路のMOSトランジスタT3、T6のチャネル幅を調整すれ
ば、その論理しきい値をTTLレベルの中間値に設定で
き、MOSレベルへの増幅が可能となる。
つぎに、宇宙線等によりMOSトランジスタの特性が変動
した場合の動作説明を行う。pMOSトランジスタが劣化し
た場合には、しきい値電圧（VTHp）が増加し、電流利得
が減少する。このため、従来のCMOSインバータでは、論
理しきい値が低レベル側に変動する。一方、本発明によ
り回路では、制御電圧発生回路のpMOSトランジスタT9が
変動して、制御電圧発生回路の出力である制御電圧VCが
低レベル側に変動する。
した場合の動作説明を行う。pMOSトランジスタが劣化し
た場合には、しきい値電圧（VTHp）が増加し、電流利得
が減少する。このため、従来のCMOSインバータでは、論
理しきい値が低レベル側に変動する。一方、本発明によ
り回路では、制御電圧発生回路のpMOSトランジスタT9が
変動して、制御電圧発生回路の出力である制御電圧VCが
低レベル側に変動する。
VCが下がると、基本増幅回路のnMOSトランジスタT3の相
互コンダクタンスが小さくなり、pMOSトランジスタT6の
相互コンダクタンスが大きくなる。これらの変化は、基
本増幅回路の論理しきい値の変動を打消す方向に働く。
したがって、pMOSトランジスタの特性変動によるCMOSイ
ンバータの論理しきい値の変動を抑えることができる。
尚、pMOSトランジスタが劣化した場合には、しきい値電
圧および電流利得の両者の変動が共に相互コンダクタン
スを小さくする方向に働くので、その変動量はnMOSトラ
ンジスタに比べて大きくなる。本発明による回路では、
pMOSトランジスタT9の変動量を、ダイオード接続された
nMOSトランジスタT8で緩和できるので、制御電圧VCの変
動幅を調整できる。
互コンダクタンスが小さくなり、pMOSトランジスタT6の
相互コンダクタンスが大きくなる。これらの変化は、基
本増幅回路の論理しきい値の変動を打消す方向に働く。
したがって、pMOSトランジスタの特性変動によるCMOSイ
ンバータの論理しきい値の変動を抑えることができる。
尚、pMOSトランジスタが劣化した場合には、しきい値電
圧および電流利得の両者の変動が共に相互コンダクタン
スを小さくする方向に働くので、その変動量はnMOSトラ
ンジスタに比べて大きくなる。本発明による回路では、
pMOSトランジスタT9の変動量を、ダイオード接続された
nMOSトランジスタT8で緩和できるので、制御電圧VCの変
動幅を調整できる。
nMOSトランジスタが劣化した場合には、しきい値電圧
（VTHn）が減少し、電流利得が減少する。しきい値電圧
と電流利得の両者の減少は、CMOSインバータの論理しき
い値の変動を打ち消しあう方向に働くので、その変動は
小さくなる。したがって、CMOSインバータの論理しきい
値が最も大きく変動するのは、nMOSトランジスタのしき
い値電圧あるいは電流利得のどちらか一方が変動した場
合となる。
（VTHn）が減少し、電流利得が減少する。しきい値電圧
と電流利得の両者の減少は、CMOSインバータの論理しき
い値の変動を打ち消しあう方向に働くので、その変動は
小さくなる。したがって、CMOSインバータの論理しきい
値が最も大きく変動するのは、nMOSトランジスタのしき
い値電圧あるいは電流利得のどちらか一方が変動した場
合となる。
しきい値電圧が変動した場合には、従来のCMOSインバー
タの論理しきい値は低レベル側に変動する。本発明によ
る回路では、制御電圧発生回路のnMOSトランジスタT7、
T8のしきい値電圧が小さくなるため、制御電圧発生回路
の出力VCが低レベル側に変動する。VCが下がると基本増
幅回路のnMOSトランジスタT3の相互コンダクタンスが小
さくなり、pMOSトランジスタT6の相互コンダクタンスが
大きくなる。これらの変化は、基本増幅回路の論理しき
い値の変動を打消す方向に働く。MOSトランジスタT8は
ダイオード接続しているため、そのソース、ドレイン間
にはしきい値に相当する電圧があらわれる。したがっ
て、T8のソース、ドレイン間電圧の変化は、ダイオード
接続されたMOSトランジスタT8のしきい値電圧の変動に
等しくなり、T7のしきい値変動によるT7のソース、ドレ
イン間電圧の変化は上記変化に比して非常に小さいの
で、終局的に、制御電圧VCの変化はT8のしきい値の変動
にほぼ等しくなるので、制御電圧VCが入力する基本増幅
回路のMOSトランジスタT3、T6のチャネル幅を予め調整
しておくことによって、その論理しきい値をTTLレベル
の中間値に設定できる。したがって、しきい値変動によ
るCMOSインバータの論理しきい値の変動を抑えることが
できる。
タの論理しきい値は低レベル側に変動する。本発明によ
る回路では、制御電圧発生回路のnMOSトランジスタT7、
T8のしきい値電圧が小さくなるため、制御電圧発生回路
の出力VCが低レベル側に変動する。VCが下がると基本増
幅回路のnMOSトランジスタT3の相互コンダクタンスが小
さくなり、pMOSトランジスタT6の相互コンダクタンスが
大きくなる。これらの変化は、基本増幅回路の論理しき
い値の変動を打消す方向に働く。MOSトランジスタT8は
ダイオード接続しているため、そのソース、ドレイン間
にはしきい値に相当する電圧があらわれる。したがっ
て、T8のソース、ドレイン間電圧の変化は、ダイオード
接続されたMOSトランジスタT8のしきい値電圧の変動に
等しくなり、T7のしきい値変動によるT7のソース、ドレ
イン間電圧の変化は上記変化に比して非常に小さいの
で、終局的に、制御電圧VCの変化はT8のしきい値の変動
にほぼ等しくなるので、制御電圧VCが入力する基本増幅
回路のMOSトランジスタT3、T6のチャネル幅を予め調整
しておくことによって、その論理しきい値をTTLレベル
の中間値に設定できる。したがって、しきい値変動によ
るCMOSインバータの論理しきい値の変動を抑えることが
できる。
電流利得が変動した場合には、従来のCMOSインバータの
論理しきい値は高レベル側に変動する。本発明による回
路では、制御電圧発生回路のnMOSトランジスタT7、T8の
電流利得が小さくなるため、制御電圧発生回路の出力で
ある制御電圧VCが増加する。VCが増加すると、基本増幅
回路のnMOSトランジスタT3の相互コンダクタンスが大き
くなり、pMOSトランジスタT6の相互コンダクタンスが小
さくなる。これらの変化は、基本増幅回路の論理しきい
値の変動を打ち消す方向に働く。VCの変化は、MOSトラ
ンジスタT8がダイオード接続のためT8の電流利得の変動
の影響はほとんど受けず、MOSトランジスタT7の電流利
得の変化に比例する。したがって、MOSトランジスタT7
のチャネル幅を最適設計すれば、基本増幅回路の制御が
可能になる。
論理しきい値は高レベル側に変動する。本発明による回
路では、制御電圧発生回路のnMOSトランジスタT7、T8の
電流利得が小さくなるため、制御電圧発生回路の出力で
ある制御電圧VCが増加する。VCが増加すると、基本増幅
回路のnMOSトランジスタT3の相互コンダクタンスが大き
くなり、pMOSトランジスタT6の相互コンダクタンスが小
さくなる。これらの変化は、基本増幅回路の論理しきい
値の変動を打ち消す方向に働く。VCの変化は、MOSトラ
ンジスタT8がダイオード接続のためT8の電流利得の変動
の影響はほとんど受けず、MOSトランジスタT7の電流利
得の変化に比例する。したがって、MOSトランジスタT7
のチャネル幅を最適設計すれば、基本増幅回路の制御が
可能になる。
したがつて、nMOSトランジスタの特性が変動した場合に
は、しきい値電圧の変化をMOSトランジスタT8で、電流
利得の変化をMOSトランジスタT7で、それぞれ独立に制
御でき、基本増幅回路の論理しきい値変動を抑えること
ができる。
は、しきい値電圧の変化をMOSトランジスタT8で、電流
利得の変化をMOSトランジスタT7で、それぞれ独立に制
御でき、基本増幅回路の論理しきい値変動を抑えること
ができる。
pMOSトランジスタおよびnMOSトランジスタが同時に変動
した場合には、論理しきい値の変動は、前述のnMOS、pM
OSトランジスタの個々の変動の和となるが、各変動量が
制御電圧発生回路により小さく抑えられるため論理しき
い値をTTLレベルの中間値に設定できる。
した場合には、論理しきい値の変動は、前述のnMOS、pM
OSトランジスタの個々の変動の和となるが、各変動量が
制御電圧発生回路により小さく抑えられるため論理しき
い値をTTLレベルの中間値に設定できる。
第２図はMOSトランジスタの特性変動による本制御電圧
発生回路の出力である制御電圧VCの変化を示したもの
（シミュレーションの結果）である。pMOSトランジスタ
が変動した場合には、制御電圧は変動前（に示す）に
対して低レベル側にシフトする（に示す）。また、nM
OSトランジスタのしきい値電圧が変動した場合には、し
きい値電圧の変動分だけに示すように低レベル側にシ
フトする。nMOSトランジスタの電流利得が変動した場合
には、電流利得の変動分だけに示すように高レベル側
にシフトする。また、nMOSトランジスタのしきい値電圧
とpMOSトランジスタのしきい値電圧の両者が同時に変動
した場合には、制御電圧VCは、nMOS、pMOSトランジスタ
の個々の変動の和だけ低レベル側にシフトする（に示
す）。
発生回路の出力である制御電圧VCの変化を示したもの
（シミュレーションの結果）である。pMOSトランジスタ
が変動した場合には、制御電圧は変動前（に示す）に
対して低レベル側にシフトする（に示す）。また、nM
OSトランジスタのしきい値電圧が変動した場合には、し
きい値電圧の変動分だけに示すように低レベル側にシ
フトする。nMOSトランジスタの電流利得が変動した場合
には、電流利得の変動分だけに示すように高レベル側
にシフトする。また、nMOSトランジスタのしきい値電圧
とpMOSトランジスタのしきい値電圧の両者が同時に変動
した場合には、制御電圧VCは、nMOS、pMOSトランジスタ
の個々の変動の和だけ低レベル側にシフトする（に示
す）。
これらの制御電圧を用いた場合の、増幅回路の論理しき
い値電圧の変動のシミュレーション結果を第３図に示
す。第３図において、論理しきい値の＋（プラス）側へ
のシフトはΔβn＝100％のときΔ＝１が上限であり、−
（マイナス）側へのシフトはΔβp＝100％、かつVTHpが
−1V、VTHnのシフトが−0.5VのときΔ＝2.4が上限とな
り、現実にこの限度を越えることはほとんどないとして
よい。したがって、従来の増幅回路の論理しきい値がTT
Lレベルの中間値を外れることがあるのに対して、本回
路では、論理しきい値をTTLレベルの中間値を外れるこ
とはなく、必ず中間値に設定できる。
い値電圧の変動のシミュレーション結果を第３図に示
す。第３図において、論理しきい値の＋（プラス）側へ
のシフトはΔβn＝100％のときΔ＝１が上限であり、−
（マイナス）側へのシフトはΔβp＝100％、かつVTHpが
−1V、VTHnのシフトが−0.5VのときΔ＝2.4が上限とな
り、現実にこの限度を越えることはほとんどないとして
よい。したがって、従来の増幅回路の論理しきい値がTT
Lレベルの中間値を外れることがあるのに対して、本回
路では、論理しきい値をTTLレベルの中間値を外れるこ
とはなく、必ず中間値に設定できる。
電源電圧の変動については、制御電圧VCが電源電圧の変
化方向に変動するので基本増幅回路の論理しきい値の変
動を抑えることができる。
化方向に変動するので基本増幅回路の論理しきい値の変
動を抑えることができる。
第４図は特許請求の範囲第２項の実施例であって、制御
電圧発生回路７の高電位電源として、VDDにダイオードD
1、D2を直列接続することによって、VDDから２段のダイ
オードの順方向電圧分だけ降下した電圧を用いたもので
ある。制御電圧発生回路７は、ダイオードD1、D2、pMOS
トランジスタT12およびnMOSトランジスタT11、T10の直
列接続で構成されている。VDDには、ダイオードD1のア
ノードが接続され、低電位電源VSSには、nMOSトランジ
スタT10のソースが接続されている。pMOSトランジスタT
12のゲートには、低電位電源VSSが接続され、nMOSトラ
ンジスタT10のゲートには、高電位電源VDDが接続されて
いる。nMOSトランジスタT11は、ドレインとゲートが接
続されたMOSダイオードであり、そのアノード側が出力
端子（VC）およびT12のドレインに接続され、カソード
がnMOSトランジスタT10のドレインに接続されている。
電圧発生回路７の高電位電源として、VDDにダイオードD
1、D2を直列接続することによって、VDDから２段のダイ
オードの順方向電圧分だけ降下した電圧を用いたもので
ある。制御電圧発生回路７は、ダイオードD1、D2、pMOS
トランジスタT12およびnMOSトランジスタT11、T10の直
列接続で構成されている。VDDには、ダイオードD1のア
ノードが接続され、低電位電源VSSには、nMOSトランジ
スタT10のソースが接続されている。pMOSトランジスタT
12のゲートには、低電位電源VSSが接続され、nMOSトラ
ンジスタT10のゲートには、高電位電源VDDが接続されて
いる。nMOSトランジスタT11は、ドレインとゲートが接
続されたMOSダイオードであり、そのアノード側が出力
端子（VC）およびT12のドレインに接続され、カソード
がnMOSトランジスタT10のドレインに接続されている。
本制御回路を用いれば、VDD、VSS以外の電源をLSI（大
規模集積回路）チップの内部で作る必要がないという利
点がある。
規模集積回路）チップの内部で作る必要がないという利
点がある。
第５図は特許請求の範囲第３項の実施例であって、宇宙
線等によるMOSトランジスタの特性変動が、宇宙線照射
時のMOSトランジスタのゲート電圧に依存することを考
慮したものである。第５図に示す回路は、定電圧発生回
路８と制御電圧発生回路９で構成される。ダイオードあ
るいは抵抗で構成された定電圧発生回路８で制御電圧VC
とほぼ等しい電圧VCRを発生し、該信号をnMOSトランジ
スタT13とpMOSトランジスタT15のゲートに与えたもので
ある。本形式を用いれば、基本増幅回路および制御電圧
発生回路の各MOSトランジスタのゲート電圧がほぼ等し
くなり、各MOSトランジスタの特性変動を等しくできる
ので、基本増幅回路の制御がより確実なものとなる。
線等によるMOSトランジスタの特性変動が、宇宙線照射
時のMOSトランジスタのゲート電圧に依存することを考
慮したものである。第５図に示す回路は、定電圧発生回
路８と制御電圧発生回路９で構成される。ダイオードあ
るいは抵抗で構成された定電圧発生回路８で制御電圧VC
とほぼ等しい電圧VCRを発生し、該信号をnMOSトランジ
スタT13とpMOSトランジスタT15のゲートに与えたもので
ある。本形式を用いれば、基本増幅回路および制御電圧
発生回路の各MOSトランジスタのゲート電圧がほぼ等し
くなり、各MOSトランジスタの特性変動を等しくできる
ので、基本増幅回路の制御がより確実なものとなる。
上述のように本実施例の増幅回路は、宇宙空間でのMOS
トランジスタの特性変動を制御電圧発生回路で検知し
て、CMOSインバータの論理しきい値の変動を抑える方向
に制御できるので、論理しきい値をTTLレベルの中間値
に設定でき、MOSトランジスタへの増幅が可能となる利
点がある。
トランジスタの特性変動を制御電圧発生回路で検知し
て、CMOSインバータの論理しきい値の変動を抑える方向
に制御できるので、論理しきい値をTTLレベルの中間値
に設定でき、MOSトランジスタへの増幅が可能となる利
点がある。
なお、実施例では増幅回路が、１個の基本増幅回路と制
御電圧発生回路で構成され、基本増幅回路の基本論理回
路がCMOSインバータで構成される場合について述べた
が、ｎ（ｎ＝２、３、……）個の基本増幅回路が１個の
制御電圧発生回路に並列に接続され、各基本増幅回路が
それに対応するMOS回路およびTTL回路に接続される場合
も同様である。また、実施例ではMOSトランジスタを使
用するとして説明してきたが、MOS電界効果トランジス
タに限定されずその他の電界効果トランジスタの場合に
も同様に適用でき、同じ効果を生じ得ることはもちろん
である。
御電圧発生回路で構成され、基本増幅回路の基本論理回
路がCMOSインバータで構成される場合について述べた
が、ｎ（ｎ＝２、３、……）個の基本増幅回路が１個の
制御電圧発生回路に並列に接続され、各基本増幅回路が
それに対応するMOS回路およびTTL回路に接続される場合
も同様である。また、実施例ではMOSトランジスタを使
用するとして説明してきたが、MOS電界効果トランジス
タに限定されずその他の電界効果トランジスタの場合に
も同様に適用でき、同じ効果を生じ得ることはもちろん
である。
以上説明したように本発明の増幅回路は、MOSトランジ
スタの特性変動の激しい宇宙空間で、CMOSインバータの
論理しきい値の変動を、MOSトランジスタの直列接続で
構成した制御電圧発生回路により制御できるため、TTL
レベルからMOSレベルへの増幅が可能であるという利点
がある。
スタの特性変動の激しい宇宙空間で、CMOSインバータの
論理しきい値の変動を、MOSトランジスタの直列接続で
構成した制御電圧発生回路により制御できるため、TTL
レベルからMOSレベルへの増幅が可能であるという利点
がある。
第１図は本発明の一実施例回路図、第２図は第１図中の
制御電圧発生回路の出力制御電圧の変化を示す図、第３
図は第１図実施例回路の論理しきい値変動の範囲を示す
図、第４図は制御電圧発生回路の第２の実施例図、第５
図は制御電圧発生回路の第３の実施例図、第６図は従来
例を示す回路図、第７図は従来回路における論理しきい
値の変動を示す図である。 〈符号の説明〉 １……TTL回路、２……増幅回路 ３……MOS回路、４……基本増幅回路 ５、７、９……制御電圧発生回路 ６……本発明の増幅回路、８……定電圧発生回路
制御電圧発生回路の出力制御電圧の変化を示す図、第３
図は第１図実施例回路の論理しきい値変動の範囲を示す
図、第４図は制御電圧発生回路の第２の実施例図、第５
図は制御電圧発生回路の第３の実施例図、第６図は従来
例を示す回路図、第７図は従来回路における論理しきい
値の変動を示す図である。 〈符号の説明〉 １……TTL回路、２……増幅回路 ３……MOS回路、４……基本増幅回路 ５、７、９……制御電圧発生回路 ６……本発明の増幅回路、８……定電圧発生回路
Claims (7)
- 【請求項１】TTLレベルの信号をMOSレベルの信号に増幅
する増幅回路において、該増幅回路は基本増幅回路と制
御電圧発生回路から構成され、前記基本増幅回路は、低
電位側から第１の電界効果トランジスタと、相補形電界
効果トランジスタで構成された基本論理回路と、前記第
１の電界効果トランジスタとは極性の異なる第２の電界
効果トランジスタとを直列接続して成り、前記制御電圧
発生回路は、低電位側から第３の電界効果トランジスタ
と、第４の電界効果トランジスタと、前記第３、第４の
電界効果トランジスタとは極性の異なる第５の電界効果
トランジスタとを直列接続して成り、前記基本増幅回路
の低電位電源に第１の定電源を高電位電源に第２の定電
源を接続し、第１と第２の電界効果トランジスタのゲー
トに制御電圧発生回路の出力を接続し、基本論理回路の
入出力端子を増幅回路の入出力端子とし、制御電圧発生
回路の低電位電源に第１の定電源を高電位電源に第３の
定電源を接続し、第３の電界効果トランジスタのゲート
に第４の定電源を接続し、第５の電界効果トランジスタ
のゲートに第５の定電源を接続し、第４の電界効果トラ
ンジスタのゲートとドレインとを接続してこの接続端を
制御電圧発生回路の出力端子とすることを特徴とする増
幅回路。 - 【請求項２】前記第３の定電源を、前記第２の定電源に
ダイオードを直列接続した回路で実現し、前記第４の定
電源として前記第２の定電源を用い、前記第５の定電源
として前記第１の定電源を用いたことを特徴とする特許
請求の範囲第１項記載の増幅回路。 - 【請求項３】前記第４および第５の定電源として、前記
制御電圧発生回路の出力電圧とほぼ等しい電圧を発生す
る定電圧発生回路の発生電圧を用いることを特徴とする
特許請求の範囲第１項記載の増幅回路。 - 【請求項４】前記基本増幅回路をｎ（ｎ＝１、２、３、
……）個具備し、その各第１、第２の電界効果トランジ
スタのゲートに前記制御電圧発生回路の出力が接続され
ていることを特徴とする特許請求の範囲第１項記載の増
幅回路。 - 【請求項５】前記制御電圧発生回路中の第３と第４の電
界効果トランジスタがnMOSトランジスタで、第５の電界
効果トランジスタがpMOSトランジスタであることを特徴
とする特許請求の範囲第１項乃至第４項のいずれか１項
に記載の増幅回路。 - 【請求項６】前記基本増幅回路中の第１の電界効果トラ
ンジスタがnMOSトランジスタで、第２の電界効果トラン
ジスタがpMOSトランジスタであることを特徴とする特許
請求の範囲第１項あるいは第４項記載の増幅回路。 - 【請求項７】前記基本論理回路が相補形MOSトランジス
タで構成されていることを特徴とする特許請求の範囲第
１項あるいは第４項記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053759A JPH0763141B2 (ja) | 1986-03-13 | 1986-03-13 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053759A JPH0763141B2 (ja) | 1986-03-13 | 1986-03-13 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213318A JPS62213318A (ja) | 1987-09-19 |
| JPH0763141B2 true JPH0763141B2 (ja) | 1995-07-05 |
Family
ID=12951743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61053759A Expired - Lifetime JPH0763141B2 (ja) | 1986-03-13 | 1986-03-13 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763141B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975599A (en) * | 1989-07-26 | 1990-12-04 | International Business Machines Corporation | Method and resulting devices for compensating for process variables in a CMOS device driver circuit |
| JP6192163B2 (ja) * | 2013-11-11 | 2017-09-06 | 富士電機株式会社 | 半導体回路装置の製造方法および半導体回路装置 |
-
1986
- 1986-03-13 JP JP61053759A patent/JPH0763141B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62213318A (ja) | 1987-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |