JPH06507263A - デジタル記憶媒体に記憶された情報を処理するための適応性判断フィードバックイコライザ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタル記憶媒体に記憶された情報を処理するための適応性判断フィードバック イコライザ装置発明の分野 本発明は一般にデジタル検出装置に係り、より詳細には、読取ヘッド出方信号の 処理を通じてデータ記憶密度を増加すると共にデータエラーの割合を減少するた めの改良された適応性判断フィードバックイコライザ装置に係る。

先行技術 情報化時代の到来により、デジタルデータを記憶する膨大な需要と、このような データを処理して伝送する需要とが生じている。この増大する需要を受け入れる ために、単一のシステムに記憶される情報の密度を高めなければならなくなって いる。過去３０年間の各１０年ごとに、磁気ディスク記憶ユニットの容量は、１ ０倍づつ増えている。この激しい成長は、ヘッド及びディスクの設計上の改良や 、ディスク媒体の粒子サイズの減少や、ヘッドギ苓ツブの長さ及びフライング高 さの減少や、高いトラック密度に対するサーボ精度の改善といった多数の要因に よって満たされてきた。プロシーディングズ・オブ・ザ・ＩＥＥＥ、１９８６年 １１月号、第１４７５−１４７６頁に掲載されたマーク・Ｈ・クロイダ氏著の「 磁気情報記憶技術の特別号の紹介（Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ｔｈｅ　 ５ｐｅｃｉａｌ　ｌ５ｓｕｅ　ｏｎ　ｈｇｎｅｔｉｃ　Ｉｎｆｏｒｗｔｉｏｎ　 Ｓｔｏｒａｇｅ　Ｔｅｃｈｎｏｌｏｇｙ）Ｊを参照されたい。リニア密度を高め るために、より効率的な変調（又は「ランレングス」）コード化構成も使用され ている。プロシーディングズ・オブ・ザーＩＥＥＥ、１９９０年１１月号、第１ ７４５−１７５９頁に掲載されたに、　Ａ、シジウハマ・イミンク氏著の［ラン レングス限定シーケンス（Ｒｕｎ−Ｌｅｎｇｔｈ　Ｌｉｍ１ｔｅｄ　５ｅｑｕｅ ｎｃｅｓ）Ｊを参照されたい。

デジタル記憶容量について世界的な規模で需要が増え続けたことにより、デジタ ル信号処理方法を、密度を増し続番する手段として使用することにも急速に関心 が持たれている。ディスクの読み取り及び書き込みプロセスは通信におけるデー タの検出及び伝送に一般に類似していることから、この関心の持たれた部分は、 イコライゼーション及びコード化方法をディスク記憶チャンネルへ適用すること に向けられた。これら方法は、ディスクチャンネルの使用可能な空間「帯域中」 をより効率的に使用して所望の密度増加をもたらし得るものである。特に、適応 性イコライゼーションは、緩和された裕度によって大きな部品収率を許すことに より製造コストの大幅な節減を可能にするので、魅力的である。又、高い密度を もたらすのに加えて、適応性イコライゼーションは、顧客の施設で「微調」を行 う必要性が少ないために、保守コストの節減も可能にする。データ伝送チャンネ ルと一般的に類似しているにも関わらず、データ記憶チャンネルには著しい問題 がある。

いずれの記憶システムにも、書き込みヘッド及びそれに関連した予備処理回路と 、記憶媒体自体（通常は、磁気ディスク又はテープ、光学ディスク又は磁気−光 学媒体）と、読み取りヘッド及びそれに関連したデータ検出回路とで構成された チャンネルがある。これら３つの成分は、デジタル通信における送信機能、チャ ンネル機能及び受信機能に類似している。従って、通信の専門家は、この異常な データチャンネルの数が増加していることに心を引かれている。

データ記憶チャンネルとデータ伝送チャンネルとの類似点及び相違点が図１に示 されている。いずれのチャンネルにおいても、データが入力の前にエンコードさ れ、そして出力において検出されてデコードされる。又、両方のチャンネルの目 標とするところは、できるだけ多量の情報を確実に通すことである。記憶チャン ネルは高いデータ密度を有し、一方、伝送チャンネルは高いデータレートを有す る。伝送チャンネルの変調器と、記憶チャンネルの書き込み処理及び書き込みチ ャンネル部分との間に大きな相違がある。媒体にはヒステリシス作用があるので 、書き込みチャンネルには２つのレベル（実際には＋１）しか入力できない。

情報は、あるデータ状態から別のデータ状態への遷移の有無によって媒体に記憶 され、これは記憶チャンネル入力における＋１から−１（又はこれと逆の）遷移 に対応する。記憶チャンネルにおいてリニア密度を高めるためには、遷移と遷移 の間の間隔を短くしなければならない；これに対し、伝送チャンネルは、ヒステ リシスが存在しないので、多レベル構成及びキャリア変調を用いて伝送データレ ートを高めることができる。それ故、高い記憶密度においては、過酷な記号間干 渉（ＩＳＩ）が不可避となり、一方、はとんどの伝送チャンネルでは、比較的簡 単なイコライゼーシヨンで充分なようにＩＳＩが比較的中程度のレベルに維持さ れる。

又、図１は、記憶読み取りチャンネル（読み取りヘッド）が次の入力を処理する ことも示している。

１）記憶媒体のデータ、 ２）媒体ノイズ（オーバーライド及びデータ従属ノイズを含む）、及び３）媒体 上の隣接トラック干渉（相関、非ガウス）。

最終的な電子（ホワイト・ガウス）ノイズが読み取りチャンネル出力に加えられ る。データ伝送チャンネルは、通常は、加算的ノイズ（ホワイト・ガウス）成分 しかもたないが、加入者ループのようなある場合には、クロストーク及び／又は 隣接チャンネル（周波数マルチプレシス時）干渉も受ける。記憶チャンネルの隣 接トラック干渉はクロストークに類似しており、はとんど全ての記憶システムに おいて重大なものである。ヒステリシスに加えて、磁気媒体及びある読み取りチ ャンネルは、遷移間隔が減少するにつれて（密度が高くなるにつれて）益々顕著 になる非リニアな作用を示す。伝送チャンネルでは、これらの作用がほとんど存 在しない。記憶チャンネルは、ヘッドの位置が媒体に対して変化するにつれてラ ンダムな利得変動及び実際にはスペクトル変化を示す。これらの変動は、ヘッド の「フライング高さ」が減少するにつれて顕著なものとなり、磁気テープ又はフ ロッピーディスクのような接触式（ヘッドが媒体に「タッチコする）記録システ ムでは大きな制限要素となる。これらの変動は、デジタル無線に生じるフラット なフェード（振幅の低下）に類似している。更に、媒体厚みはディスクのまわり で変化する。この現象は、１つのトラックをめぐる媒体厚みの連続的な変化によ り周期的であることから、通常「ワンス・アラウンド（ｏｎｃｅ−ａｒｏｕｎｄ ）変調」と称している。この「ワンス・アラウンド変調」は、キャリア変調デー タ伝送の小さな周波数オフセットに類似している。

特定のシステムの場合に、記憶及び伝送の両チャンネルが多数の同様の媒体から 選択（又は切り換え）されることがしばしばある。効率的に使用されるデータ伝 送チャンネルのみにおいて潜在的に選択された媒体が変化するときには、しばし ば適応検出方法が指示される。記憶システムにおいてこのようなことが起きない ことが望まれる。というのは、製造工程中に特定のヘッド及び媒体がいったん組 み込まれると、固定の検出方法しか適用できないからである。しかしながら、フ ロッピーディスクやテープのような互換性のある記憶媒体ではこのようなことは 起きない。更に、保守という理由で、特定の記憶装置を特定のヘッド及び媒体に 「同調コさせることは非常に望ましくない。そのいずれかを交換するときに、こ の同調プロセスを繰り返さねばならないからである。更に、固定ハードディスク では、媒体上の同じデータに対し、書き込みヘッドの対応（手前の）位置に対し て読み取りヘッドの位置が変化すると（あるディスクでは１μ程度）、チャンネ ルが大巾に変化する。この「トラック位置ずれ」作用は、前記の「フライング高 さ」及び「厚み」の変動によって増幅される。従って、記憶チャンネル検出及び 伝送チャンネル検出では、たとえチャンネル変化の原因が異なっても、適応式の 方法が強く望まれる。適応イコライザの使用によって得られる利益は、ヘッド及 び媒体についての改善された（より広い）裕度仕様へと換算できる。従って、製 造収率を効果的に改善することができる。例えば、１０％といった僅かな収率改 善でも、売上量の多い記憶装置製品の場合には数百刃ドルの製造コストを節減で きることになる。

ディスク記憶チャンネルにおいては、更に別の重要な形式のチャンネル変化を軽 減するために適応式の方法が望まれる。このような変化はスピンしているディス クの半径の変化に伴って生じる。記憶された情報ビットは、トラックに沿った次 々の位置として解釈することができ、各位置における磁界の方向の遷移の有無に よって１と０が区別される。トラックは、ディスク上に同心的に配置された円形 のビット列である。典型的なハイエンドのハードディスクは、トラックに沿って １インチ当たり１０，０００ないしａｏ、ｏｏｏビットを有しそして１インチ当 たり１．０００ないし２，０００トラツクを有している。従って、１ビツトの「 巾」Ｗは、典型的にその半径方向長さよりも短い。トラックに沿ったビットの線 形密度を高めるか又は隣接トラックの接近配置によりトラック密度を高めること によってディスクの容量を改善することができる。一定の角速度と一定の読み取 りデータレート１／Ｔでスピンする通常のディスクの場合には、ＩＳＩ作用が内 径（ＩＤ）において最も大きな制約となりそして外径（ＯＤ）において最も僅か な形跡となる。このため、「遷移」はＩＤにおいて物理的に互いに最も接近しそ してＯＤにおいて最も離れる。半径方向変化についてのディスクチャンネルの範 囲は、現在の記憶装置製品ではＯＤ／ＩＤの比が１．５以上であるので大きくそ して小さなディスクがより一般化するにつれて増加の傾向となる。従って、良好 なイコライザ特性は、直径に強（結びついている。ＩＤからＯＤへと量の変化す る記号間干渉を軽減し、それにより、全体的な検出能力を改善する（即ち、エラ ーの確率を減少する）ために、適応イコライゼンションを使用することができる 。

適応イコライゼーションを上記のように使用することは、データの記憶及び検索 における将来的な容量向上にとって多数の理由で益々重要となってきている。

第１に、上記の潜在的に大幅な密度増加は、大きな記憶容量についての需要をあ る程度満足することができる。第２に、得られる密度改善は、記憶チャンネルに 使用される特定のヘッド及び媒体に強く結びついていない。この独立性により、 適応イコライゼンーションはほとんどの記憶システムにおいて選択されるチャン ネル成分に適合されるが、適応イコライザの細部は、記憶装置製品ごとに著しく 変えることができる。たとえ磁気ディスクチャンネルが、デジタル信号処理及び コード化とは独立していて、優れた要素（薄膜又は金属性ディスク、磁気−光学 系、磁気−抵抗ヘッド及び／又は垂直記録、等）の使用によって改良できたとし ても、適応イコライザはそれ以上の密度利得を与えることができる。第３に、高 速デジタルＶＬＳＩ（超大規模集積）回路が安価になるにつれて、デジタル技術 は、記憶チャンネルの機械的な改良に比して、高い密度を確実に達成する上でコ ストを節減できるという潜在能力をもっことになる。この潜在性は、アナログチ ャンネル成分の改良がコストがかかる上に潜在利得についてあまり効果的でない ことから、切迫していると考えられる。更に、磁気テープ及びディスク記録につ いての範囲での高度な部品技術の数は近年減少しており、信号処理及びコード化 によって媒体上の既存の空間帯域中をより効率的に使用することが促進されてい る。適応イコライゼーシヨンは、光学ディスク及び他の磁気記録チャンネルにも 潜在的に使用できることに注意されたい。従って、ディスク及びテープチャンネ ルに適応イコライゼーションを使用する目的は、直径の変化、特定のディスクチ ャンネル部品及びチャンネルの機械的な変化に基づいてＩＳＩ作用を軽減するよ うに受信器の検出回路を連続的に変えることによって線形密度を高めることであ る。もちろん、適応イコライゼーシヨンの特定の使用は、これが通信チャンネル において広く変えられるように、販売されている多数の異なる形式の媒体システ ムの間で著しく変えることができる（例えば、音声帯域モデム・対・デジタル加 入者ループ又はデジタルマイクロ波リンク）。

適応イコライゼーションをディスクチャンネルに首尾よ（使用するために重要な ことは、これらのチャンネルを正確に理解しそして特徴付けることである。ＩＥ ＥＥコミュニケーションズ・マガジン、１９９０年２月、第１４−２９頁に掲載 されたＪ、Ｍ、シオフィ氏等の［磁気記憶チャンネルのための適応イコライゼー ション（Ａｄａｐｔｉｖｅ　Ｅｑｕａｌｉｚａｔｉｏｎ　ｆｏｒ　Ｍａｇｎｅｔ ｉｃ　Ｓｔｏｒａｇｅ　Ｃｈａｎｎｅｌｓ）　Ｊと題する出版物には、記憶チャ ンネルの重要な信号処理特徴が説明されている。性能評価の手段としてＳＮＲも 説明されている。１９８９年６月、ＭＡボストンで開催されたプロシーディング ズ・オン・１９８９１　ＥＥＥインターナショナル・コンフエレンス・オン・コ ミュニケーションにおけるに、　Ｄ、フィッシャ氏等の「非リニアなＩＳＩを被 っている記憶チャンネルのための適応Ｄ　Ｆ　Ｅ（Ａｄａｐｔｉｖｅ　ＤＦＥ　 ｆ。

ｒ　Ｓｔｏｒａｇｅ　Ｃｈａｎｎｅｌｓ　Ｓｕｆｆｅｒｉｎｇ　ｆｒｏｍ　Ｎｏ ｎ１ｉｎｅａｒ　ｌ５Ｉ）Ｊと題する論文には・記憶密度を増すための判断フィ ードバックイコライゼーションの使用の可能性について論議されている。適応イ コライゼーション技術の更に別の例が次のものに示されている。１９８２年１０ 月のザ・ベル・システム・テクニカル・ジャーナル、第６１巻、第８号、第１８ １７頁に掲載されたＲ、　Ｄ、ギトリン氏等の「タップリーケージアルゴリズム ；デジタルで実施される部分離間適応イコライザを安定動作するためのアルゴリ ズム（Ｔｈｅ　Ｔａｐ−Ｌｅａｋａｇｅ　Ａｌｇｏｒｉｔｔｕｍ：　Ａｎ　Ａｌ ｇｏｒｉｔｈｍ　ｆｏｒ　ｔｈｅ　５ｔａｂｌｅ　０ｐｅｒａｔｉｏｎ　ｏｆ　 ａ　Ｄｉｇｉｔａｌ　Ｉｍｐｌｅｍｅｎｔｅｄ、　Ｆｒａｃｔｉｏｎａｌｌｙ　 ５ｐａｃ■п@Ａｄａｐｔｉ ｖｅ　Ｅｑｕａｌｉｚｅｒ）　Ｊ　；　１９８４年９月のＩＥＥＥジャーナル・ オン・セレクテッド・エリア・イン・コミュニケーション−第５ＡＣ−２巻、第 ５号、第７６５−７７７頁に掲載されたエジオ・ビグリーり氏等の「音声帯域デ ータ伝送のための非リニア記号間干渉の適応打ち消しくＡｄａｐｔｉｖｅ　Ｃａ ｎｃｅｌｌａｔｉｏｎ　ｏｆ　Ｎｏｎ１ｉｎｅａｒ　Ｉｎｔｅｒｓｙｓｂｏｌ　 Ｉｎｔｅｒｆｅｒｅｎｃｅ　ｆｏｒ　Ｖｏｉｃｅｂａｎｄ　Ｄａｔａ　Ｔｒａｎ ｓｍｉｓｓｉｏｎ）　Ｊ　；　１９７８年９月■ ザ・ベル・システム・テクニカル・ジャーナル、第５７巻、第７号、第２５８９ −２６１１頁に掲載されたり、　Ｄ、ファルコナ氏のｒＱＡＭデータ伝送システ ムにおけるチャンネル非リニア性の適応イコライゼーシヨン（Ａｄａｐｔｉｖｅ 　ｅｑｕａｌｉｚａｔｉｏｎ　ｏｆ　ｃｈａｎｎｅｌ　ｎｏｎｌｉｎｅａｒｉｔ ｉｅｓ　ｉｎ　ＱＡＭ　ｄａｔａ　ｔｒａｎｓｍｉｓｓｉｏｎ　ｓｙｓｔｅｍ） 　Ｊ@；　１９８ １年１１月のザ・ベル・システム・テクニカル・ジャーナル、第６０巻、第７号 、第１９９７−２０２１頁に掲載されたＡ、ガーショ及びＴ、　Ｌ、リム氏の「 データ伝送のための記号間干渉の適応打ち消しくＡｄａｐｔｉｖｅ　Ｃａｎｃｅ ｌｌａｔｉｏｎ　ｏｆ　Ｉｎｔｅｒｓｙｍｂｏｌ　Ｉｎｔｅｒｆｅｒｅｎｃｅ　 ｆｏｒ　ｄａｔａ　ｔｒａｎｓｍｉｓｓｉｏｎ）　Ｊ　；　１９８３年１０月２ ５日付けのＡ、ガーシコ氏等の米国特許第４，４１２，３４１号に開示された「 干渉打ち消し方法及び装置（Ｉｎｔｅｒｆｅｒｅｎｃｅ　ｃａｎｃｅｌｌａｔｉ ｏｎ　ｍｔｈｏｄ　ａｎｄ　ａｐｐａｒａｔｕｓ）Ｊ　；及び１９８２年１１月 のＩＥＥＥ　Ｔａｎ５．Ｃｏｍｍｕｎ、第Ｃ０Ｍ−３０巻、第２４２１−２４３ ３頁に掲載されたＮ、ホルテ及びＳ、ステニーフロテン氏著の「２線式加入者ラ インのための新規なデジタルエコーキャンセル装置（Ａ　ｎｅｗ　ｄｉｇｉｔａ ｌ　ｅｃｈｏ　ｃａｎｃｅｌｌｅｒ　ｆｏｒ　ｔｗｏ　ｗｉｒｅ　５ｕｂｓｃｒ ｉｂｅｒ　１ｉｎｅｓ）Ｊ。

Ｘ面９貫単ｆ脱吸 図１は、データ記憶チャンネルとデータ伝送信号処理チャンネルとの比較を示す 図である。

図２は、本発明による適応判断フィードバックイコライザ装置を備えたデータ記 憶読み取り信号プロセッサを示すブロック図である。

図３８は、図２に示されたデータ人力バッファレジスタの実施を示す回路図であ る。

図３ｂは、図２に示されたフィードホワードフィルタＦＦの実施を示す回路図で ある。

図４は、図２に示されたフィードホワード更新ユニットＦＦＵＰＤＡＴＥの実施 を示す回路図である。

図５ａ及び５ｂは、これら全体で、″図２に示されたタイミング獲得ユニットＡ ＣＱＵＩＲＥ及び定常タイミング回復ユニット５ＴＥＡＤＹの実施を示す回路図 である。

図６は、図２に示された可変利得増幅更新ユニットＶＧＡ　ＣＴＬの実施を示す 図である。

図７ａは、図２に示された同期フィールド検出ユニット５ＹＮＣの実施を示す回 路図である。

図７ｂは、図２に示された制御ユニットＣ０ＮＴＲ０Ｌの実施を示す回路図であ る。

図８　ａｓ　８　ｂ及び８ｃは、これら全体で、図２に示された判断フィードバ ックループＦＥＥＤＢＡＣＫ　ＬＯＧＩＣを示す回路図である。

図９３は、図２に示されたデュアルポートＲＡＭを示す回路図である。

図９ｂは、図２に示されたフィードバック更新ユニットＦＢＵＰＤＡＴＥの実施 を示す回路図である。

ましい、の　な　日 図２には本発明の好ましい実施例が１０で示されており、これと共に示された電 圧利得増幅器ｆｆＧＡ）１２は、デジタル−アナログコンバータ１６を経て送ら れる制御信号人力１４に応答して、端子１８の記憶媒体及び入力から得られる読 み取り信号の電圧利得を制御する。利得調整された信号は、ローパスフィルタ２ ０に通され、次いで、アナログ−デジタルコンバータ２２に通されて、２４にお いて適応ＲＡＭ−ＤＦＥｌｏへ入力される。この入力信号の位相はＡＤＣ２２に おいて位相制御信号に応答して調整され、そしてこの位相制御信号は、デジタル −アナログコンバータ３０により発生されたライン２８上の制御入力に応答して 電圧制御発振器（ＶＣＯ）２６により発生される。ＤＡＣ１６及びＤＡＣ３０へ のデジタル入力信号は、各々ユニット１０から出力ライン１７及び３１を経て得 られる。

タイミングの回復は、デジタルイコライザのサンプリングの瞬間を決定するため の方法である。利得の制御（ＶＧＡ）は、アナログ−デジタルコンバータ（ＡＤ Ｃ）のデータ入力のダイナミックレンジを決定する。ナツツシェルでは、端子１ ８に現れる記憶媒体出力がアナログ信号である（時間及び大きさの両方がアナロ グ）。時間回復機能は信号を時間についてデジタル化しくビット周期当たり１サ ンプル）そして利得制御機能（及びＡＤＣ）は信号を大きさについてデジタル化 する。書き込み及び読み取りクロックには周波数変化が存在しモしてクロックサ イクルのある位相は他の位相よりも優れた性能（記憶媒体からのエラー率が低い ）を与えるので、タイミングの回復が重要である。タイミング回復機能は、チャ ンネルの書き込み（及び読み取り）クロックの周波数変化を追跡し、適切なサン プリング位相を決定する。利得制御変数は記憶媒体出力をＡＤＣのフルレンジま で増幅する。この増幅により量子化ノイズが減少され、ひいては、エラーの割合 が減少される。タイミング回復の説明は、１９７６年１２月のＩ　ＥＥＥ　トラ ンザクションズ−オン・コミュニケーションズ、第１３２６−１３２１頁に掲載 されたＳ、　Ｕ、　Ｈ，フレッシュ氏の「イコライズされた部分応答システムの ためのタイミング回復（Ｔｉｍｉｇ　Ｒｅｃｏｖｅｒｙ　ｆｏｒ　Ｅｑｕａｌｉ ｚｅｄ　Ｐａｒｔｉａｌ−Ｒｅｓｐｏｎｓｅ　Ｓｙｓｔｅｍ）　Ｊ及び１９７６ 年５月のＩ　ＥＥＥ　）ランザクションズ・オン・コミュニケーションズ、第５ １６−５３１頁に掲載されたに、　Ｈ，ミューラ及びＭ、Ｓ、ミューラ氏の「デ ジタル同期システムにおけるタイミング回復（Ｔｉｍｉｇ　Ｒｅｃｏｖｅｒｙ　 ｉｎ　ＤｉｇｉｔａＩ　５ｙｎｃｈｒｏｎｏｕｓ　Ｓｙｓｔｅｍｓ）Ｊに見られ る。

ＲＡＭ−ＤＦＥｌｏは、デジタル記録チャンネルの性能を改善するために使用さ れる全デジタルポスト読み取りヘッドプロセッサである。性能の改善は、密度利 得、低エラーレート又は製造裕度（収率）の向上へと換算することができる。

基本的な概念は、デジタルデータ伝送分野で長年使用されている適応イコライゼ ーションの技術をデータ記憶記録チャンネルに使用することである。しかしなが ら、通信における方法を単純に適用することはできない。というのは、データ記 憶記録チャンネルとデータ伝送チャンネルとの間には相違点があるからである。

上記したように、これらの相違点は、甚だしい記号間干渉、非リニアな作用及び タイミングクロックの変動の形態の過酷なチャンネル歪を含むからである。又、 データ伝送分野で通常遭遇する以上に大きなチャンネル特性の変動（データ記憶 チャンネルでは半径に伴う）がある。更に、データ記憶チャンネルで指示される 非常に高いデータレートは、データ伝送で試みられている以上の処理速度で適応 イコライザを実施することを必要とする。

本発明は、通信において適応判断フィードバックイフライザ（ＤＦＥ）として知 られている構造をベースとし、この構造を記録チャンネルに適用できるようにす る多数の新規な変更を加えたものである。これらの新規な変更の中には非常に高 速度のフィードホワードフィルタ（Ｆ　Ｆ）があり、これは、そのフィードホワ ード部分の例外的な最小遅延定数及びフルスピード（各ビット周期）の適応更新 （ＦＦＵＰＤＡＴＥ）を用いて設計される。ルックアップテーブル又はＲＡＭが フィードバックフィルタ係数を記憶するために使用され、これは後続する記号間 干渉の推定値を形成するものである（フィードホワード部分は、フィルタされた チャンネル応答を、あたかも全ての記号間干渉がＤＦＥのフィードバック部分で 減じられるかのようにみせようと試みる）。ルックアップテーブルの使用は、標 準的なフィルタ実施の場合よりも早く出力が得られるように非常に高速度の実現 化を許すと共に、非リニアな記号間干渉（記憶チャンネルに生じることのある） をリニアな記号間干渉と共に減じられるようにする。又、正しい最適設定値へと 収斂するフィードバックフィルタ（ＦＢ）のための新規な更新アルゴリズム（Ｆ ＢＵＰＤＡＴＥ）も設けられる。更に、完全にデジタルであって且つタイミング 位相及び周波数の初期の獲得（ＡＣＱＵＩＲＥ）、トレーニングブロックへの同 期（ＳＹＮＣ）　、利得制御（ＶＧＡ　ＣＴＬ）及びＲＡＭ−ＤＦＥ構造体の初 期トレーニング（ＦＦＵＰＤＡＴＥ及びＦＢＵＰＤＡＴＥ）を行えるようにする 記憶チャンネル記録方法も導入される。更に、激しいタイミング周波数変動（デ ィスク記録の特徴である）の存在中で同期を維持し且つ最小の待ち時間で高速度 で実施することのできる定常タイミング方法（ＳＴＥＡＤＹ）が導入される。

より詳細には、ＲＡＭ−ＤＦＥｌｏは、好ましい実施例では、ＢｉＣＭＯ３技術 を用いたＶＬＳＩ実施のものであり、ライン２４を経てデジタル情報入力を受け 取りそしてフィードフォワードフィルタ（ＦＦ）ユニット３６への入力として読 み取り信号データＸ区のブロックを出力するためのデータ人力バッファレジスタ ３４と、フィードホワード更新（ＦＦＵＰＤＡＴＥ）ユニット３８と、タイミン グ獲４　（ＡＣＱＵＩＲＥ）　ユニット４０と、電圧利得増幅更新（ＶＧＡ　Ｃ ＴＬ）ユニット４２と、同期フィールド検出（ＳＹＮＣ）ユニット４４とを備え ている。

これ以降の図面に詳細に示すように、完全にプログラム可能なフィードホワード フィルタ（Ｆ　Ｆ）ユニット３６は、ＦＦＵＰＤＡＴＥユニット３８からレジス タ３９を経て受け取ったイコライザ係数Ｗを用いてチップ入力データのリニアな 組み合わせを形成する。限定インパルス応答（Ｆ　Ｉ　Ｒ）フィルタとしても等 しく識別されるＦＦユニット３６の機能は、次の式によって表される。

但し、Ｗ＝　［Ｗｏ　、、、ＷＬ−＋　］　”は係係数ペクトに対応し、Ｘには 時間ｋにおける読み取り信号入力ベクトルである。フィードホワードフィルタ（ 加算器に分解できる）は、全加算器部品のライブラリーからワラス・ツリーのた めの加算器人力／出力接続を自動的に合成するコンピュータプログラム（ソフト ウェアツール）によって形成される。ワラス・ツリーの説明は、１９６４年２月 のＩ　ＥＥＥトランザクションズ・オン・エレクトロニック・コンピュータの第 ５９頁に掲載されたＣ、Ｓ、　ワラス氏の「高速マルチプライヤについての提案 （Ａ　Ｓｕｇｇｅｓｔｉｏｎｆｏｒ　Ｆａｓｔ　Ｉｇｕｌｔｉｐｌｉｅｒｓ）　 Ｊに見られる。プログラムは、加算器部品の技術従属遅延特性を自動的に使用し てその部品の内部接続を最適にし、最悪な場合の全体的な遅延を最小にする。

、フィードホワード更新（ＦＦＵＰＤＡＴＥ）ユニット３８は、可変の及び変化 するパラメータをもつデジタル記憶チャンネルから読み取りを行うときにイコラ イザエラー信号を最小とするようにフィードホワードフィルタ係数を調整する。

このユニットは、次の式を用いてＦＦユニット係数を適応させるように符号ＬＭ Ｓアルゴリズムを実施する。

ｗｈａ＋　＝βｔ　Ｗｂ　＋ｕｔ　ｅｈ　Ｓ　ｇｎ　（Ｘｈ　）　（２）タップ リーケージ係数βｆは１−２−’か１のいずれかであり、適応ステップサイズμ ｆはトレーニング中はμｒｔ”２−”で、定常動作中はμ、、＝２−ｖ＊であり 、モしてｅｋは判断フィードバックループで計算されたイコライザエラー信号で ある。制御ユニット４６は、そのモード制御出力を使用し、トレーニングのスタ ート時にＦＦＵＰＤＡＴＥを始動できる゛ようにする。トレーニング中には、Ｆ ＦＵＰＤＡＴＥユニット３８は、チャンネル特性を前もって知ることなく任意の 初期状態からＦＦ係数を最適なものにする。トレーニングが完了した後に、制御 ユニットは、ステップサイズを定常値に変えるようにＦＦＵＰＤＡＴＥに指示す る。

定常動作中には、トレーニング後に発生することのある比較的小さなチャンネル 変動を補償するようにＦＦＵＰＤＡＴＥがＦＦ係数を調整する。

判断フィードバックループ（ＦＥＥＤＢＡＣＫ）ロジック４８は、調整可能なル ックアップテーブル（デュアルポートＲＡＭ５Ｇ）を用いて後続非リニア記号間 干渉を減じ、イコライザエラー信号ｅに及び判断出力ａＸを計算する。中間のイ コライザ出力ｙ。は次のように計算される。

Ｖｔ　＝ｆｇ　＋ｒ　（ａｘ−＋　）　（３）但し、１１−１は過去のイコライ ザ判断出力を獲得したものであり、ｒ（）はルックアップテーブルの出力である 。この中間のイコライザ出力７区を＋１、−１制限装置に通すことにより、現在 判断ａｍが形成される。ＲＡＭ−ＤＦＨの設計は次々のイコライザ判断出力ベク トルａｘ間の重畳を利用して高い動作率を得るものである。出力ベクトルＭＥ− ｒは、時間ステップに−１ないしに−Ｍからのイコライザ判断出力を含み、ルッ クアップテーブル内の位置の数は２１″である。出力ベクトル１８は、時間ステ ップにないしに−Ｍ＋１空のイコライザ判断出力を含み、α菖を除きその全てが ａｇ−１から分かる。このような観察を利用して設計の重要な遅延経路からＲＡ Ｍ５Ｇが除去されろ。ＲＡＭ５０は、各々２′−１個の位置をもつ２つの等しい 手部分に分割される。各サイクルにおいて、各サブＲＡＭの出力はｒ　（ａ’　 ｋ）であり、ここで、”；ｌ’ｈは時間ステップに−１ないしに−Ｍ＋１からの イコライザ判断出力を含む。次いで、ルックアップテーブルの出力ｒ（ａｈ）が 判断ビットａ１に基づいて２つのサブＲＡＭ出力の１つから選択される。従って 、ａ３はもはや全ＲＡＭに伝播する必要がない。図９３は、ＲＡＭ５０を２つの 個別のサブＲＡＭとして設計する場合を示している。

イコライザエラー信号ｅｘは次のように計算される。

ｅｔ＝ａｔ　７ｔ　（４） このイコライザエラー信号ｅ！は、ＦＦＵＰＤＡＴＥ、ＦＢＵＰＤＡＴＥ及び定 常タイミング回復ユニットによりイボライザパラメータを調整するのに使用され る。トレーニング中に、正しい現在判断値；、が、τト、に使用するために制御 ユニット４６によって与えられ、フィードバックループにおけるエラーの伝播が 排除される。トレーニングの後に、制御ユニットは、式（４）で行った計算され た現在判断を用いて始動するようにＦＥＥＤＢＡＣＫに指示する。

フィードバック更新（ＦＢＵＰＤＡＴＥ）ユニット５２は、可変の及び変化する 後続記号間干渉や非リニアな歪をもつデジタル記憶チャンネルを読み取るときに イコライザエラー信号を最小にするようにフィードバックユニットのルックアッ プテーブル（ＲＡＭ５０）を調整する。トレーニング中及び定常動作中に、この ユニットは、ＬＳＭアルゴリズムを用いて現在アドレスされているルックアップ テーブル（ＲＡＭ）の位置を調整する。

ｒｘ＋１８β、ｒ菖＋μｒｅ諷　（５）タップリーケージ係数β、は１−２−″ か１のいずれかであり、適応ステップサイズμ、はトレーニング中はμ、、＝２ −ａｍで、定常動作中はμ、、＝２−ａ４である。

制御ユニット４６は、同期フィールドが検出された後にトレーニングを開始する ようにＦＢＵＰＤＡＴＥユニットをトリガし、そしてトレーニングの完了後に該 ユニットを定常動作に切り換える。トレーニング中に、ＦＢＵＰＤＡＴＥユニッ トは、チャンネルを前もって知ることなく任意の初期状態からＲＡＭの内容を最 適なものにする。定常動作中に、ＦＢＵＰＤＡＴＥユニットは、トレーニング後 に生じることのある比較的価かなチャンネル変動を補償するようにＲＡＭを調整 する。

このフィードバック更新ユニットは、ＲＡＭ位置を更新するために多数のクロッ クサイクルを必要とする。これは、更新が完了するまでに同じ位置が何回もアド レスされた場合にＲＡＭ位置の調整不良を招くことがある。この場合は、ルック アップテーブル位置への修正が既に開始されているが、同じルックアップテーブ ル位置が再びアドレスされたときには回路がその修正を完了しない。これにより 、フィードバック更新ユニットはルックアップテーブル位置の更に別の修正を開 始し、過剰修正を生じさせる。この問題は、更新が完了する前に同じＲＡＭ位置 がアドレスされるのを検出し、このような検出の際にＲＡＭの更新を禁止する回 路によって解消される。その結果、ルックアップテーブルはその最適な設定へよ り速く収斂する。図８ｃは、更新が完了する前に同じルックアップテーブル位置 がアドレスされるのを検出するのに用いる回路を示している。

タイミング獲得（ＡＣＱＵＩＲＥ）ユニット４０は、その獲得中に、読み取りヘ ッドが新たなデータセクタに到達した直後に生じるタイミングエラー信号を適応 式に計算する。このタイミングエラー信号は、読み取り信号Ａ／Ｄコンバータ２ ２のサンプリング位相及びチップクロックを決定するオフチップＶＣＯ２６を調 整するのに使用される。トラックの始めにレート１／４Ｔ　（Ｔ＝ビット周期） 方形波が書き込まれる。初期タイミング獲得アルゴリズムは、サンプリングポイ ントをレート１／４Ｔ信号のピーク及びゼロ交差点へもっていく。位相獲得勾配 更新の式は次の通りである。

Δ区◆Ｉ２Δに＋β１　ｚＫ　（７） τＥｌｌ　”τ区　＋ｄｌ　Ｚｔ＋八ｔへｔ　（８）但し、ａ、＝２−”　＋２ −”及びβ＋　＝　２−”　＋　２−”はループフィルタ利得パラメータであり 、ＺＫはタイミングエラー信号であり、そしてτ区はタイミング位相である。チ ップからライン３１に出力されるエラー信号はα１ｚ属＋Δ区。１であり、式（ ８）のループはオフチップＶＣＯ２６において実施される。制御ユニット４６は 、新たなトラックに到達した後に動作を開始するように獲得ユニット４０をトリ ガし、そして獲得が完了した後に獲得ユニット４０をディスエーブルする。

獲得中に、可変利得増幅更新ユニット４２　（ＶＧＡ　ＣＴＬユニット４２と称 する）は、１／４Ｔ獲得信獲得間に読み取り信号Ｄ／Ａコンバータ１６への入力 にほぼ正しい利得レベルをセットする。この利得レベルは、定常動作中保持され る。勾配更新を使用して、ＶＧＡ制御信号は次のように発生される。

但し、ａｙ　＝２−”’ｓ　ＶＧＡａｍ＋ａｍ＋＝１０ビットのプログラム可能 な正の値、そしてｇ！は利得エラー値である。制御信号ｒ３はチップから４ビツ ト値として出力される。制御ユニットは、新たなトラックに到達した後に動作を 開始するようにＶＧＡ　ＣＴＬユニット４２をトリガし、そして獲得の終わりに ＶＧＡ　ＣＴＬユニット４２をディスエイプルする。

同期フィールド検出ユニットは、５ＹＮＣユニツト４４と称される。好ましい実 施例では、利得及び位相獲得の後に、３５ビット同期フィールド（ＳＹＮＣフィ ールド）が書き込まれ、トレーニングを開始すべきときをイコライザに指示する 。５ＹＮＣユニツトは、この特殊な３５ビツトパターンを極性に関わりな（非常 に僅かなミス及び偽検出率で識別する（典型的に、１３ｄＢのみのチャンネルＳ ＮＲに対して１０−１未満）。このパターンを確認すると、５ＹＮＣユニツト４ ４は、ライン４５に５ＹＮＣＤＥＴＥＣＴ信号をアサートし、読み取り信号の極 性を決定する。この極性情報は、次いで、ライン４７を経て制御ユニット４６へ 送られ、正しい極性の予めプログラムされたトレーニングシーケンスを行えるよ うにする。

定常動作の間に、定常タイミング回復ユニット（ＳＴＥＡＤＹ）５４は、推定統 計学的勾配アルゴリズム及び二次位相固定ループＣＰＬＬ）を用いてタイミング 位相を調整する。更新の式は次の通りである。

ＺＫ　＝ｅｔ−＋　ｓｇｎ　（ｆｔ　）　−ｅｘ　Ｓｇｎ　（ｆｔ−＋　）　（ １１）ΔＥｌ　＝Δに＋β＊Ｚｇ　（１２） τ区や１２１区＋ａ、ｚに＋Δｇ＋、０３）但し、α、＝２−ロ１０＋２−″″ ■モしてβ　＝２−”＋２−１ｌ、ｆ３はＦＦ分の出力であり、Ｚｔはタイミン グエラー信号である。タイミング獲得の場合と同様に、タイミングエラー信号α 、ｚ８＋Δ、□は、Ａ／Ｄサンプリングクロックを発生するＶＣＯ２６を駆動す るためにチップ１０から出力される。この例では、ＡＣＱＵＩＲＥユニット４０ 及び５ＴＥＡＤＹユニツト５４は、制御ユニット４６により獲得動作又は定常動 作のいずれかで動作するように構成された同じハードウェアブロックを共有する 。　゛ 定常タイミング回復ユニット５ＴＥＡＤＹ５４及びフィードホワード更新ユニッ トＦＦＵＰＤＡＴＥ３８の両方は、５ＴＥＡＤＹ５４については入力データのサ ンプリング位相を調整することにより、そしてＦＢＵＰＤＡＴＥ３８については フィードホワードフィルタ係数を調整することにより、平均平方イコライザエシ ーを最小にするように試みる。これらの両ユニットは同時に動作するので、ある 所与の時間にサンプリング位相及びフィードホワード係数の両方にとって独特の 最適な設定でないものが生じる。これは、平方されたイコライザエラーが実質上 不変のままである間にサンプリング位相及びフィードホワード係数に「ドリフト 」を招（ことになる。しかしながら、所与のサンプリング位相を最適化するため に必要とされるフィードホワードフィルタをＲＡＭ−ＤＦＥの限定長さフィルタ でもはや正確に表すことができないときには、イコライザが最終的に欠陥状態と なる。この状態を取り除くために、制御ユニットは、最大のフィードホワード係 数を他のフィードホワード係数よりもゆっくりとした割合で更新するようプログ ラムすることができる。これは、イコライザが等偏設定値の範囲を越えて「ドリ フト」するのを防止する。

判断フィードバックイコライザは、その手前の判断を使用して、後続する記号間 干渉をフィードホワード出力から差し引く。しかしながら、手前の判断が正しく ない場合には、記号間干渉がフィードホワード出力から正しく減じられず、潜在 的により多くの判断エラーを生じることになる。この作用は、エラー伝播として 知られており、イコライザが適応性のものであるときには特に悪化する。という のは、イコライザの係数を更新するのに判断の複合エラーが使用されるからであ る。最も大きなフィードホワード係数をゆっくりと更新することによりイコライ ザが局部的な非最適最小値へ収斂する確率が大巾に減少される。図７ｂ（３）は 、このゆっくりとしたフィードホワード係数更新を行うのに用いられるカウンタ 及びロジックを示している。

制御−１，ニット（ＣＯＮＴＲＯＬ）４６は、ＲＡＭ−ＤＦＥチップ１０の動作 モードを、ユーザがプログラムした値と、５ＹＮＣユニツト４４からの５ＹＮＣ −ＤＥＴＥＣＴ信号とに基づいて制御する。セットアツプ／テストモード中に、 ユーザは、ＲＡＭ−ＤＦＥチップの内部状態を初期化し、セットしそしてそれを 読み取ることができ、これには、ステップサイズと、イコライザ係数と、獲得及 びトレーニングの時間巾を制御するカウンタとが含まれる。トラックの読み取り が始まると、イコライザは通常ランモードになる。このランモードは、タイミン グ及び利得の獲得（ＡＣＱＵＩＲＥサブモード）でスタートし、その後３５ビツ ト５ＹＮＣフイールドの確認（同期探索サブモード）が行われる。５ＹＮＣフイ ールドを受け取ると、同期ユニット４４は５ＹＮＣ−ＤＥＴＥＣＴをアサートし 、これは制御ユニット４６により獲得を終わらせるのに使用される。プログラム 可能な遅延の後に、既知のデータ（プログラム可能）に基づくイコライザのトレ ーニング（ＴＲＡＩＮサブモード）が開始される。トレーニングが完了した後に 、制御ユニット４６は、定常動作（ＳＴＥＡＤＹ　５ＴＡＴＥサブモード）を開 始するようにイコライザをトリガする。定常動作は、ストップ信号を受け取るま で続けられる。ストップ信号を受け取った後に、制御ユニットは全ての適応動作 を停止する。全てのイコライザパラメータは、スタート又はセットアツプ／テス ト信号を受け取るまで保持される。スタート信号を受け取った場合には、イコラ イザは直ちにランモードに入り、読み取りヘッドがデータセクタ間を移動できる ようにすると共に、現在イコライザパラメータを保持する。セットアツプ／テス ト信号を受け取った場合には、チップのユーザはＲＡＭ−ＤＦＥチップの内部状 態を初期化し、セットしそして読み取ることができるようになる。

図３を参照すれば、ＦＩＲフィルタ３６の実施が論理ブロック図で示されている 。ＦＩＲと示されたボックスは、加算器の伝播遅延を用いることによりフィルタ 出力における臨界経路遅延を最小にしてネットリストを決定しようとするコンピ ュータソフトウェアプログラムによって設計された論理回路を示している。Ｃ擬 似コードを用いるプログラムネット割り当てアルゴリズムは、次のように表され る。

ＦＩＲの各列ごとに、ネットがネットリストＮ（に保持される間に、／＊選択さ れた事象を列に均一に分布する。＊／次の事象Ｉを得る。

ｍｉｎ　ｄｅｌａｙ＝ＭＡＸ　ＩＮＴとし、７本最小出力遅延値を初期化する。

＊／ 各出力ポート０．ごとに、事象Ｉ　【　において、／＊出力０１の遅延を最小と するようにネット選択を最適化する。／Ｉの入力ボートを０．への伝播遅延が最 大から最短への順序にする。

／＊最長遅延経路を最初に処理する。＊／入力ｉｏに対し、最も速いネットをＮ から選択する。

ｃｕｒｒｅｎｔ　ｄｅｌａｙ＝ネットの遅延＋ｉｏから０＋への伝播遅延とする 。

他の入力ボートｉ　ｈに対し、順序リスト（において、Ｏｌのスラックを最小と するようにｉｋに対しＮからネットを選択する。

ネットが充分に早く到達しない場合には、最も速いネットを選択する。

ｃｕｒｒｅｎｔ　ｄｅｌａｙ＋ｍａｘ　（ｃｕｒｒｅｎｔ　ｄｅｌａ　７　ｓネ ットの遅延＋ｉ、からＯＩまでの伝播遅延〕現在ネット対ボートマツプに対し、 ｍａｘ　ｄｅｌａｙ＝ｍａｘ。

（ｏｕｔｐｕｔ　ｄｅｌａｙ）。

ｍａｘ　ｄｅｌａｙ＜ｍｉｎ　ｄｅｌａｙ　［の場合は、ｂ　ｅ　Ｓ　ｔｍ　ａ 　ｐ　Ｉ）　１　ｎ　ｇ　＝　ｊ　。

ｍｉｎ　ｄｅｌａｙ＝ｍａｘ　ｄｅｌａｙ。

ｂｅｓｔ　ｍａｐｐｉｎｇに基づいてネットをボートに接続する。

和及び桁上げ出力ネットをＮに入れる。

このソフトウェアは、ＢｉＣＭＯ８のシー・オブ・ゲート（Ｓｅａ−ｏｆ−Ｇａ ｔｅｓ）アーキテクチャに使用するものであるが、加算器部品の列（又は行）間 に可変サイズのルートチャンネルを使用するゲートアレイ又は標準セルアーキテ クチャに適用することができる。　゛ ユーザは、ユーザの設計を指定するためにソフトウェアに６つの数値パラメータ を与える。ソフトウェアは、基本マクロ（例えば、全加算器）のネットリストと 、そのマクロの配置を、シー・オブ・ゲートアーキテクチャに基づいて発生する 。出力は、通常の信号ビット形態か、又はオプションとして丸めをする桁上げセ ーブ（二重ビット）形態かのいずれかで発生される。

ソフトウェアは、ユーザからの６つの入力パラメータＮ１ないしＮ、を受け入れ る。これらのパラメータは、次の通りである。

１）Ｎｌ：ＦＩＲフィルタのタップの個数、２）Ｎｔ：水平入力の数値の正確さ 、 ３）Ｎｓ：垂直入力の数値の正確さ、 ４）Ｎ、：定数入力の数、 ５）Ｎｓ：定数入力の数値の正確さ、及び６）Ｎｓ：丸めビットＮ、。

ＦＩＲフィルタでは、Ｉｌｏの規則性を得る目的で最終的なレイアウトを部分的 に拘束する方法として外部入力位置が予め決定される。しかしながら、ネットリ スト及び加算器配置は、加算器の伝播遅延、配線遅延及び全配線長さを用いるこ とによりＦＩＲフィルタの臨界経路遅延を最小にするのに最適なものとされ、実 際のネット接続及び部品配置が決定される。フィルタを構成するのに加算器の遅 延を自動的に使用することは、加算器部品を通る遅延経路を容易に制御できない ために、重要なことである。

ネットリストと共に、ソフトウェアは、ＦＩＲブロックの各出力に伝播遅延を与 える（ユーザによってもたらされる加算器部品の遅延特性に基づいて）。回路の ネットリストは内部データベースに記憶され、ソフトウェアでこれを走査して所 望のフォーマットの出力を発生できるようにする。現在、ソフトウェアは、シュ ミレーション及びレイアウトに適したハードウェア言語出力を形成する。

ＦＩＲフィルタにおいては、２の補数入力の対についてのＮ１個の乗算演算を（ 並列に）行って全ての積を累積することができる。効率化のために、Ｎ１個の乗 算器をインターリーブし、各入力がＦＩＲケースのＮ１個の入力に対応するよう にした。

又、ＦＩＲフィルタにパイプライン能力をもたせた。これを可能とするためには 、ＦＩＲフィルタがその手前の段から定数入力を受け入れねばならない。手前の 段（おそらくは、ツリー構成の段）からの定数入力の数はＮ４発生段である。

定数型の入力は数値の正確さが異なり、これはＮ、にょって定められる。このよ うに、手前のＦＩＲ段の出力が入力として受け入れられ、バイブライン構成が可 能になる。ＦＩＲ段を更に容易にするために、各段の出力は、加算器アレイ内に 配置されたフリップ−７０ツブの中にラッチされる。

このソフトウェアは、ＦＩＲフィルタにおいて臨界経路遅延を最適化するための 一般的な方法をもたらす。本発明の技術では、配線チャンネルが太き（且つ不規 則なものになり、あるネットはより長くなるが、それにより得られるＦＩＲは規 則的なアレイよりも高速である。

このソフトウェアは、手前の加算演算から導出される部分積入力ネット及び和出 力ネットを消費するときに全ブロックの臨界経路遅延を最小にするように発見的 に試みるネット割り当て構成を使用する。本発明では、列ごとのベースで生産者 −消費者関係に基づいてネットが処理される。各列ごとに、消費すべきネットの リストが維持される。各加算器（カウンタ）は、現在の列に対する「消費」リス トからＮ個のネット（全加算器について３）を消費しそしてＭ個のネット（全加 算器について２）を形成し、これらは後で消費するために適当な消費リストに入 れられる。このプロセスは、列当たり１又は２のネットしか残らなくなるまで（ 単−又は二重ビット形態）続けられる。

先ず、最も高速のネットが使用される。その後、入力と入力との間のスラックを 最小にする「ジャスト・イン・タイム（丁度間に合う）」原理に基づいて動作す る。

デジタル信号処理アルゴリズムが種々のシステムに益々使用されるようになった ことによりあまり複雑でないシリコンアーキテクチャが研究されるに至った。

広いチップエリアを使用しそしてシステムスループットを抑えて乗算演算を実施 することは、特にコストがかかる。適応性アルゴリズムに良く適した乗算を簡単 化することは、１つの被乗数の正確さを限定することである。

多数の適応性アルゴリズムは次の形態で表される。

Ａｘ＋＋　＝Ａｔ　＋ｉｌ　ｅＫ（１４）但し、Ａは連続的に最適化されるパラ メータであり、ｅえはＡｔの距離をその最適値へ〇から推定するものであり、μ はＡのＡｏへの収斂の割合を制御する小さな定数である。固定の限定精度におい ては、式（１４）は次のようになる。

Ａｌ＋Ｉ　＝ｒｎｄ＋、（ＡＫ　＋μｅｘ）　（１５）但し、ｒｎｄ＋ｇ　（） の関数は、その変数をＭビットに丸めるものである。２＝ｒｎｄユ　（Ｘ）の考 えられる実施は、次のようになる。

Ｘｍ−Ｉ　Ｘｍ−＊　Ｘｗ−ｓ　””Ｘｓ　：　Ｘ−Ｉ　Ｘ−ｗ　°＠６十ＯＯ Ｏ・・・０：１　０　・・・　（１６）Ｚｗ−＋Ｚｗ−ｚＺｍ−ｓ””’Ｚ＠： ここでＸ及び２０ビツトが明確に示されている。

典型的に、式（１５）のμは、他の量と同じ精度をもつ必要はない。それ故、μ は２の数乗に制限される。例えば、μは２の２乗で定められてもよい。

μ冨２−”　＋２−”　（１７） ここで、式（１５）は次のように表すことができる。

Ａｚ＋ｒ　＝Ａｔ　＋ｒｎｃ１ｇ　（２−”　ｅｘ　＋２−”　ｅｘ）　（１８ ）ぎないことを意味する。

ハードウェアでの実施をほとんど必要としないような式（１８）の変更は次の通 りである。

Ａ＊＋ｒ　＝Ａ区＋ｒｎｄａ＋　（２−”　ｅｘ　）＋ｒｎｄｖ　（２−”　ｅ ｘ　）（１９）ない。これは、ｘ＝２−”　ｅｘとする゛ことにより表すことが でき、従って、ｒｎｄ賛　（Ｘ）は次のようになる。

Ｘｗ−＋　Ｘｗ−雪Ｘｗ−ｓ　””Ｘａ　：　Ｘ−＋　Ｘ−ｔ　””＋００ ０　−−−０　：　１　０　−−−　（２０）ｚＭ−Ｉ　Ｚｗ−ｔ　Ｚｍ−ｓ　 ”　＠”　Ｚｍ　：指数−２及びそれ以下の全てのビットに０が加えられるので 、−１の位置に桁上げは入らない。式（７）を実施するには、ビット位置−１な いしＭ−１に対して半分のアドレスしか必要でなく、そして式（１９）で示され たような大きな加算演算にＸが含まれる場合には追加のハードウェアは不要とな る。このため、式（２０）の第２の加数を加算演算の桁上げ入力として使用する ことができる。

ここで、ｘ　１＝ｘ及びｘ　１＝ｘに注目することにより更に簡単化することが できる。従って、式（２０）は次のようになる。

ここで、指数−１及びそれ以下の全てのビットに０が加えられるので、ピット位 置ＯないしＭ−１に対して半分のアドレスしか必要でなく、Ｍビット巾のデータ 路が得られる。

又、通常、式（１９）の幾つかの項を条件に応じて否定しなければならない。

２の補数の否定は、各ビットを反転しモして１を加えることを含む。−Ｘのビッ ト表示は次の通りである。

これは付加的な半加算演算の複雑さを式（５）のデータ路に追加する。しかしな がら、丸め式（８）は否定に特に適しており、反転動作しか必要としない。

式（２１）によって示されたｚ　＝　ｒ　ｎ　ｄａ＋　（Ｘ）について考える。

２の補数表示において２を否定するためには、各ビットを反転しそしてＯビット 位置に定数１を加えねばならない。これと同等のこととして、２を形成するのに 用いた加数の各々を否定してもよい。これは次のようになる。

Ｚｌｌｌ−Ｉ　Ｚｗ−雪　””　Ｚ＋　Ｚ。

しかし、式（１０）の全ての定数項は打ち消され、次のようになる。

Ｚｖ−＋　Ｚｈｓ、４　””　Ｚ＋　２１＋これは、式（２１）と厳密に同じで ある。従って、否定は、加算演算への入力の反転しか必要としない、これはハー ドウェアの大幅な節減を果たし得る。というのは、非常に複雑で且つ桁上げ伝播 遅延の問題のある半加算器構造体ではなくて排他的オアゲートをデータ路に追加 するだけで条件付き否定を実施できるからである。この演算の別の重要な特徴は 、−膜性を失うことなく式（１９）の加算演算において任意の数の項を積み重ね られることである。

ＲＡＭ−ＤＦＥに必要とされる多数の式は、次の形態で示すことができる。

Ａｔ＋＋　＝ｒｎｄｍ　（Ａｔ　＋μｅｔ　ｎ＋ｃ　）　（２５）但し、μは、 式２−”ｌ　＋２−”に限定されモしてｎ工は＋１又は−１であり、これは式（ １５）に類似している。例えば、式（２）、（５）、（７）、（８）、（９）、 （１２）及び（１３）は、全てこの形態で計算することができる。これらの式を 実施するのに必要なチップエリアは、式（２５）を式（１９）と同様に変更して 次のようにするときにアルゴリズムの性能が低下しないよう維持することにより 、著しく減少することができる。

Ａｇ＋＋　＝ｒ　ｎｄｍ　（ＡＫ　＋ｎｇ　ｒ　ｎｄｍ　２−”　ｅ＋ｃ　）　 ＋ｎ区ｒｎｄＭ　（２−＋″’ｅｘ）　（２６）上記したように、２−１による 乗算はシフト演算となり、ｎＫによる乗算は式（２３）及び（２４）に示すよう に適当な項の全てのビットを条件に応じて反転することにより実行でき、そして 丸めは式（２１）に示すように実行することができる。これにより、チップ面積 を著しく減少し且つ小さな臨界経路遅延でこれらの式を実施することができる。

図４．５−ａ及び６は、この技術を使用する設計例を示している。

図４ないし９は、データ人力バッファレジスタユニット３４、ＦＦユニット３６ 、ＦＦＵＰＤＡＴＥユニット３８、ＡＣＱＵＩＲＥユニット４０．５ＴＥＡＤＹ ユニツト５４、ＶＧＡ　ＣＴＬ−ｙ−−−ｙト４２．５ＹＮＣ−Ｌｙト４４、制 御ユニット４６、フィードバック論理ユニット４８、二重ボートＲＡＭユニット ５０及びＦＢＵＰＤＡＴＥユニット５２の実施を、各々ブロック図の形態で示し ている。これらの図において、上記式に基づいて計算した値を図中の適当な箇所 に示しである。

以上、回路図の形態で示された好ましい実施例について当業者が本発明を実施で きるに充分なほど詳細に説明したが、本発明にかかる参考文献として次のものが 挙げられる。１９９０年４月、ニューメキシコ州、アルバカーキで開催されたイ ンターナショナル・コンファレンス・オン・アコースチック・スピーチ・アンド ・シグナルプロセッシングにおけるＷ、Ｌ、アボット、ｐ、　ｓ、ベナーズ、Ｋ 、Ｄ、フィッシャ及びＪ、Ｍ、シオフィ著の「磁気ディスクドライブ用の高速適 応イコライザ（Ａ　Ｈｉｇｈ−Ｓｐｅｅｄ　Ａｄａｐｔｉｖｅ　Ｅｑｕａｌｉｚ ｅｒ　ｆｏｒ　ｌ［ａｇｎｅｔｉｃ　Ｄｉｓｋ　Ｄｒｉｖｅ刀jＪ と題する論文；及び１９９０年１２月、カリフォルニア州、サンジエゴで開催さ れたグロビコム°９０におけるウィリアムＬ、アボット及びジシンＭ、シオフィ 著の「磁気記憶チャンネルの適応判断フィードバックイコライゼーションのため のタイミング回復（Ｔｉｍｉｎｇ　Ｒｅｃｏｖｅｒｙ　ｆｏｒ　Ａｄａｐｔｉｖ ｅ　Ｄｅｃｉｓｉｏｎ　Ｆｅｅｄｂａｃｋ　Ｅｑｕａｌｉｚ■ ｔｉｏｎ　ｏｆ　ｔｈｅ　ｉ［ａｇｏｅｔｉｃ　Ｓｔｏｒａｇｅ　Ｃｈａｎｎｅ ｌ）　Ｊと題する論文。

データ記憶チャンネルとデータ伝送チャンネルの比較１−−−−−−−−−−− −−−−””−一−−−−−−−−−−づ〜−− −−〜 値 ｒ−一−−−−−−−−−−−−−−−−−−−−−−イ国際調査報告 フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＭＣ，ＮＬ、　ＳＥ）、　ＡＵ、 ＪＰ （７２）発明者　アボット　ウィリアム　エルアメリカ合衆国　カリフォルニア 州 ９４０２８　メン口　パーク　ウェスト　フロレスタ　ウェイ　２４１ （７２）発明者　チョッフィー　ジョン　エムアメリカ合衆国　カリフォルニア 州 ９５０１４　クーバーチイノ　クリ−クライン（７２）発明者　ベドナーツ　フ ィリップ　ニスアメリカ合衆国　ミシガン州　４８００９　バーミンガム　ペニ ストーン　１５８６

Claims (1)

1. 【特許請求の範囲】 １．データ記憶ユニットに記憶されたデータを処理するための判断フィードバッ クイコライザ装置において、 上記データ記憶ユニットから得たサンプリングされた読み取り信号を一時的に記 憶しそしてデータ入力ベクトルＸｋに対応する信号を出力するデータ入力バッフ ァ手段（３４）と、 上記ベクトルＸｋ信号に応答し、利得エラー信号を発生して、上記入力バッファ 手段へ入力される読み取り信号の利得を制御するように働く利得獲得手段（４２ ）と、 上記ベクトルＸｋ信号に応答し、タイミングエラー信号を発生して、上記入力バ ッファ手段へ入力される読み取り信号のサンプリング位相を制御するように働く タイミング獲得手段（４０）と、 上記ペクトルＸｋ信号に応答し、そこに含まれた情報に対応する所定の一連のビ ット値を検出すると共に、同期検出信号及び極性信号を発生するように働く同期 手段（４４）と、 イコライザ係数ｗ信号及び上記ベクトルＸｋ信号に応答して、リニアフィルタ出 力ｆｋ信号を発生するように働くＦＩＲフィルタ手段（３６）と、イコライザ係 数ｗ信号を含むように最初にプログラムされておりそして更新された係数ｗの更 新信号を記憶するように再プログラムすることができるレジスタ手段（３９）と 、 上記ベクトルＸｋ信号及びフィードバックエラーｅｋ信号に応答し、上記イコラ イザ係数ｗ信号を調整して、上記ｗ更新信号を発生するように働くフィードホワ ード更新論理手段（３８）と、 複数のイコライザ係数ｒｋ信号を記憶するための二重ポートランダムアクセスメ モリ手段（５０）と、 上記リニアフィルタ出力ｆｋ信号、上記ランダムアクセスメモリ手段から得たイ コライザ係数ｒｋ信号及びトレーニングデータ信号に応答して、上記フィードバ ックエラーｅｋ信号及びイコライザ出力ａｋ信号を計算するように働くフィード バック論理手段（４８）と、 上記イコライザ係数ｒｋ信号及び上記フィードバックエラーｅｋ信号に応答して 、上記ｒｋ信号の値を調整し、ｒｋ更新信号として上記ランダムアクセスメモリ 手段へ入力し戻すように働くフィードバック更新論理手段（５２）と、上記リニ アフィルタ出力ｆｋ信号及び上記フィードバックエラーｅｋ信号に応答し、タイ ミングエラー信号を発生して、定常モード周期中に上記入力読み取り信号の位相 を調整するための定常タイミング論理手段（５４）と、上記極性信号及び上記同 期検出信号に応答し、上記トレーニングデータ信号及びモード制御信号を発生し て、上記イコライザ装置をセットアップ／テストモード又はランモードのいずれ かで動作させるように働く制御手段（４６）とを具備し、これにより、データ記 憶ユニットから入力された読み取り信号がサンプリングされ、増幅され、そして データ記憶情報ピットをデコードするようデジタル処理されることにより、デー タ記憶密度を増加しそしてエラーの割合を減少できるようにしたことを特徴とす る判断フィードバックイコライザ装置。 ２．上記制御手段は、上記ランモードが獲得サブモードと、同期探索サブモード と、トレーニングサブモードと、定常サブモードとを含むように構成される請求 項１に記載のデータ記憶ユニットに記憶されたデータを処理するための判断フィ ードバックイコライザ装置。 ３．記憶媒体に記憶されたデータを処理する装置において、利得エラー信号に応 答して、記憶媒体から入力された読み取り信号を対応的に増幅するように働く電 圧利得増幅手段と、増幅された読み取り信号をフィルタするためのローバスフィ ルタ手段と、タイミングエラー信号に応答して、上記フィルタされた読み取り信 号の位相を調整するように働く電圧制御発振手段と、上記フィルタされた読み取 り信号を受け取って、上記利得エラー信号及び上記タイミングエラー信号を発生 すると共に、半径方向のチャンネル変化及び記号間干渉により生じた非リニア性 を実質的に減少したイコライザ出力信号を発生するように働く適応判断フィード バックイコライザ手段とを具備し、このイコライザ手段は、リニアなフィルタ出 力信号を発生するためのエラー修正フィードホワードフィルタ手段と、該リニア なフィルタ出力信号を受け取るフィードバック手段と、フィードバックロジック と、該フィードバックロジックのフィードバック経路にあるランダムアクセスメ モリ（ＲＡＭ）手段であって、既に記憶された情報をここから得て、処理された 読み取り信号におけるトレーニング非リニア歪を補償できるようにするＲＡＭ手 段とを備えたことを特徴とする装置。 ４．上記イコライザ手段は、更に、 上記フィルタされた読み取り信号を受け取りそしてデータ入力ベクトル信号を出 力するためのデータ入力バッファ手段と、上記ベクトル信号に応答して、上記利 得エラー信号を発生するように働く利得獲得手段と、 上記ベクトル信号に応答して、上記タイミングエラー信号を発生するように働く タイミング手段と、 上記ベクトル信号に応答して、そこに含まれた所定の一連のビット値を検出しそ して同期検出信号及び極性信号を発生するように働く同期手段とを備えた請求項 ３に記載の記憶媒体に記憶されたデータを処理する装置。 ５．上記イコライザ手段は、更に、 イコライザ係数（ｗ）信号を含むように最初にプログラムされていて、更新され た係数（ｗ更新）信号を記憶するように再プログラムすることのできるレジスタ 手段と、 上記ベクトル信号及びフィードバックエラー信号に応答し、上記イコライザ係数 （ｗ）信号を調整して、上記更新された係数（ｗ更新）信号を発生し、これを上 記レジスタ手段へ入力するように働くフィードホワード更新論理手段とを備えた 請求項３又は４のいずれかに記載の記憶媒体に記憶されたデータを処理する装置 。 ６．上記イコライザ手段は、更に、 上記ＲＡＭ手段に記憶されたイコライザ係数（ｒｋ）信号及び上記フィードバッ クエラー信号に応答し、上記係数（ｒｋ）信号の値を調整して、これを係数更新 （ｒｋ更新）信号として上記ＲＡＭ手段に入力して戻すように働くフィードバッ ク更新論理手段を備えている請求項３ないし５のいずれかに記載の記憶媒体に記 憶されたデータを処理する装置。 ７．上記タイミング手段は、更に、 上記リニアフィルタ出力信号及び上記フィードバックエラー信号に応答して、定 常モード周期中にタイミングエラー信号を発生するように働く定常タイミング論 理手段を備えた請求項３ないし６のいずれかに記載の記憶媒体に記憶されたデー タを処理する装置。 ８．上記イコライザ手段は、更に、 上記極性信号及び上記同期検出信号に応答し、上記トレーニングデータ信号及び モード制御信号を発生して、上記イコライザ手段をセットアップ／テストモード 又はランモードのいずれかで動作させるように働く制御手取を備え、これにより 、この手段に入力された読み取り信号がサンプリングされ、増幅され、そしてそ こに含まれた情報ビットをデコードするようデジタル処理されることにより、媒 体記憶密度を増加しそしてエラーの割合を減少できるようにした請求項３ないし ７のいずれかに記載の記憶媒体に記憶されたデータを処理する装置。 ９．次の式に基づく動作を行うに必要な集積回路チップ面積を減少する方法であ って、 Ａｋ＋１＝ｒｎｄｍ（Ａｋ＋μｅｋ　ｎｋ）但し、μは２−ｎ１＋２−ｎ２の形 態に限定され、ｎｋは＋１又は−１のいずれかでありそしてｒｎｄｍ（Ｘ）はＸ の値をＭビットに丸めるための丸め関数であり、上記方法は、 （１）上記式を次のように変換し、 Ａｋ＋１＝ｒｎｄｍ（Ａｋ＋ｎｋ　ｒｎｄｍ２−ｎ１　ｅｋ）＋ｎｋ　ｒｎｄｍ （２−ｎ２　ｅｋ） （２）この変換した式の２−ｎ　１ｅｋ項を、ｅｋのビットをｎ１回右にシフト することにより計算するための論理回路を設け、（３）上記変換した式の２−ｎ ２　ｅｋ項を、ｅｋのビットをｎ２回右にシフトすることにより計算するための 論理回路を設け、（４）ｎｋ＝−１の場合に上記項２−ｎ１　ｅｋ及び２−ｎ２ 　ｅｋの全Ｍビットを反転するための回路を設け、 （５）次に基づいて上記項２−ｎ１　ｅｋ及び２−ｎ２　ｅｋの全Ｍビットを丸 めるための論理回路を設け、 ▲数式、化学式、表等があります▼ （６）Ａｋ、（ｎｋ　ｒｎｄｍ（２−ｎ１　ｅｋ）、（ｎｋ　ｒｎｄｍ（２−ｎ ２　ｅｋ）の和を計算する論理回路を設け、そして（７）次に基づいて上記和の 全Ｍビットを丸めるための論理回路を設ける、▲数式、化学式、表等があります ▼ という段階を備えたことを特徴とする方法。