JPH0650778B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0650778B2 JPH0650778B2 JP60182116A JP18211685A JPH0650778B2 JP H0650778 B2 JPH0650778 B2 JP H0650778B2 JP 60182116 A JP60182116 A JP 60182116A JP 18211685 A JP18211685 A JP 18211685A JP H0650778 B2 JPH0650778 B2 JP H0650778B2
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- Japan
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- film transistor
- semiconductor layer
- impurity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Description
【発明の詳細な説明】 産業上の利用分野 本発明は薄膜トランジスタに関するものであり、特にそ
のリーク電流が少ない優れた薄膜トランジスタを提供す
るものである。
のリーク電流が少ない優れた薄膜トランジスタを提供す
るものである。
従来の技術 薄膜トランジスタは、ソースとドレイン電極間の導電体
の電気伝導度を導電体と接する絶縁物層を介して設けら
れた第３の電極（ゲート電極）に印加する電圧によって
制御するいわゆる電界効果型トランジスタとして知られ
ている。従来の薄膜トランジスタの構成の一例を第４図
に示す。ガラス等の絶縁性基板１上に数ミクロンから数
千ミクロンの所定の幅と長さを有するクロム，金，アル
ミニウム等の金属からなるゲート電極２が設けられてお
り、この電極をおおって厚さ数千オングストロームで二
酸化シリコン（SiO2）や窒化シリコン（Si3N4）や酸化
アルミニウム（Al2O3）や酸化タンタル（Ta2O5）等から
なる絶縁物層３が設けられており、ゲート電極２上の絶
縁物層３表面に硫化カドミウム（CdS）やセレン化カド
ミウム（CdSe）等の半導体層４が設けられ、この半導体
層に接して数ミクロンから数十ミクロンの所定の間隔を
隔ててソース電極５およびドレイン電極６が設けられて
いる。
の電気伝導度を導電体と接する絶縁物層を介して設けら
れた第３の電極（ゲート電極）に印加する電圧によって
制御するいわゆる電界効果型トランジスタとして知られ
ている。従来の薄膜トランジスタの構成の一例を第４図
に示す。ガラス等の絶縁性基板１上に数ミクロンから数
千ミクロンの所定の幅と長さを有するクロム，金，アル
ミニウム等の金属からなるゲート電極２が設けられてお
り、この電極をおおって厚さ数千オングストロームで二
酸化シリコン（SiO2）や窒化シリコン（Si3N4）や酸化
アルミニウム（Al2O3）や酸化タンタル（Ta2O5）等から
なる絶縁物層３が設けられており、ゲート電極２上の絶
縁物層３表面に硫化カドミウム（CdS）やセレン化カド
ミウム（CdSe）等の半導体層４が設けられ、この半導体
層に接して数ミクロンから数十ミクロンの所定の間隔を
隔ててソース電極５およびドレイン電極６が設けられて
いる。
半導体層４は真空蒸着法で形成されるが、多結晶体であ
り、平均粒径が数１００〜数１０００Åの多くの粒子か
ら成っている。その各粒子間にはキャリアの移動を阻止
するような界面電位が存在している。製造において蒸着
条件や熱処理条件のわずかな変化により粒径や組成が変
化し、したがって界面電位の大きさも変わり薄膜トラン
ジスタのドレイン電流が変動することが知られている。
特開昭５９−９４４６０号公報には、上記のようなドレ
イン電流の変動のない、ドレイン電流の大きな安定な薄
膜トランジスタを均一に再現性よく容易に得られる方法
を示している。すなわち、半導体層４が、たとえばCdSe
蒸着膜のようなｎ型の導電性を有する場合、多結晶粒子
間の界面電位を低下させる作用を有するｎ型の導電性を
与える不純物たとえばＩｕを適当量添加して、熱処理条
件を制御することにより、所望のドレイン電流を容易に
再現性よく得ることができる技術である。
り、平均粒径が数１００〜数１０００Åの多くの粒子か
ら成っている。その各粒子間にはキャリアの移動を阻止
するような界面電位が存在している。製造において蒸着
条件や熱処理条件のわずかな変化により粒径や組成が変
化し、したがって界面電位の大きさも変わり薄膜トラン
ジスタのドレイン電流が変動することが知られている。
特開昭５９−９４４６０号公報には、上記のようなドレ
イン電流の変動のない、ドレイン電流の大きな安定な薄
膜トランジスタを均一に再現性よく容易に得られる方法
を示している。すなわち、半導体層４が、たとえばCdSe
蒸着膜のようなｎ型の導電性を有する場合、多結晶粒子
間の界面電位を低下させる作用を有するｎ型の導電性を
与える不純物たとえばＩｕを適当量添加して、熱処理条
件を制御することにより、所望のドレイン電流を容易に
再現性よく得ることができる技術である。
発明が解決しようとする問題点 薄膜トランジスタの半導体層のうち、ゲートの電位の影
響を受けてコンダクタンスが変化する領域は、絶縁層と
の界面から数十オングストロームの厚さの部分である。
したがって、薄膜トランジスタのリーク電流の観点から
すれば、半導体層の厚さは、理想的には数十オングスト
ロームであれば、リーク電流の少ないＯＮ−ＯＦＦ比の
大きい薄膜トランジスタが実現できる。しかし、半導体
層を数十オングストロームの厚さに制御して形成するの
は実用上困難であるだけでなく、その形成された膜の結
晶性に問題が生じたり、半導体層の表面への各種イオン
の吸着等の効果がより顕著にあらわれて、ドレイン電流
の制御上好ましくない。しかし、一方で、従来技術で述
べたように、ドレイン電流が大きく安定した薄膜トラン
ジスタを得るために、たとえばｎ型の半導体層に、さら
にｎ型の不純物を適量ドープする技術があり、薄膜トラ
ンジスタのリーク電流の観点からすれば、半導体層の固
有の伝導度がドーピングによって大きくなっており、そ
のためリーク電流が大きくなって好ましくない。
響を受けてコンダクタンスが変化する領域は、絶縁層と
の界面から数十オングストロームの厚さの部分である。
したがって、薄膜トランジスタのリーク電流の観点から
すれば、半導体層の厚さは、理想的には数十オングスト
ロームであれば、リーク電流の少ないＯＮ−ＯＦＦ比の
大きい薄膜トランジスタが実現できる。しかし、半導体
層を数十オングストロームの厚さに制御して形成するの
は実用上困難であるだけでなく、その形成された膜の結
晶性に問題が生じたり、半導体層の表面への各種イオン
の吸着等の効果がより顕著にあらわれて、ドレイン電流
の制御上好ましくない。しかし、一方で、従来技術で述
べたように、ドレイン電流が大きく安定した薄膜トラン
ジスタを得るために、たとえばｎ型の半導体層に、さら
にｎ型の不純物を適量ドープする技術があり、薄膜トラ
ンジスタのリーク電流の観点からすれば、半導体層の固
有の伝導度がドーピングによって大きくなっており、そ
のためリーク電流が大きくなって好ましくない。
問題点を解決するための手段 先に述べたように、薄膜トランジスタとしての機能を主
に果すところいわゆるチャンネル部は絶縁層と半導体層
の界面から半導体層の数十オングストロームの領域であ
り、不純物のドーピングによって多結晶粒子間の界面電
位を低下させる領域は、その領域だけでよい。従来技術
においてはその領域以外も不純物がドーピングされるこ
とによって多少低抵抗化し、リーク電流となっている。
に果すところいわゆるチャンネル部は絶縁層と半導体層
の界面から半導体層の数十オングストロームの領域であ
り、不純物のドーピングによって多結晶粒子間の界面電
位を低下させる領域は、その領域だけでよい。従来技術
においてはその領域以外も不純物がドーピングされるこ
とによって多少低抵抗化し、リーク電流となっている。
上記のような問題点を解決するために、本発明において
は、半導体層が半導体層と同じ導電型の不純物を添加し
た第１層と異なる導電型の不純物を添加した第２層とか
らなる構成を特徴とした薄膜トランジスタを提案する。
は、半導体層が半導体層と同じ導電型の不純物を添加し
た第１層と異なる導電型の不純物を添加した第２層とか
らなる構成を特徴とした薄膜トランジスタを提案する。
上記の目的を達成するためには、以下の工程によって薄
膜トランジスタを製造すればよい。
膜トランジスタを製造すればよい。
(a)絶縁基板上にゲート電極、続いて絶縁層を形成する
工程 (b)前記ゲート絶縁層上に以下に形成する半導体層と同
じ導電型の不純物を適量真空蒸着によって供給する工程 (c)半導体層を真空蒸着によって形成する工程 (d)前記半導体層とことなる導電型の不純物を半導体層
の表面に適量真空蒸着によって供給する工程 (e)ソース・ドレイン電極を形成する工程 (f)前記薄膜トランジスタを非酸化性ガスもしくは真空
雰囲気中で熱処理する工程 作用 本発明の薄膜トランジスタの半導体層のうちその半導体
層と同じ導電型の不純物が適量添加された第１の半導体
層は、特開昭６９−０４４６０号公報に記載されている
ように、多結晶の粒子界の界面電位を低下させ、安定し
た大きなドレイン電流を再現性よく得るために必要な層
であり、ゲート電極からの電界効果は、主にこの層のコ
ンダクタンスを変化させて薄膜トランジスタの機能を果
たすチャンネル部であり、第２の半導体層は、従来の構
成において薄膜トランジスタのＯＦＦ時のリーク電流の
大きな原因となっていたが、第１の半導体層の導電型と
は異なる導電型の不純物を適量添加することによって高
抵抗化し、リーク電流を低減する作用がある。
工程 (b)前記ゲート絶縁層上に以下に形成する半導体層と同
じ導電型の不純物を適量真空蒸着によって供給する工程 (c)半導体層を真空蒸着によって形成する工程 (d)前記半導体層とことなる導電型の不純物を半導体層
の表面に適量真空蒸着によって供給する工程 (e)ソース・ドレイン電極を形成する工程 (f)前記薄膜トランジスタを非酸化性ガスもしくは真空
雰囲気中で熱処理する工程 作用 本発明の薄膜トランジスタの半導体層のうちその半導体
層と同じ導電型の不純物が適量添加された第１の半導体
層は、特開昭６９−０４４６０号公報に記載されている
ように、多結晶の粒子界の界面電位を低下させ、安定し
た大きなドレイン電流を再現性よく得るために必要な層
であり、ゲート電極からの電界効果は、主にこの層のコ
ンダクタンスを変化させて薄膜トランジスタの機能を果
たすチャンネル部であり、第２の半導体層は、従来の構
成において薄膜トランジスタのＯＦＦ時のリーク電流の
大きな原因となっていたが、第１の半導体層の導電型と
は異なる導電型の不純物を適量添加することによって高
抵抗化し、リーク電流を低減する作用がある。
また、先に述べた(a)〜(f)の製造工程によって、厚さに
して数十オングストロームに制御された第１の半導体層
が実現される。
して数十オングストロームに制御された第１の半導体層
が実現される。
詳細には本発明によれば、薄膜トランジスタの半導体層
を形成する工程(c)の前に、その半導体層と同じ導電型
の不純物を供給する工程(b)を、そのあとに半導体層と
異なる導電型の不純物を供給する工程(d)を設け、適当
な熱処理工程(f)によってそれぞれの不純物を半導体層
の絶縁層との界面側及び半導体層の表面側より拡散させ
ると、不純物の相互拡散が生じ界面側は半導体層の導電
型でより高濃度な層が形成されて好適なチャンネル部と
なり、表面側から内側に向っては異なる導電型の不純物
によって補償された高抵抗な層が形成されその結果とし
て本発明の構成が実現できる。
を形成する工程(c)の前に、その半導体層と同じ導電型
の不純物を供給する工程(b)を、そのあとに半導体層と
異なる導電型の不純物を供給する工程(d)を設け、適当
な熱処理工程(f)によってそれぞれの不純物を半導体層
の絶縁層との界面側及び半導体層の表面側より拡散させ
ると、不純物の相互拡散が生じ界面側は半導体層の導電
型でより高濃度な層が形成されて好適なチャンネル部と
なり、表面側から内側に向っては異なる導電型の不純物
によって補償された高抵抗な層が形成されその結果とし
て本発明の構成が実現できる。
実施例 本発明の一実施例による薄膜トランジスタの断面図を第
１図に示している。ガラス基板１上にアルミニウムなど
からなるゲート電極２があり、前記ゲート電極２上に、
Ta2O5あるいはAl2O5あるいはAl−Ta−Ｏなどの絶縁層３
がある。さらに前記絶縁層３の上にInやAlあるいはGa等
が不純物として添加された数十オングストロームから百
オングストローム程度の厚さのCdSe層４−ａがありまた
さらにその上にはCuが不純物として添加されたCdSe層４
−ｂが設けられ、これらの半導体層に接して数ミクロン
から数十ミクロンの所定の間隔を隔ててソース電極５お
よびドレイン電極６が設けられた構成である。CdSe薄膜
は、本来ｎ型の導電型を示し、不純物のIn,AlあるいはG
a等の不純物は、ドナー不純物であるためにCdSe薄膜多
結晶体の粒界電位障壁を低下させるが、不純物のCuは、
深いアクセプター不純物であるために、外因性あるいは
内因性のドナー不純物を補償するためにCdSe薄膜が高抵
抗化する。したがって、ゲート電極からの電界効果によ
って影響をうけるCdSe半導体層４−ａ以外のCdSe半導体
層４−ｂがCuによって高抵抗化されているためにリーク
電流が低減され、ＯＮ−ＯＦＦ比の大きな薄膜トランジ
スタが実現できる。以上のような薄膜トランジスタを製
造するための実施例の一例を第２図示しており、以下に
その説明をする。
１図に示している。ガラス基板１上にアルミニウムなど
からなるゲート電極２があり、前記ゲート電極２上に、
Ta2O5あるいはAl2O5あるいはAl−Ta−Ｏなどの絶縁層３
がある。さらに前記絶縁層３の上にInやAlあるいはGa等
が不純物として添加された数十オングストロームから百
オングストローム程度の厚さのCdSe層４−ａがありまた
さらにその上にはCuが不純物として添加されたCdSe層４
−ｂが設けられ、これらの半導体層に接して数ミクロン
から数十ミクロンの所定の間隔を隔ててソース電極５お
よびドレイン電極６が設けられた構成である。CdSe薄膜
は、本来ｎ型の導電型を示し、不純物のIn,AlあるいはG
a等の不純物は、ドナー不純物であるためにCdSe薄膜多
結晶体の粒界電位障壁を低下させるが、不純物のCuは、
深いアクセプター不純物であるために、外因性あるいは
内因性のドナー不純物を補償するためにCdSe薄膜が高抵
抗化する。したがって、ゲート電極からの電界効果によ
って影響をうけるCdSe半導体層４−ａ以外のCdSe半導体
層４−ｂがCuによって高抵抗化されているためにリーク
電流が低減され、ＯＮ−ＯＦＦ比の大きな薄膜トランジ
スタが実現できる。以上のような薄膜トランジスタを製
造するための実施例の一例を第２図示しており、以下に
その説明をする。
(a)ガラス基板１上にAlを抵抗加熱真空蒸着法によって
数百オングストロームの厚さに蒸着し、フォトエッチン
グによってゲート電極パターン２を形成する。つづいて
AlとTaの複合ターゲットを１０〜３０％の酸素ガスを含
んだアルゴンガス中でスパッターすることによってAl−
Ta−Ｏ絶縁膜３をメタルマスクによって選択的に形成す
る。
数百オングストロームの厚さに蒸着し、フォトエッチン
グによってゲート電極パターン２を形成する。つづいて
AlとTaの複合ターゲットを１０〜３０％の酸素ガスを含
んだアルゴンガス中でスパッターすることによってAl−
Ta−Ｏ絶縁膜３をメタルマスクによって選択的に形成す
る。
(b)抵抗加熱真空蒸着法によってIn４−ａ′を数〜数十
オングストロームの厚さにメタルマスクによって選択的
に形成する。
オングストロームの厚さにメタルマスクによって選択的
に形成する。
(c)抵抗加熱真空蒸着法によってCdSe層４−ｂ′を数百
〜数千オングストロームの厚さにメタルマスクによって
選択的に形成する。
〜数千オングストロームの厚さにメタルマスクによって
選択的に形成する。
(d)抵抗加熱真空蒸着法によってCu４−ｃ′を数〜数十
オングストロームの厚さにメタルマスクによって選択的
に形成する。
オングストロームの厚さにメタルマスクによって選択的
に形成する。
(e)抵抗加熱真空蒸着法によってAlを数千オングストロ
ームの厚さに蒸着し、リフトオフ法によってソース電極
５及びドレイン電極６を形成する。
ームの厚さに蒸着し、リフトオフ法によってソース電極
５及びドレイン電極６を形成する。
(f)非酸化性ガスもしくは真空雰囲気中、３００℃〜４
００℃の温度で熱処理することによって第１図の構成の
薄膜トランジスタを得る。
００℃の温度で熱処理することによって第１図の構成の
薄膜トランジスタを得る。
以上に説明した製造プロセスにおいて、(c)及び(d)にか
えて、特願昭６９−６４０７３号に記述されている方
法、すなわち、あらかじめ蒸着源のCdSeにCuを仕込んで
おき蒸着るつぼの温度コントロールによって４−ｂ′層
及び４−ｃ′層を形成する方法も有効である。
えて、特願昭６９−６４０７３号に記述されている方
法、すなわち、あらかじめ蒸着源のCdSeにCuを仕込んで
おき蒸着るつぼの温度コントロールによって４−ｂ′層
及び４−ｃ′層を形成する方法も有効である。
実際に作製された薄膜トランジスタのゲート電圧１０Ｖ
の時のドレイン−ソース間電圧に対するドレイン電流の
変化を第３図に示している。図中Ａに示す破線のデータ
は、従来構成（第４図）で製造方法としては前記(d)の
工程を用いない薄膜トランジスタによって得られたもの
であり、図中Ｂに示す実線のデータは、本発明の構成
（第１図）で製造方法として先に述べた本発明の方法に
よって作製された薄膜トランジスタによって得られたも
のである。第３図から明らかなように本発明によってリ
ーク電流の低減がなされている。
の時のドレイン−ソース間電圧に対するドレイン電流の
変化を第３図に示している。図中Ａに示す破線のデータ
は、従来構成（第４図）で製造方法としては前記(d)の
工程を用いない薄膜トランジスタによって得られたもの
であり、図中Ｂに示す実線のデータは、本発明の構成
（第１図）で製造方法として先に述べた本発明の方法に
よって作製された薄膜トランジスタによって得られたも
のである。第３図から明らかなように本発明によってリ
ーク電流の低減がなされている。
発明の効果 本発明の構成及び製造方法によって得られた薄膜トラン
ジスタは、ドレイン電流のチャンネル部以外を高抵抗化
することによって、従来得られるドレイン電流を維持し
たまま、リーク電流を低減でき、結果として、ドレイン
電流が大きく安定しかつリーク電流の少ない薄膜トラン
ジスタを再現性よく得るために貢献するものである。
ジスタは、ドレイン電流のチャンネル部以外を高抵抗化
することによって、従来得られるドレイン電流を維持し
たまま、リーク電流を低減でき、結果として、ドレイン
電流が大きく安定しかつリーク電流の少ない薄膜トラン
ジスタを再現性よく得るために貢献するものである。
第１図は本発明の一実施例における薄膜トランジスタの
断面図、第２図は本発明の一実施例における薄膜トラン
ジスタの製造方法を説明するための図、第３図は本発明
及び従来構成の薄膜トランジスタの特性図、第４図は従
来の薄膜トランジスタの断面図である。 １……絶縁基板、２……ゲート電極、３……絶縁層、４
……半導体層、５……ソース電極、６……ドレイン電
極。
断面図、第２図は本発明の一実施例における薄膜トラン
ジスタの製造方法を説明するための図、第３図は本発明
及び従来構成の薄膜トランジスタの特性図、第４図は従
来の薄膜トランジスタの断面図である。 １……絶縁基板、２……ゲート電極、３……絶縁層、４
……半導体層、５……ソース電極、６……ドレイン電
極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野村 幸治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小川 久仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】絶縁基板上に設けられたゲート電極と、前
記ゲート電極上に前記ゲート電極をおおうように設けら
れたゲート絶縁層と、前記ゲート絶縁層上に不純物の添
加された第１の半導体層と、前記半導体層上に前記不純
物とは異なる導電型を示す効果を持つ不純物が添加され
た第２の半導体層と、前記半導体層に接続されたソース
電極とドレイン電極とよりなり、前記第１の半導体層が
Ａｌ，Ｇａ，Ｉｎのうちの１種類を不純物として添加さ
れたII−VI族化合物半導体よりなり、前記第２の半導体
層がＣｕを不純物として添加されたII−VI族化合物半導
体よりなることを特徴とする薄膜トランジスタ。 - 【請求項２】II−VI族化合物半導体が、ＣｄＳ，ＣｄＳ
ｅ，ＣｄＴｅ及びそれらの固溶体であることを特徴とす
る特許請求の範囲第１項記載の薄膜トランジスタ。 - 【請求項３】絶縁体基板上に設けられたゲート電極を形
成する工程と、前記ゲート電極上に前記ゲート電極をお
おうようにゲート絶縁層を形成する工程と、Ａｌ，Ｇ
ａ，Ｉｎの何れかの第１の不純物を堆積する工程と、II
−VI族化合物半導体層を形成する工程と、Ｃｕの第２の
不純物を堆積する工程と、前記II−VI族化合物半導体に
接続するソース電極及びドレイン電極を形成する工程
と、前記第１及び第２の不純物を前記半導体層に拡散す
るための熱処理工程とよりなることを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項４】II−VI族化合物半導体がＣｄＳ，ＣｄＳ
ｅ，ＣｄＴｅ及びそれらの固溶体であることを特徴とす
る特許請求の範囲第３項記載の薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182116A JPH0650778B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182116A JPH0650778B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242564A JPS6242564A (ja) | 1987-02-24 |
| JPH0650778B2 true JPH0650778B2 (ja) | 1994-06-29 |
Family
ID=16112612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182116A Expired - Lifetime JPH0650778B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650778B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2751164B2 (ja) * | 1987-10-05 | 1998-05-18 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JPH0834313B2 (ja) * | 1989-10-09 | 1996-03-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4194436B2 (ja) | 2003-07-14 | 2008-12-10 | キヤノン株式会社 | 電界効果型有機トランジスタ |
| US20070178710A1 (en) * | 2003-08-18 | 2007-08-02 | 3M Innovative Properties Company | Method for sealing thin film transistors |
| JP4727684B2 (ja) | 2007-03-27 | 2011-07-20 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
| JP2008276211A (ja) * | 2007-04-05 | 2008-11-13 | Fujifilm Corp | 有機電界発光表示装置およびパターニング方法 |
| JP2008276212A (ja) * | 2007-04-05 | 2008-11-13 | Fujifilm Corp | 有機電界発光表示装置 |
| JP2009031742A (ja) * | 2007-04-10 | 2009-02-12 | Fujifilm Corp | 有機電界発光表示装置 |
| JP5339772B2 (ja) * | 2007-06-11 | 2013-11-13 | 富士フイルム株式会社 | 電子ディスプレイ |
| JP5489423B2 (ja) * | 2007-09-21 | 2014-05-14 | 富士フイルム株式会社 | 放射線撮像素子 |
| JP5512078B2 (ja) * | 2007-11-22 | 2014-06-04 | 富士フイルム株式会社 | 画像形成装置 |
| JP5191247B2 (ja) * | 2008-02-06 | 2013-05-08 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
-
1985
- 1985-08-20 JP JP60182116A patent/JPH0650778B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242564A (ja) | 1987-02-24 |
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