JPH0650820B2 - ディジタル化時間依存画像信号のビット分解能向上方法及びその回路 - Google Patents

Description

【発明の詳細な説明】 本発明は一連のサンプリング値から成るディジタル化し
た時間依存信号、特にディジタル画像信号のビット分解
能を向上させる方法にあって、各サンプリング値毎に、
このサンプリング値と、少なくとも１個の後続及び／又
は先行するサンプリング値とから高分解能を有する関連
する平均値を形成し、かつサンプリング値をそれに関連
する平均値と置換えてディジタル化時間依存信号の分解
能を向上させる方法並びに斯かる方法を実施するための
装置に関するものである。

ドイツ国特許願第Ｐ3309080.7号にはアナログ画像信号
を振幅−離散出力信号に変換する回路が提案されてお
り、この回路ではアナログ信号を多数の等間隔に離間し
た基準値と比較する。斯かるアナログ−ディジタル変換
器の分解能は、連続する画像点に対する変換工程間にて
一方の基準値と他方のアナログ信号とを互いに置換える
ことによって高められる。この場合には各変換工程にて
得られる振幅−離散信号の平均値を求め、斯くして得ら
れる平均値に対応する光学値を画像再生装置にて表示さ
せる。

しかし、上記ドイツ国特許願第Ｐ3309080.7号に提案さ
れている回路では、画像における縁部の鋭さ又は精細構
造即ちコントラストの強力な空間的変動分が抹消されて
しまうと云う欠点がある。この輪郭部の抹消は、画像信
号の修正周波数が平均をとることによって空間的及び時
間的に制限されることに起因している。

アナログ信号を振幅−離散信号に変換する斯種の回路で
は、アナログ信号を高分解能の振幅−離散（ディジタ
ル）信号に変換するアナログ−ディジタル変換器におけ
る回路が非常に複雑となる。ディジタル信号の分解能に
対する諸要求を増やすと、回路の複雑性は著しく増大す
る。これがため、アナログ−ディジタル変換器の分解能
をできるだけ小さくすると共に、アナログ−ディジタル
変換器の後段に接続する回路での分解能を高める策が採
られている。粗分解能でアナログ信号を変換する場合に
失われるアナログ信号の実際値についての情報は、ディ
ジタル信号の幾つかのサンプリング値の平均をとること
によって再生される。しかし、斯様は平均値をとる原理
のものでは、いずれ分解能に影響を及ぼす高信号周波数
成分の信号情報が失われてしまう。ディジタル信号を画
像信号とする場合、このことは輝度又は色信号ジャンプ
における精細な画像輪郭部が抹消されることを意味す
る。

本発明の目的は、ディジタル化時間依存画像信号のビッ
ト分解能を高める方法及びこの方法を実施するために、
例えば急峻な信号縁部のような速い信号変動分が抹消さ
れないようにして、信号の分解能を高めるにも拘らず速
い信号変動を忠実に、しかも極めて簡単な回路で伝送し
得るようにした回路を提供することにある。

本発明は、一連のサンプリング値から成るディジタル化
した時間依存画像信号のビット分解能を向上させる方法
において、当該方法が： 第１ビット数を有するサンプリング値を得る工程と； 前記工程にて得たサンプリング値と、これに隣接する少
なくとも１個のサンプリング値とから前記第１ビット数
よりも多いビット数を有する関連する平均値を低域通過
フィルタリング処理により形成する工程と； 前記サンプリング値と、前記関連する平均値とが或る所
定量以上には相違しない場合にだけサンプリング値をそ
れに関連する平均値と置換える工程； とを具えていることを特徴とする。

本発明は、ディジタル信号の低分解能そのものは特に低
周波数信号成分で明らかとなると云う認識に基づいて成
したものである。このことは低周波数信号成分に高周波
で、しかも特殊な振幅値を有する信号成分が追加的に重
畳されない場合についても云えることである。例えば画
像信号、特にテレビジョン信号では、粗分解能の場合に
おける画像の輝度又は色信号におけるステップ（段部）
が、輝度又は色信号が空間的に殆ど変化しない画像部分
にて優先的に具えるようになる。目立った輝度又は色転
換部を有する画像個所では前記段部の視感度が強力に低
下する。

従って、本発明にて実施する方法では、時間依存信号が
低周波数信号成分のみを呈する時間間隔内でだけディジ
タル信号の分解能を向上させる。この方法では、平均を
とるために高周波信号成分が失われることはない。しか
し実質上信号が変動している時間間隔内では、その信号
は不変のままとする。アナログ−ディジタル変換器はデ
ィジタル信号を供給し、その変換器の分解能は強力に変
化する信号に対する要求に適えるようにする。信号が僅
かな変動分しか呈さない時間間隔内では、サンプリング
値の平均をとり、サンプリング値を斯かる平均値と置換
えることによって分解能を意図的に高めるようにする。

本発明による方法によれば、高分解能が必要とされる場
合にディジタル化時間依存信号の分解能を高めるも、速
い信号変動分はそのままにして、これらが信号の優勢成
分を形成するようにすることができると云う利点があ
る。実際上、ディジタル信号の分解能を（後に）高める
ことは回路を或る程度複雑にすることになるが、これは
ディジタル信号処理の範囲内に属することであり、従っ
て回路の複雑化を僅かとすることができる。本発明によ
る方法を適用する場合には、低分解能、即ちディジタル
信号をさらに処理するための分解能についての最小必要
条件を満足する分解能を有するアナログ−ディジタル変
換器を用いることができる。この場合、最大必要条件を
満足する分解能のアナログ−ディジタル変換器と比較す
るに、アナログ信号を処理する回路の複雑性は著しく低
減する。このことは回路部品の節約となるばかりでな
く、部品の整列接続労力も節約される。

上述した点に関し、欧州特許願第104689号にはディジタ
ルビデオ信号の高位桁信号をアナログ−ディジタル変換
器及びこの変換器の後方に接続したカウンタから取出す
ようにしてアナログビデオ信号をディジタルビデオ信号
に変換する回路が提案されていることに留意すべきであ
る。この場合、アナログ−ディジタル変換器によって供
給される信号の分解能を高めるのに仕えるディジタルビ
デオ信号の低位桁信号は他のアナログ変換器にて発生せ
しめ、このアナログ変換器には一方では元のアナログビ
デオ信号を供給せしめ、他方ではディジタルビデオ信号
のすべての桁信号からアナログ信号に逆変換するディジ
タル−アナログ変換器の出力信号を供給する。元のアナ
ログビデオ信号が変動する場合には、低位桁信号を調整
することによって、即ち、元のアナログビデオ信号と逆
変換したアナログビデオ信号との差を最小とし、かつカ
ウンタをアップカウント及びダウンカウントすることに
よりディジタルビデオ信号の値を元のビデオ信号に追従
させ、高位桁にて発生する信号の変動分をカウンタによ
って取出すようにする。元のアナログビデオ信号の変動
分が所定限界値以上となる場合には、アナログ−ディジ
タル変換器によって送出される高位桁信号を直接ディジ
タルビデオ信号として発生させ、これと同時に低位桁信
号をプリセット値に整定する。

前記本発明にて行なう低域通過フィルタリング処理はア
ナログ及びディジタル信号処理のいずれにも特に簡単な
方法であり、これは繰返し速度が高いサンプリング値に
も使用することができる。

本発明の他の好適例では、サンプリング値が多数桁の２
進数を表す信号として現れるようにする。原則として、
サンプリング値は例えばＢＣＤコードのような周知の他
の方法でコード化することもできる。しかし、２進ワー
ド形態のコード化は特に簡単であり、しかも信号処理も
し易い。

本発明のさらに他の好適例では、ディジタル化信号の最
小所望分解能に要求される２進数を表す多数の高位桁信
号をサンプリング値から取出し、これらの高位桁信号に
続く分解能を向上させるための桁信号を平均値から取出
すようにする。

本発明による斯かる改善策は、或るサンプリング値とそ
れに関連する平均値が互いに予め設定したプリセット量
以上には相違しない場合に、上記サンプリング値及びそ
れに関連する平均値が２進数を表す信号の少なくとも多
数の高位桁にて一致すると云う認識に基づいて成したも
のである。この場合、前記高位桁の数の信号をサンプリ
ング値か、又はそれに関連する平均値から取出ことは重
要なことではない。しかし、サンプリング値がその平均
値とはプリセット量以上に相違する場合にだけ斯かるサ
ンプリング値をその平均値と置換えるようにする。この
場合には高位桁の信号を常にサンプリング値から取出す
ことができ、これらの高位桁に続く桁信号はディジタル
信号を変造することなく平均値から取出すことができ
る。これにより、ディジタル信号は高位桁の変化で明ら
かとなる急速な信号に常に追従し、これと同時にサンプ
リング値の処理即ち２進数を表す信号の高位桁の処理に
対する追加的設計変更を低減させてディジタル信号の分
解能を高めることができると云う利点がある。

本発明方法を実施する回路は、該回路を：−ディジタル
化信号のサンプリング値が供給されて、これらの連続サ
ンプリング値から形成した関連する平均値を送出せしめ
る低域通過フィルタと； −ディジタル化信号のサンプリング値が供給され、これ
らのサンプリング値を前記低域通過フィルタの群遅延に
少なくともほぼ相当する時間だけ遅延させる遅延ユニッ
トと； −前記低域通過フィルタからの平均値と、前記遅延ユニ
ットからの遅延サンプリング値が供給され、前記平均値
がそれに関連するサンプリング値からずれている場合の
偏差値に応じてスイッチング信号を発生させる算術回路
と； −前記低域通過フィルタからの平均値及び前記遅延ユニ
ットからの遅延サンプリング値が互いにプリセット量以
上に相違する場合に、前記算術回路のスイッチング信号
によって制御されて、前記遅延ユニットからのサンプリ
ング値を後段の回路に供給し、前記平均値及び遅延サン
プリング値が互いにプリセット量以上に相違しない場合
には、前記低域通過フィルタからの平均値を後段の回路
へと供給するようにするスイッチング素子とをもって構
成したことを特徴とする。

上述した回路は全体を集積回路として構成し得るため、
調整不要である。また上記回路は半導体ウェファに極め
て密な形態で集積化することができる。これによる回路
の複雑化はごく僅かである。特に、サンプリング値と、
それに関連する平均値との偏差値を識別したり、高分解
能信号を調整したりするのには低域通過フィルタ及び遅
延ユニットを用いる。

本発明の他の好適例では、低域通過フィルタをスイッチ
ング信号によって制御して、サンプリング値がその平均
値の対応する桁信号と置換えられるようにする。このよ
うな制御によれば、例えばサンプリング値とそれに関連
する平均値との間に大きな変化が生ずる場合に、平均値
をサンプリング値に調整することができる。このことは
特に、低周波成分以外に、ディジタル化信号が単に孤立
した急峻な信号縁部を表す場合に有利である。このよう
な場合には、縁部の直前と直後における信号分解能を高
める必要がある。信号縁部が抹消されないようにするた
めに、縁部の直前と直後のサンプリング値に関連する平
均値は本来これらのサンプリング値とは左程相違しない
ようにする。

本発明はさらに、ディジタル化時間依存信号のビット分
解能を向上させる回路において、該回路が： −ディジタル化信号のサンプリング値が供給されて、こ
れらの連続サンプリング値から形成した関連する平均値
を送出せしめる低域通過フィルタと； −ディジタル化信号のサンプリング値が供給され、これ
らのサンプリング値を前記低域通過フィルタの群遅延に
少なくともほぼ相当する時間だけ遅延させる遅延ユニッ
ト； とを具え、ディジタル化信号の所望最小分解能に必要と
され、分解能の向上に仕える２進数を表す高位桁の信号
を前記遅延ユニットによって送給されるサンプリング値
の対応する高位桁から取出し、かつこれらの高位桁に続
く桁信号を前記低域通過フィルタによって供給される平
均値から取出すようにしたことを特徴とする。

斯様な回路は本発明方法をさらに発展させて、２進数を
表す信号の高位桁をサンプリング値から取出し、かつそ
の高位桁に続く桁を平均値から取出すようにするのに用
いられる。２進数を表す信号の個々の桁の原点、即ち起
源は固定されるため、サンプリング値と平均値との間に
切換え素子は不要である。これによっても回路構成は簡
単となる。

本発明の他の好適例では、前記遅延ユニットからの遅延
サンプリング値及び前記低域通過フィルタからの平均値
を比較回路に供給し、該比較回路により比較信号を発生
させ、該比較信号により平均値が、最小分解能に必要と
される２進数を表す信号の高位桁における関連するサン
プリング値と一致するように前記低域通過フィルタを制
御するようにする。斯様な比較回路は上述した算術回路
を特に簡単とし、この場合には供給される２つの値を決
定する代わりに、これら２つの値が所定数の高位桁にて
一致するかどちらかに単にチェックするだけで済む。

本発明のさらに他の好適例では、低域通過フィルタが； −サンプリング値が供給される入力端子と、平均をとる
期間だけ遅延させたサンプリング値を送出する出力端子
とを有している遅延装置と； −正の入力端子にサンプリング値が供給され、負の入力
端子に平均をとる期間だけ遅延させたサンプリング値が
供給されて、これらの両サンプリング値から差を形成す
る減算器と； −前記差を合計する累算器とを具えるようにする。

上述したような低域通過フィルタの改善策は、（高周波
成分に無関係な時間依存信号に対応する）平均値を連続
サンプリング値から形成するのに、これらのサンプリン
グ値をすべて加算して各平均値を形成する必要はないと
云う認識に基づくものである。これに対し、２つの連続
するサンプリング値に関連する平均値が相違するのは、
時間的に加算する最初のサンプリング値を、これまでに
加算した値に続く１個以上のサンプリング値と置換える
場合だけである。従って、平均値は先の平均値に、平均
をとる期間だけ遅延させた２つのサンプリング値の差を
加えることによってその前の平均値から直接得ることが
できる。

これらの目的に用いる低域通過フィルタは極めて簡単に
構成することができる。その理由は、斯かるフィルタは
多数の複雑な加算回路の代わりに減算器と累算器で構成
し得るからである。

本発明の他の好適例では、遅延ユニットを遅延装置の一
部で形成する。このようにアセンブリを二重に使用する
ことによって回路構成をさらに簡単とすることができ
る。

本発明のさらに他の好適例によれば、加算器を経る帰還
を有する記憶装置により慣例の方法で形成する累算器に
おける加算器から記憶装置へのリード線に第２スイッチ
ング素子を介挿して、サンプリング値とそれに関連する
平均値との偏差値に依存して、前記スイッチング素子に
より加算器が供給する和信号が、遅延ユニットが遅延し
たサンプリング値のいずれかを前記記憶装置に供給する
ようにする。第２スイッチング素子を設けることによ
り、特に信号が急速に変化する場合、殊に信号縁部が急
峻となる場合に、低域通過フィルタによって取出される
平均値がサンプリング値に迅速に近似するように低域通
過フィルタを簡単に制御することができる。

さらに本発明の好適例では、加算器によって供給される
和信号の内の遅延ユニットによって遅延したサンプリン
グ値の桁の数に相等する高位桁の数だけを第２スイッチ
ング素子に供給し、かつ前記和信号の内のつぎの桁の数
を前記記憶装置に直接供給するようにする。従って、第
２スイッチング素子は遅延サンプリング値か、加算信号
の内の高位桁の信号が記憶装置に供給されて、これらの
値又は桁信号が記憶装置に記憶される値の高位桁として
現れるようにする。このようにすれば、記憶装置の内
容、従って低域通過フィルタによって送給される信号に
最大限に影響を及ぼすサンプリング値が記憶装置に供給
されると同時にスイッチング素子に対する回路構成も簡
単となる。

本発明のさらに他の例では、累算器にて加算した信号を
低域通過フィルタからの平均値として除算器を介して前
記累算器から送出する。斯かる除算器では、記憶装置に
記憶させた加算信号を、平均値を形成する目的のために
加算したサンプリング値の数で除算する。

さらに本発明の他の例では、累算器にて合計した信号の
内の、分解能を向上させるために多数の追加桁分だけ増
やしたサンプリング値の桁数に等しい多数の桁の信号だ
けを平均値として低域通過フィルタから送出するように
する。２進数を表す信号の場合、例えばこのことは、平
均値の最下位桁として現れる合計信号の桁に割当てられ
る２の冪数により除算することに相当する。このようす
れば、除算を追加の回路素子なしで遂行することができ
る。

本発明のさらに他の好適例では、累算器によって取出さ
れる信号を他の低域通過素子を介して低域通過フィルタ
の平均値とて取出す。

さらに本発明の他の好適例では、前記他の低域通過素子
が他の加算器を含み、該加算器の第１入力端子に供給さ
れる信号を他の遅延期間だけ遅延させて前記加算器の第
２入力端子にも供給して、該加算器の出力端子から前記
他の低域通過素子の出力信号を取出すようにする。上記
他の低域通過素子は一方では、低域通過フィルタの信号
通過時間を等しくするのに用いられ、他方では遅延ユニ
ットとして用いられる。

以下図面につき本発明を説明する。

第１図に示す本発明によるディジタル化した時間依存画
像信号のビット分解能向上用回路では、アナログ時間依
存信号をアナログ−ディジタル変換器１のアナログ入力
端子２に供給する。このアナログ信号は、第１図に図示
してないクロックパルスラインを経てアナログ−ディジ
タル変換器３に供給されるクロック信号によって決定さ
れるような繰返し周波数の時系列にて既知の方法で斯か
るアナログ−ディジタル変換器にてサンプリングされ
る。この場合、アナログ−ディジタル変換器１の出力端
子３には一連のサンプリング値から成るディジタル化さ
れた時間依存信号が現れる。サンプリング値は２進数を
表す多数桁の信号形態で現れ、これらのサンプリング値
は各桁毎に１本の導線が設けられている多重ラインを経
て後段へと転送される。本例ではアナログ−ディジタル
変換器によって供給される２進数が７桁を有するように
するため、出力端子３は７本の導線に対する７つの結線
部を有している。

アナログ−ディジタル変換器の出力端子３から供給され
る信号（サンプリング値）は、例えばＢＣＤコード等の
ような他の形態にコード化することもできる。この場合
には回路をそれにならって変更させる必要がある。

アナログ−ディジタル変換器１の出力端子３からのサン
プリング値は、一方では低域通過フィルタ５の入力端子
４に、他方では遅延ユニット９の入力端子８に供給す
る。低域通過フィルタ５は、例えばディジタルフィルタ
として既知の方法で設計する。第２図は本発明による回
路の他の例を示したものである。遅延ユニット９は、例
えばクロック−シフトレジスタのようなものとする。

低域通過フィルタ５では、アナログ−ディジタル変換器
１の出力端子３から供給される連続サンプリング値から
平均値を形成して、これらの平均値を低域通過フィルタ
５の出力端子６に発生させる。平均値を形成することに
よって低域通過フィルタ５の出力端子６に現れる信号の
分解能は、サンプリング値と比べて２桁分だけ高められ
て９桁となる。従って、低域通過フィルタ５の出力端子
６は９つの結線部を有する。

低域通過フィルタ５の出力端子６からの平均値は、９重
ラインを経て一方では算術回路12の第１入力端子11に、
他方ではスイッチング素子16の第１入力端子15に供給す
る。同様に、遅延ユニット９の出力端子10からのサンプ
リング値は、この遅延ユニット９の遅延時間分だけ遅延
させるだけで、それ以外には何等変更せずに７重ライン
を経て一方では算術回路12の第２入力端子13に、他方で
はスイッチング素子16の第２入力端子17に供給する。遅
延ユニット９の遅延時間は低域通過フィルタ５の群遅延
に一致させて、遅延サンプリング値及びそれに関連する
平均値がスイッチング素子16の入力端子15,17に同時に
現れるようにする。算術ユニット12では遅延ユニット９
の出力端子10からのサンプリング値と低域通過フィルタ
５の出力端子６に現れる平均値との偏差値を求める。こ
の偏差値が、例えば算術回路12にて永久に設定するか、
又は変数ともし得る或る所定量以上となる場合に、算術
回路12は出力端子14にスイッチング信号を発生し、この
スイッチング信号を低域通過フィルタ５のスイッチング
信号入力端子７及びスイッチング素子16のスイッチング
入力端子19の双方に供給する。

スイッチング素子16は出力端子18も有しており、この出
力端子18はスイッチング信号がスイッチング入力端子19
に供給される際に第２入力端子17に接続され、スイッチ
ング信号がスイッチング入力端子19に供給されない場合
には上記出力端子18は第１入力端子15に接続される。ス
イッチング素子16の出力端子18は９重ラインを介して後
段の回路21の入力端子20に接続する。従って、スイッチ
ング信号が存在する場合にはサンプリング値が後段の回
路21へと供給され、スイッチング信号がない場合には平
均値が後段の回路21へと供給される。斯かる後段の回路
としては、ディジタル化した時間依存信号を伝送した
り、処理したり、変換したり、再現したりする等の任意
の回路を使用することができる。

スイッチング素子16の第２入力端子17（本例の場合９つ
の結線部を有している）には、遅延サンプリング値の桁
信号がスイッチング信号素子16の出力端子18にて高位７
桁に割当てられるように、サンプリング値を７重ライン
で供給する。残りの２桁を充填するために、スイッチン
グ素子16の第２入力端子17には２重ライン22を介して充
填信号を供給する。スイッチング素子16の第２入力端子
17における下位の２桁に前記充填信号を供給すべく適当
に結線するため、出力端子18の最下位の２桁には任意の
選択値を与えることができる。例えば、これらの選択値
はゼロに整定したり、又はランダム数発生器によって一
定値とすることができる。上記選択値は低域通過フィル
タ５によって供給される平均値の最下位桁から取出すこ
ともできる。

スイッチング信号入力端子７に供給されるスイッチング
信号は、低域通過フィルタ５を制御し、平均値と、遅延
ユニット９からの遅延サンプリング値とが互いに予じめ
設定可能な量以上に異なる場合にサンプリング値が前記
平均値の対応するディジットにとって代わるようにす
る。これにより平均値を表わす２進数の高位桁では低域
通過フィルタがそのままバイパスされる。これは、特に
急速な信号ジャンプの発生後における低域通過フィルタ
５の過渡時間を短縮させる。

第２ａ図は本発明回路の他の例を多少詳細に示したブロ
ック線図である。ディジタル化した時間依存信号は例え
ばサンプリング値に対する７本の導線を有するライン30
を経て供給され、サンプリング値は７桁の２進数を表す
信号形態で遅延装置32の第１部分321 における入力端子
31に伝送される。遅延装置32の第１部分321 は８個の遅
延段で構成し、これらの各遅延段では連続する各２つの
サンプリング値の時間間隔に等しい時間間隔だけサンプ
リング値を遅延させる。遅延装置32の第１部分321 は例
えば７並列ビット用の８段シフトレジスタで構成し、こ
れらのレジスタを同じクロックパルスで作動させる。な
お、斯かるクロックパルスはアナログ−ディジタル変換
器にも供給する。これがため、遅延装置32の第１部分32
1 の出力端子33にはサンプリング値が８サンプリングク
ロックパルス間隔分だけ遅れて現れる。

遅延装置32の第１部分321 の出力端子33からは７重ライ
ンを経て遅延装置32の第２部分322 の入力端子34にサン
プリング値を供給し、これらのサンプリング値をこの第
２部分322 にて再度８サンプリングクロックパルス間隔
分だけ遅延させる。これがため、遅延装置32の第２部分
322 の出力端子35にはサンプリング値がライン30におけ
る信号に対して16サンプリングクロックパルス間隔分だ
け遅延されて現れる。

ライン30の非遅延サンプリング値は減算器36の正の入力
端子37にも供給し、遅延装置32の第２部分322 の出力端
子35からの遅延サンプリング値は減算器36の負の入力端
子38に供給する。減算器36の入力端子37,38に供給され
るサンプリング値の差がこの減算器36の出力端子39に供
給され、斯かるサンプリング値の差を８重ラインを経て
加算器41の第１入力端子40に供給する。

加算器41は記憶装置50と共に累算器を形成する。なお、
加算器41の出力端子43に供給される信号は記憶装置50の
入力端子49に供給し、この記憶装置に記憶させる。この
記憶させた信号は記憶装置50の出力端子51に現れ、そこ
から加算器41の第２入力端子42に供給する。加算器41は
その両入力端子40,42に供給される信号の和を形成し、
これらの和信号を出力端子43から供給する。

遅延装置32，減算器36及び主として加算器41と記憶装置
50を含む累算器16個の連続サンプリング値から平均値を
形成するための極めて簡単な低域通過フィルタを形成す
る。これがため、平均をとる期間（この期間だけサンプ
リング値を遅延装置32にて遅延させる）は、この装置で
は15サンプリングクロック間隔に相当する。上記低域通
過フィルタの群遅延は平均をとる期間の半分に等しく
て、斯かる群遅延が7.5 サンプリングクロック間隔に相
当するようにする。累算器にて合計したサンプリング値
を数値16で割って平均値を形成する。この場合、２進数
を表す信号構成からして別個の除算器を必要としないで
済むため、回路構成をさらに簡単にすることができる。

斯かる累算器は周知であり、第2a図に示す例ではその累
算器の機能を第２スイッチング素子45によって拡張させ
る。この第２スイッチング素子45は加算器41の出力端子
43と記憶装置50の入力端子49との間のラインに挿入す
る。第２スイッチング素子45の第１入力端子44には加算
器41の全部で12桁の出力43の内から高位７桁の信号を供
給する。第２スイッチング素子45の出力端子47からの７
導線ラインは、記憶装置50の入力端子45の内のこの記憶
装置50の高位７桁に割当てられる端子に接続する。加算
器41の出力43の内のつぎの５桁に対応する出力端子への
結線端子は記憶装置50の入力端子49の内の対応する結線
端子に直接接続する。

第２スイッチング素子45は第２入力端子46も有してお
り、この端子には遅延装置32の第１部分321 の出力端子
33から８サンプリングロック間隔分だけ遅延されたサン
プリング値を供給する。第２スイッチング素子45にはス
イッチング入力端子48を介してスイッチング信号も供給
し、関連する平均値からのサンプリング値の偏差値に応
じて斯かるスイッチング信号により第２スイッチング素
子45を切換えて、加算器41の出力端子43に供給される和
信号の内の適当な高位桁の出力か、又は８サンプリング
クロック間隔だけ遅延されたサンプリング値のいずれか
を記憶装置50の入力端子49の内の高位桁に属する入力端
子に供給することができるようにする。前者の和信号の
適当な高位桁の出力を供給する場合には、加算器41と記
憶装置50とによって形成されるループが累算器として作
動し、後者の８サンプリングクロック間隔だけ遅延され
たサンプリング値を供給する場合には、記憶装置50の記
憶内容を外的に供給されるサンプリング値によって調整
するか、斯かる記憶内容を時間依存信号の急速な変化に
適合させる。

斯様にすることにより、速くて孤立した信号ジャンプの
後でも記憶装置50の記憶内容は時間依存信号の値に直ち
に調整されるが、切換えを行わないと、記憶内容は連続
的にとられる平均値で時間依存信号の値に漸次調整され
るだけとなる。第２スイッチング素子45はサンプリング
値の桁数の内の高位桁だけを切換える。サンプリング値
にはこれらに準ずる和信号の桁に対する桁がなく、この
ことはこれらの後続する桁が記憶装置50に直ちに供給さ
れることを意味している。

記憶装置50の出力端子に現れる12桁の２進数を表す信号
の内の９つの高位桁の信号は、一方では別の加算器53の
第１入力端子52に、他方では別の遅延装置57の入力端子
56に供給する。遅延装置57の入力端子56に供給される信
号は、この遅延装置57にて１サンプリングクロック間隔
分だけ遅延させて出力端子58に出力させ、この遅延信号
は９重ラインを経て他の加算器53の第２入力端子54に供
給する。他の加算器53の出力端子55からはこの加算器53
の入力端子52,54に供給される信号の和信号が出力され
る。上述した他の加算器53と他の遅延装置とで上述した
フィルタとは別の他の低域通過フィルタを形成する。記
憶装置50の出力端子51と他の加算器53の出力端子との間
における上記他の低域通過フィルタ53,57の群遅延は1/2
サンプリング間隔とする。記憶装置50による１サンプリ
ングクロック間隔分の遅延と、遅延装置32及び減算器36
の群遅延とにより、加算器53の出力端子55に現れる信号
はライン30における信号に対して９サンプリングクロッ
ク間隔だけ遅延される。

他の加算器53の出力端子55に現れる９桁の２進数を表す
信号の内の高位７桁の信号は第２減算器61の負入力端子
59に供給し、低域通過フィルタ32,36,41,45,50,53,57の
群遅延による９サンプリングクロック間隔だけ遅延させ
たサンプリング値は第２減算器61の正の入力端子60に供
給する。このための遅延サンプリング値は第３遅延装置
83の出力端子85から取出し、この遅延装置83の入力端子
84は遅延装置32の第１部分321 の出力端子33に接続す
る。この装置の変形例として、第１遅延段後方における
遅延装置32の第２部分322 から７導線を有するタップを
引出し、このタップを減算器61の入力端子60に接続する
こともできる。この場合には第３遅延装置83を省くこと
ができる。

減算器61の出力端子62に現れるこの減算器の両入力端子
59,60に供給される信号の差は総量形成段64の入力端子6
3に供給し、斯かる総量形成段の出力端子65からはその
入力端子63に供給される信号の総量を送出する。

総量形成段64の出力端子65からの信号は遅延サンプリン
グ値と、他の加算器53の出力端子55から送出される平均
値との差の量を表し、この信号を比較段67の第１入力端
子66に供給する。比較段67の第２入力端子68には可調整
限界値を供給する。比較段67はその両入力端子に供給さ
れる信号を比較し、この比較段の第１入力端子66に供給
される信号が可調整限界値以上となる場合に比較段はそ
の出力端子69にスイッチング信号を送出する。他の加算
器53の出力端子55からの信号の内の高位７桁の信号はス
イッチング素子71の第１入力端子70にも供給し、第３遅
延装置83の出力端子85からの遅延サンプリング値もスイ
ッチング素子71の第２入力端子72に供給する。なお、比
較段67の出力端子69からのスイッチング信号はスイッチ
ング素子71のスイッチング入力端子73に供給する。

比較段67の第１入力端子66に現れる信号の値が第２入力
端子68に供給される限界値以上となり、従って出力端子
69にスイッチング信号が発生する場合には、スイッチン
グ素子71が上記スイッチング信号によって切換えられ
て、このスイッチング素子71の第２入力端子72に現れる
信号が出力端子74に供給される。スイッチング信号が発
生しない場合には、第１入力端子70が出力端子74に接続
される。さらに、比較段67の出力端子69にスイッチング
信号が現れる場合には、第２スイッチング素45が切換え
られて、このスイッチング素子45の第２入力端子46がそ
の出力端子47に接続され、スイッチング信号が発生しな
い場合にはスイッチング素子45の第１入力端子44が出力
端子47に接続される。

上述した例では比較段67の出力端子69からの同じスイッ
チング信号をスイッチング入力端子48及び73に供給す
る。しかし、比較段67にて２つの異なるスイッチング信
号を発生させるように、例えば第２スイッチング素子45
の切換え用基準値を第２スイッチング素子71の切換え用
基準値とは相違させるように限界値を相違させることも
できる。

他の加算器53の出力端子55から送出される信号の内の高
位７桁の信号に続く２桁の信号はスイッチング素子71の
後段に導き、これをスイッチング素子71の出力端子74か
ら送出される７桁の信号と合体して、９桁の出力信号と
なるように、スイッチング素子71の出力端子74からの高
位桁の信号とスイッチング素子71の後段に導かれる２桁
の信号がこれら高位桁の信号に続く桁の信号を形成する
ようにする。

第2b図は第2a図に破線で囲んで示す累算器41,50からの
信号を平均値に対応する信号と減結合させる部分75の変
形例を示したものであり、第2a図では累算器からの信号
を数値16で除算するが、第2b図では任意数に除算する別
個の除算器76を設ける。記憶装置50の出力端子51からの
和信号は除算器76の入力端子77に供給し、この除算器の
出力端子78からは除算値を取出して、前述したように他
の加算器53の入力端子52か、又は他の遅延装置57の入力
端子56にそれぞれ供給する。

第2c図は第2a図の一点鎖線の右側に示した回路部分を簡
単にしたものである。２進数を表す高位桁の信号をサン
プリング値から取出し、かつ、後段の回路に供給される
信号の内の高位桁信号をサンプリング値と平均値との間
にて切換えずに、上記高位桁信号に続く桁信号を平均値
から取出す場合には、この目的のためのスイッチング素
子を設ける必要がなくなる。第３遅延装置83の出力端子
85からの遅延サンプリング値の桁信号は、他の加算器53
の出力端子55からの平均値の内の高位桁信号に続く桁信
号としての最下位２桁の信号と共に高位桁信号として合
成されて、９桁出力信号を形成する。

第2c図に示すような変形回路は追加の比較回路79を具え
ており、この比較回路には第３遅延装置83の出力端子85
からの遅延サンプリング値を入力端子80を経て供給し、
比較回路79の第２入力端子81には他の加算器53の出力端
子55から送出される平均値の内の高位７桁の信号を供給
する。比較回路79の両入力端子80,81に供給される信号
が一致しない場合に、この比較回路はその出力端子82か
ら比較信号を出力し、これを第２スイッチング素子45の
スイッチング入力端子48に供給し、これにより第３遅延
装置83の出力端子85からの信号が記憶装置50の高位桁信
号に切換えられる。

【図面の簡単な説明】

第１図は本発明によるディジタル化時間依存画像信号の
分解能を向上させる方法を実施するための回路一例を示
すブロック線図； 第2a図は同じく本発明によるディジタル化時間依存画像
信号の分解能向上用回路の他の例を多少詳細に示すブロ
ック線図； 第2b図は第2a図に示す回路の一部分の変形例を示すブロ
ック線図； 第2c図は同じく第2a図の回路の他の部分の変形例を示す
ブロック線図である。 １……アナログ−ディジタル変換器 ５……低域通過フィルタ、９……遅延ユニット 12……算術回路、16……スイッチング素子 21……後段回路、32……遅延装置 36……減算器、41……加算器 45……第２スイッチング素子 50……記憶装置、(41,50)……累算器 (32,36,41,45,50,53,57)……低域通過フィルタ 53……加算器、57……第２遅延装置 61……第２減算器、64……総量形成段 67……比較段、71……スイッチング素子 76……除算器、79……比較器 83……第３遅延装置

Claims (15)

【特許請求の範囲】
1. 【請求項１】一連のサンプリング値から成るディジタル
   化した時間依存画像信号のビット分解能を向上させる方
   法において、当該方法が： 第１ビット数を有するサンプリング値を得る工程と； 前記工程にて得たサンプリング値と、これに隣接する少
   なくとも１個のサンプリング値とから前記第１ビット数
   よりも多いビット数を有する関連する平均値を低域通過
   フィルタリング処理により形成する工程と； 前記サンプリング値と、前記関連する平均値とが或る所
   定量以上には相違しない場合にだけサンプリング値をそ
   れに関連する平均値と置換える工程； とを具えていることを特徴とするディジタル化時間依存
   画像信号のビット分解能向上方法。
2. 【請求項２】サンプリング値が２進数を表す多数桁信号
   形態で現われるようにすることを特徴とする特許請求の
   範囲１記載のディジタル化時間依存画像信号のビット分
   解能向上方法。
3. 【請求項３】ディジタル化信号の最小所望分解能に要求
   される２進数を表す多数の高位桁信号をサンプリング値
   から取出し、これらの高位桁信号に続く分解能を向上さ
   せるための桁信号を平均値から取出すことを特徴とする
   特許請求の範囲２記載のディジタル化時間依存画像信号
   のビット分解能向上方法。
4. 【請求項４】一連のサンプリング値から成るディジタル
   化時間依存画像信号のビット分解能を向上させる回路に
   おいて、該回路を； −ディジタル化信号のサンプリング値が供給されて、こ
   れらの連続サンプリング値から形成した関連する平均値
   を送出せしめる低域通過フィルタ（５；32，36，41，4
   5，50，53，57）と； −ディジタル化信号のサンプリング値が供給され、これ
   らのサンプリング値を前記低域通過フィルタ（５；32，
   36，41，45，50，53，57）の群遅延に少なくともほぼ相
   当する時間だけ遅延させる遅延ユニット（９；321）
   と； −前記低域通過フィルタ（５；32，36，41，45，50，5
   3，57）からの平均値と、前記遅延ユニット（９：321）
   からの遅延サンプリング値が供給され、前記平均値がそ
   れに関連するサンプリング値からずれている場合の偏差
   値に応じてスイッチング信号を発生させる算術回路（1
   2；61，64，67）と； −前記低域通過フィルタ（５；32，36，41，45，50，5
   3，57）からの平均値及び前記遅延ユニット（９；321）
   からの遅延サンプリング値が互いにプリセット量以上に
   相違する場合に、前記算術回路（12；61，64，67）のス
   イッチング信号によって制御されて、前記遅延ユニット
   （９；321）からのサンプリング値を後段の回路（21）
   に供給し、前記平均値及び遅延サンプリング値が互いに
   プリセット量以上に相違しない場合には、前記低域通過
   フィルタからの平均値を後段の回路（21）へと供給する
   ようにするスイッチング素子（16；71）； とをもって構成したことを特徴とするディジタル化時間
   依存画像信号のビット分解能向上用回路。
5. 【請求項５】サンプリング値がそれに関連する平均値の
   対応する桁信号と置換わるように前記低域通過フィルタ
   （５；32，36，41，45，50，53，57）を前記スイッチン
   グ信号により制御するようにしたことを特徴とする特許
   請求の範囲４記載のディジタル化時間依存画像信号のビ
   ット分解能向上用回路。
6. 【請求項６】一連のサンプリング値から成るディジタル
   化時間依存信号のビット分解能を向上させる回路におい
   て、該回路が： −ディジタル化信号のサンプリング値が供給されて、こ
   れらの連続サンプリング値から形成した関連する平均値
   を送出せしめる低域通過フィルタ（５；32，36，41，4
   5，50，53，57）と； −ディジタル化信号のサンプリング値が供給され、これ
   らのサンプリング値を前記低域通過フィルタ（５；32，
   36，41，45，50，53，57）の群遅延に少なくともほぼ相
   当する時間だけ遅延させる遅延ユニット（９：321）； とを具え、ディジタル化信号の所望最小分解能に必要と
   され、分解能の向上に仕える２進数を表す高位桁の信号
   を前記遅延ユニット（９；321）によって送給されるサ
   ンプリング値の対応する高位桁から取出し、かつこれら
   の高位桁に続く桁信号を前記低域通過フィルタ（５；3
   2，36，41，45，50，53，57）によって供給される平均
   値から取出すようにしたことを特徴とするディジタル化
   時間依存画像信号のビット分解能向上用回路。
7. 【請求項７】前記遅延ユニット（９；321）からの遅延
   サンプリング値及び前記低域通過フィルタ（５；32，3
   6，41，45，50，53，57）からの平均値を比較回路(79)
   に供給し、該比較回路により比較信号を発生させ、該比
   較信号により平均値が、最小分解能に必要とされる２進
   数を表す信号の高位桁における関連するサンプリング値
   と一致するように前記低域通過フィルタ（５；32，36，
   41，45，50，53，57）を制御するようにしたことを特徴
   とする特許請求の範囲６記載のディジタル化時間依存画
   像信号のビット分解能向上用回路。
8. 【請求項８】低域通過フィルタ（５；32，36，41，45，
   50，53，57）が； −サンプリング値が供給される入力端子(31)と、平均を
   とる期間だけ遅延させたサンプリング値を送出する出力
   端子(35)とを有している遅延装置(32)と； −正の入力端子(37)にサンプリング値が供給され、負の
   入力端子(38)に平均をとる期間だけ遅延させたサンプリ
   ング値が供給されて、 これらの両サンプリング値から差を形成する減算器(36)
   と； −前記差を合計する累算器（41，50）； とを具えるようにしたことを特徴とする特許請求の範囲
   ４又は６に記載のディジタル化時間依存画像信号のビッ
   ト分解能向上用回路。
9. 【請求項９】遅延ユニット（９；321）を前記遅延装置
   (32)の一部で形成したことを特徴とする特許請求の範囲
   ８記載のディジタル化時間依存画像信号のビット分解能
   向上用回路。
10. 【請求項１０】加算器(41)を経る帰還を有する記憶装置
    (50)により慣例の方法で形成する累算器（41，50）にお
    ける加算器(41)から記憶装置(50)へのリード線に第２ス
    イッチング素子(45)を介挿して、サンプリング値とそれ
    に関連する平均値との偏差値に依存して、前記スイッチ
    ング素子(45)により加算器(41)が供給する和信号か、遅
    延ユニット（９；321）が遅延したサンプリング値のい
    ずれかを前記記憶装置(50)に供給するようにしたことを
    特徴とする特許請求の範囲８記載のディジタル化時間依
    存画像信号のビット分解能向上用回路。
11. 【請求項１１】加算器(41)によって供給される和信号の
    内の遅延ユニット（９；321）によって遅延したサンプ
    リング値の桁の数に相当する高位桁の数だけを第２スイ
    ッチング素子(45)に供給し、かつ前記和信号の内のつぎ
    の桁の数を前記記憶装置(50)に直接供給するようにした
    ことを特徴とする特許請求の範囲10記載のディジタル化
    時間依存画像信号のビット分解能向上用回路。
12. 【請求項１２】累算器（41，50）にて合計した加算信号
    を低域通過フィルタ（５；32，36，41，45，50，53，5
    7）からの平均値として除算器(76)を介して前記累算器
    から送出するようにしたことを特徴とする特許請求の範
    囲８記載のディジタル化時間依存画像信号のビット分解
    能向上用回路。
13. 【請求項１３】累算器（41，50）にて合計した信号の内
    の、分解能を向上させるために多数の追加桁分だけ増や
    したサンプリング値の桁数に等しい多数の桁の信号だけ
    を平均値として低域通過フィルタ（５；32，36，41，4
    5，50，53，57）から送出するようにしたことを特徴と
    する特許請求の範囲８記載のディジタル化時間依存画像
    信号のビット分解能向上用回路。
14. 【請求項１４】累算器（41，50）によって送出される信
    号を低域通過フィルタ（５；32，36，41，45，50，53，
    57）からの平均値として他の低域通過フィルタ（53，5
    7）を介して送出するようにしたことを特徴とする特許
    請求の範囲８記載のディジタル化時間依存画像信号のビ
    ット分解能向上用回路。
15. 【請求項１５】前記他の低域通過素子（53，57）が他の
    加算器(53)を含み、該加算器(53)の第１入力端子(52)に
    供給される信号を他の遅延期間だけ遅延させて前記加算
    器(53)の第２入力端子(54)にも供給して、該加算器(53)
    の出力端子(55)から前記他の低域通過素子（53，57）の
    出力信号を取出すようにしたことを特徴とする特許請求
    の範囲14記載のディジタル化時間依存画像信号のビット
    分解能向上用回路。