JPH0650855B2 - デイジタル信号の位相差吸収回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、システムのクロックの周波数が全く同一で
も、異なる位相で動作している２個のディジタルシステ
ム同士のデータの受け渡しのために適用されるディジタ
ル信号の位相差吸収回路に関する。

〔発明の概要〕

この発明は、入力ディジタルデータとこの入力ディジタ
ルデータに同期した外部クロックが入力され、上部外部
クロックと周波数が等しい内部クロックに同期した出力
ディジタルデータを形成するようにしたディジタル信号
の位相差吸収回路において、ラッチとゲート回路とを複
数組縦続接続し、複数個のラッチの中で対応するものが
ラッチ動作を行う時にオフとなるように、ゲート回路を
制御することにより、メモリを使用せずに、ディジタル
信号の位相差を吸収するようにしたものである。

〔従来の技術〕

ディジタル機器例えばディジタルビデオ信号処理機器の
間のデータ転送について、第５図及び第６図を参照して
説明する。

第５図に示すように、２個のディジタルシステム７１及
び７２の間でデータの受け渡しを行う場合、テータと共
にクロックがシステム７１から７２に伝送される。シス
テム７１を動かしているクロックＣＫ１とシステム７２
を動かしているクロックＣＫ２とは、互いに同一の周波
数で位相が異なっているものとする。

システム７２は、システム７１から送られてきたデータ
をシステム７２のクロックにより単純にラッチすること
ができない。そこで、クロックＣＫ２を代わりにデータ
と共に送られてきたクロックＣＫ１でシステム７２を動
かせば、データは、ミスラッチされることなくシステム
７２にデータが受け渡される。

しかしながら、送られてきたクロックＣＫ１をシステム
７２のクロックとして使用すると、次の問題点が発生す
る。

第１に、クロックＣＫ１が長距離伝送される途中で、デ
ータとの干渉によって、クロックにジッターが多くな
り、誤動作が発生する。第２に、システムの段数が増加
すると、クロックの波形が劣化して、クロックパルス幅
を整形する必要が生じる。

更に、上述の問題点が解決されたとしても、第６図に示
す接続の場合には、対応することができない。第６図で
は、システム８１からシステム８２及び８３の夫々にデ
ータ及びクロックが伝送され、これらのシステム８２及
び８３からシステム８４にデータ及びクロックが伝送さ
れる接続が示されている。

この接続において、一般にシステム８１からシステム８
２へのケーブルの距離とシステム８１からシステム８３
へのケーブルの距離が異なったものとなる。従って、シ
ステム８２及びシステム８３において、受け取られたク
ロックの位相が異なる。この位相が異なるクロックによ
り、システム８２及び８３が動作するので、システム８
２及びシステム８３の夫々から発生するクロックも、互
いに異なる位相となる。その結果、システム８４は、シ
ステム８２とシステム８３とのどちらのクロックをシス
テムクロックとして使用すれば良いか決定できない。

従来では、第６図に示すディジタル機器の接続の場合に
は、各システムが自分自身でジッターのない安定なクロ
ックで動作できるようしていた。このために、システム
のデータ入力部にＦＩＦＯメモリのような非同期でリー
ド／ライトできるメモリを設け、外部のシステムクロッ
クと内部のシステムクロックとの相対的位相差を吸収し
ていた。

〔発明が解決しようとする問題点〕

サンプリング周波数が１４ＭHzのような高速のデータ例
えばディジタルビデオ信号の場合には、メモリを２個並
列化して、位相差吸収用のメモリを構成する必要があっ
た。従って、回路規模が増大する欠点があった。

従って、この発明の目的は、メモリを使用せずに、外部
クロックと内部クロックとの位相差を吸収することがで
きる位相差吸収回路を提供することにある。この発明
は、ディジタルビデオ信号のような高速のデータの場合
でも、回路規模が小さな位相差吸収回路を実現すること
ができる。

〔問題点を解決するための手段〕

この発明は、入力デイジタルデータとこの入力デイジタ
ルデータに同期した外部クロックＣＫＷが入力され、外
部クロツクＣＫＷと周波数が等しい内部クロツクＣＫＲ
に同期した出力デイジタルデータを形成するようにした
デイジタル信号の位相差吸収回路において、 入力データが並列的に供給される、少なくとも３個のラ
ッチ手段（３〜６）と、 外部クロックＣＫＷからラッチ手段（３〜６）に順次入
力データをラッチするための外部クロツクＣＫＷに同期
した、ラッチ手段（３〜６）の個数分の相のラッチ制御
信号を形成する手段（７，９，１０）と、 ラッチ手段（３〜６）の各々の出力が供給され、ゲート
制御信号により、内部クロツクＣＫＲの１周期ずつ順次
オンするゲート手段（２３〜２６）と、 ラッチ制御信号の何れか１つである第１のラッチ制御信
号と、この第１のラッチ制御信号を内部クロツクＣＫＲ
又は外部クロツクＣＫＷの１／２周期分位相を変化させ
た第２のラッチ制御信号とのいずれかを、選択信号に基
づいて選択する手段（３１）と、 選択手段（３１）によって選択された信号にジッターが
存在するかを検出するジッター検出手段と、 ジッターが検出された場合は第２のラッチ制御信号を選
択し、ジッターが検出されない場合は第１のラッチ制御
信号選択することを指示する選択信号を生成する手段
（５０，５１）と、 選択手段（３１）によって選択されたラッチ制御信号を
内部クロツクＣＫＲと同期して遅延させ、ゲート手段と
対応するラッチ手段（３〜６）がラッチ動作を行う時に
オフとなるように、ゲート手段を制御するゲート制御信
号を発生する手段（４２，２７）とを備え、 ジッター検出手段は、 複数個のシフトレジスタ（４１，４２，４３）と、 複数個のシフトレジスタ（４１，４２，４３）の入力端
子間に設けられた、選択されたラッチ制御信号を、内部
クロツクＣＫＲの周期より充分短い時間遅延する遅延手
段（３５〜３６）と、 複数個のシフトレジスタ（４１，４２，４３）のそれぞ
れにおいて、異なる段の出力をそれぞれ比較する比較手
段（４７，４８，４９）とからなることを特徴とするデ
イジタル信号の位相差吸収回路である。

〔作用〕

ラッチ制御信号のタイミングを規定する信号からゲート
制御信号を発生させる。このゲート制御信号は、ラッチ
制御信号に対して所定の位相差を持つようにされる。従
って、ラッチ手段３〜６がラッチ動作を行っている時
に、対応するゲート手段がオンすることが防止される。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図において、ＩＮＤＡＴＡと表された入力端子１に
例えば８ビット並列の入力データが供給される。第１図
において、ＣＫＷが入力データと共に供給される外部ク
ロックを示し、ＣＫＲがデータを受け取るシステム側の
内部クロックを示す。入力データがラッチ２に供給さ
れ、外部クロックＣＫＷにより順次ラッチされる。

ラッチ２の出力側に４個のラッチ３，４，５，６が並列
に設けられている。これらのラッチ３〜６には、外部ク
ロックＣＫＷ及びシフトレジスタ７からのクロックイネ
ーブル信号が供給される。シフトレジスタ７には、マル
チプレクサ８の出力信号が入力として供給される。

マルチプレクサ８の一方の入力端子にＮＡＮＤゲート１
０の出力信号が供給される。ＮＡＮＤゲート１０には、
２ビットのカウンタ９の並列出力が供給される。カウン
タ９は、外部クロックＣＫＷを計数するもので、ＮＡＮ
Ｄゲート１０の出力には、４クロック毎に‘L ’（ロー
レベル）となるパルスが発生する。マルチプレクサ８の
他方の入力端子には、ＳＷＩＮで示す入力端子１２から
のクロックがラッチ１１を介して供給される。

シフトレジスタ７には、外部クロックＣＫＷがシフトパ
ルスとして供給され、その４個の出力には、外部クロッ
クＣＫＷの１周期ずつ順次‘L ’となるクロックイネー
ブル信号が発生する。このクロックイネーブル信号の夫
々がラッチ３〜６に供給される。クロックイネーブル信
号の‘L ’の期間にのみ、ラッチ３〜６の夫々が入力デ
ータをラッチすることができる。また、シフトレジスタ
７からラッチ４に供給されるクロックイネーブル信号が
ラッチ１５を介してＳＷＯＴで示される出力端子１６に
取り出される。

ラッチ３〜６の夫々の出力側にゲート回路２３，２４，
２５，２６が設けられる。これらのゲート回路２３〜２
６には、シフトレジスタ２７からのアウトプットコント
ロール信号が供給される。ゲート回路２３〜２６は、ア
ウトプットコントロール信号が‘L ’の時にのみオンと
なる。シフトレジスタ２７には、内部クロックＣＫＲが
シフトパルスとして供給され、内部クロックＣＫＲと同
期してアウトプットコントロール信号が形成される。

シフトレジスタ２７からゲート回路２４に供給されるア
ウトプットコントロール信号がラッチ２８を介してＳＲ
ＯＴで示す出力端子２９に取り出される。ゲート回路２
３〜２６の出力データがラッチ２２に供給され、内部ク
ロックＣＫＲにより順次ラッチされる。このラッチ２２
から出力データがＯＴＤＡＴＡで示す出力端子２１に取
り出される。

ゲート回路２３〜２６の夫々がオンになるタイミング
は、各ゲート回路と対応しているラッチがラッチ動作を
行っている期間を避ける必要がある。つまり、ラッチ２
２が変化の途中のデータを受け取るのを防ぐためであ
る。例えばラッチ３がラッチしている期間では、時間的
に最も離れたゲート回路２５がオンするように制御され
る。ラッチ動作を行っているラッチとオンになるゲート
回路との関係は、下記のように示される。

（ラッチ） →３→４→５→６→３→４・・ （ゲート回路）→25→26→23→24→25→26・・ 上述のように、ラッチ３〜６のラッチ動作と所定の時間
関係でゲート回路２３〜２６がオンするように制御され
る。この制御を行うためには、シフトレジスタ２７で発
生するアウトプットコントロール信号のタイミングがシ
フトレジスタ７で発生するクロックイネーブル信号のタ
イミングと所定の関係を持つように規定される。

ＮＡＮＤゲート１０の出力信号がラッチ１４を介してマ
ルチプレクサ３１の一方の入力端子に供給される。これ
と共に、ラッチ１４の出力信号がラッチ３２を介してマ
ルチプレクサ３１の他方の入力端子に供給される。ラッ
チ３２には、インバータ３３を介された内部クロックＣ
ＫＲが供給される。マルチプレクサ３１は、後述のＪＫ
フリップフロップ５１の出力により制御される。

ラッチ３２にインバータ３３を介して外部クロックＣＫ
Ｗを供給するようにしても良い。

マルチプレクサ３１の出力がシフトレジスタ４１に供給
されると共に、インバータ３４，３５，３６，３７の直
列接続に供給される。インバータ３４〜３７は、遅延回
路を構成し、インバータ３５及び３６の接続点の出力信
号がシフトレジスタ４２の入力端子に供給される。イン
バータ３７の出力信号がシフトレジスタ４３の入力端子
に供給される。

これらのシフトレジスタ４１，４２，４３には、シフト
パルスとして内部クロックＣＫＲが供給される。この内
部クロックＣＫＲにより、マルチプレクサ３１の出力が
ラッチされて、シフトレジスタ４１，４２，４３に取り
込まれる。

シフトレジスタ４２の第２段目の出力がマルチプレクサ
３０の一方の入力端子に供給される。マルチプレクサ３
０の他方の入力端子には、ＳＲＩＮで示す入力端子３８
からのパルス信号がラッチ３９を介して供給される。マ
ルチプレクサ３０の出力信号がシフトレジスタ２７に供
給される。

マルチプレクサ８及び３０の状態がＭＤで示す端子１３
からのモード設定信号により制御される。このモード設
定信号は、データの並列ビット数が８ビットで、第１図
に示す構成を単独で使用する時と、データの並列ビット
数が８ビットより多くなり、第１図に示す構成を並列接
続する時とを切り替えるための信号である。並列接続の
第２番目以降の単位構成として、第１図に示す回路が使
用される時には、マルチプレクサ８及び３０の夫々が端
子１２及び３８からの信号を選択するようになされる。

前述のシフトレジスタ４１及び４２の初段の出力がＥＸ
−ＯＲゲート４４に供給される。シフトレジスタ４１及
び４３の初段の出力がＥＸ−ＯＲゲート４５に供給され
る。シフトレジスタ４２及び４３の初段の出力がＥＸ−
ＯＲゲート４６に供給される。インバータ３４〜３７に
よる遅延時間は、僅かなものであり、ラッチ１４の出力
は、外部クロックＣＫＷに同期している。従って、ＥＸ
−ＯＲゲート４４，４５，４６の中で、２つの入力が不
一致となり、その出力が‘H ’（ハイレベル）となるＥ
Ｘ−ＯＲゲートが在る時には、外部クロックＣＫＷと内
部クロックＣＫＲとの位相が極めて近接しており、シフ
トレジスタ４２がマルチプレクサ３１の出力のラッチ動
作を誤るおそれがあることを意味している。

また、シフトレジスタ４１，４２，４３の夫々の初段の
出力と夫々の第５段目の出力とがＥＸ−ＯＲゲート４
７，４８，４９に供給される。マルチプレクサ３１から
の信号は、クロックの４周期毎に‘L ’となる信号であ
るから、この信号に全くジッターが無いものとすれば、
各シフトレジスタ４１，４２，４３の初段の出力と第５
段目の出力とが同一となり、ＥＸ−ＯＲゲート４７，４
８，４９の各出力が‘L ’となる。

しかし、外部クロックＣＫＷと内部クロックＣＫＲとの
位相が近く且つジッターが在る場合には、各シフトレジ
スタ４１，４２，４３の初段の出力と第５段目の出力と
が一致しなくなり、ＥＸ−ＯＲゲート４７，４８，４９
の少なくとも一の出力が‘H ’となる。６個のＥＸ−Ｏ
Ｒゲート４４〜４９の各出力がＯＲゲート５０に供給さ
れる。

ＯＲゲート５０の出力がＪＫフリップフロップ５１のＪ
入力端子に供給され、ＯＲゲート５０の出力の反転信号
がＪＫフリップフロップ５１のＫ入力端子に供給され
る。ＪＫフリップフロップ５１のクロック端子には、内
部クロックＣＫＲが供給される。ＯＲゲート５０の出力
が‘H ’の時に、（Ｊ＝‘H ’，Ｋ＝‘L ’）となり、
ＪＫフリップフロップ５１の出力が内部クロックＣＫＲ
と同期して以前の状態と反転する。ＯＲゲート５０の出
力が‘L ’の時には、（Ｊ＝‘L ’，Ｋ＝‘H ’）とな
り、ＪＫフリップフロップ５１の出力は、以前の状態の
ままである。このＪＫフリップフロップ５１の出力によ
って、マルチプレクサ３１が制御される。

従って、マルチプレクサ３１がラッチ１４の出力を選択
している状態で、外部クロックＣＫＷと内部クロックＣ
ＫＲの位相が接近して、ＯＲゲート５０の出力が‘H ’
となると、ＪＫフリップフロップ５１の出力が反転す
る。これにより、マルチプルクサ３１の出力に発生する
パルス信号は、内部クロックＣＫＲの1/2周期、位相が
シフトされたものとなる。従って、内部クロックＣＫＲ
と外部クロックＣＫＷの位相が接近している時には、シ
フトレジスタ２７に供給されるパルスの位相が内部クロ
ックＣＫＲの1/2周期、強制的に変化される。この場
合、ラッチ３２には、外部クロックＣＫＷを供給しても
良い。

上述のこの発明の一実施例について、第２図及び第３図
を参照してその動作を説明する。

第２図は、外部クロックＣＫＷ（第２図Ａ）と内部クロ
ックＣＫＲ（第２図Ｆ）との位相が離れている場合、例
えば180 度位相が異なる時の動作を示す。第２図Ｂは、
ＮＡＮＤゲート１０の出力信号を示す。ＮＡＮＤゲート
１０の出力信号は、外部クロックＣＫＷの４周期毎に
‘L ’となる。

ＮＡＮＤゲート１０の出力信号がマルチプレクサ８を介
してシフトレジスタ７に供給され、このシフトレジスタ
７の４個の出力端子に第２図Ｃに示すように、４相のク
ロックイネーブル信号が発生する。従って、ラッチ２か
らの入力データＳ0,Ｓ1,Ｓ2,Ｓ3,Ｓ4,Ｓ5,・・・・が第
２図Ｄに示すように、ラッチ３，４，５，６に順にラッ
チされる。

第２図Ｅは、ラッチ１４にラッチされたＮＡＮＤゲート
１０の出力信号を示す。第２図に示すように、外部クロ
ックＣＫＷと内部クロックＣＫＲとの位相差が大きい時
には、マルチプレクサ３２がラッチ１４の出力信号（第
２図Ｅ）を選択する。

ラッチ１４の出力信号がインバータ３４，３５を介して
シフトレジスタ４２に供給され、このシフトレジスタ４
２の初段及び２段目に第２図Ｇに示す出力信号が発生す
る。

シフトレジスタ４２の２段目の出力信号がマルチプレク
サ３０を介してシフトレジスタ２７に供給される。従っ
て、このシフトレジスタ２７から第２図Ｈに示す４相の
アウトプットコントロール信号が発生する。このアウト
プットコントロール信号の各相がゲート回路２３〜２６
に供給される。ゲート回路２３〜２６の出力信号がラッ
チ２２によりラッチされ、第２図Ｉに示すラッチ２２の
出力信号が出力端子２１に取り出される。

例えばゲート回路２３には、第２図Ｈ中で、一番上に
記載されたアウトプットコントロール信号が供給され、
このアウトプットコントロール信号の‘L ’の期間にオ
ンとなる。この時に、ゲート回路２３の出力には、ラッ
チ３からの入力データ例えばＳ0 が取り出される。この
期間は、第２図Ｄに示すように、ラッチ５が入力ゲータ
Ｓ2 をラッチする期間と対応している。

第３図は、外部クロックＣＫＷ（第３図Ａ）と内部クロ
ックＣＫＲ（第３図Ｆ）との位相が極めて近い場合の動
作を示す。第２図Ｂ，第２図Ｃ，第２図Ｄ，第２図Ｅの
夫々と同様に、第３図Ｂ，第３図Ｃ，第３図Ｄ，第３図
Ｅの夫々は，ＮＡＮＤゲート１０の出力信号、シフトレ
ジスタ７の４個の出力端子に発生する４相のクロックイ
ネーブル信号、ラッチ３，４，５，６の出力信号、ラッ
チ１４にラッチされたＮＡＮＤゲート１０の出力信号を
示す。また、第３図Ｇは、ラッチ３２の出力信号を示
す。ラッチ３２の出力信号は、内部クロックＣＫＲの1/
2周期の遅れをラッチ１４の出力信号に対して有する。

第３図に示すように、外部クロックＣＫＷと内部クロッ
クＣＫＲとの位相差が極めて小さい時には、マルチプレ
クサ３１がラッチ３２の出力信号（第３図Ｇ）を選択す
る。

マルチプレクサ３１の出力信号がインバータ３４，３５
を介してシフトレジスタ４２に供給され、このシフトレ
ジスタ４２の初段及び２段目に第３図Ｈに示す出力信号
が発生する。

シフトレジスタ４２の２段目の出力信号がマルチプレク
サ３０を介してシフトレジスタ２７に供給される。従っ
て、このシフトレジスタ２７から第３図Ｉに示す４相の
アウトプットコントロール信号が発生する。このアウト
プットコントロール信号の各相がゲート回路２３〜２６
に供給される。ゲート回路２３〜２６の出力信号がラッ
チ２２によりラッチされ、第３図Ｊに示すラッチ２２の
出力信号が出力端子２１に取り出される。

例えばゲート回路２３には、第３図Ｉで一番上に記載さ
れたアウトプットコントロール信号が供給され、このア
ウトプットコントロール信号の‘L ’の期間にオンとな
る。この時に、ゲート回路２３の出力には、ラッチ３か
らの入力データＳ0 が取り出される。この期間は、第３
図Ｄに示すように、ラッチ５が入力データＳ2 をラッチ
し始める期間と対応している。

上述のように、外部クロックＣＫＷと内部クロックＣＫ
Ｒの相対位相が近接している場合と、離れている場合と
の何れの場合でも、ラッチ２２は、データを確実にラッ
チすることができる。

この発明の一実施例は、並列ビット数が８ビットより多
い入力データの処理にも対応できる構成とされている。
第４図は、入力データの並列ビット数が３２ビットの場
合の構成を示す。第４図において、６１，６２，６３，
６４の夫々で示すブロックは、第１図と同様の位相差吸
収回路である。

位相差吸収回路６１には、入力データの例えば上位の８
ビットが供給される。入力データの下位側の８ビットず
つが位相差吸収回路６２，６３，６４の夫々の入力端子
に供給される。位相差吸収回路６１からのクロックイネ
ーブル信号と関連するタイミング信号及びアウトプット
コントロール信号と関連するタイミング信号が位相差吸
収回路６２に供給される。同様に、位相差吸収回路６２
から６３にこれらのタイミング信号が供給され、位相差
吸収回路６３から６４にこれらのタイミング信号が供給
される。

また、位相差吸収回路６１のモード設定信号が‘L ’と
され、位相差吸収回路６１内のマルチプレクサ８及び３
０が内部で発生した信号を選択する状態に設定される。
他の位相差吸収回路６２，６３，６４の夫々のモード設
定信号が‘H ’とされ、これらの位相差吸収回路内のマ
ルチプレクサ８及び３０が他の位相差吸収回路からのタ
イミング信号を選択する状態に設定される。

つまり、位相差吸収回路６１の動作タイミングを基準と
して他の位相差吸収回路６２，６３，６４が同一のタイ
ミングで動作することになる。位相差吸収回路の外部か
らの信号の入力端子及び外部への信号の出力端子には、
遅延補償のために、夫々ラッチ１１，１５，２８，３９
が設けられている。各位相差吸収回路６１〜６４の８ビ
ットの出力データは、３２ビットの出力データにまとめ
られて出力される。

〔発明の効果〕

この発明に依れば、メモリを使用せずに、非同期のシス
テム間で、ディジタル信号の受け渡しを行うことができ
る。従って、ディジタルビデオ信号のように、高速のデ
ータを処理する時に、バッファメモリを使用するのと異
なり、回路規模が大きくなることを防止することができ
る。また、この発明は、外部クロックＣＫＷ自身ではな
く、ラッチ制御信号（上述の実施例では、４周期毎に
‘L ’となるラッチ制御信号）に基づいてジッターを検
出するので、外部クロックＣＫＷの１周期内の短い周期
のジッターの場合でも、４周期分の長さで検出すること
によって、確実にこれを検出することができる。さら
に、ジッター検出のために、複数のシフトレジスタを設
け、その入力端子にクロックの周期よりも充分短い遅延
回路を挿入し、各シフトレジスタの異なる段の出力をそ
れぞれ比較する比較手段を設けているので、ラッチして
いる最中のラッチと対応するゲートを開くことによっ
て、変化途中のデータを受け取ることを確実に防止する
ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の動作説明のためのタイム
チャート、第４図はこの発明を３２ビット並列のデータ
の処理に適用した時のブロック図、第５図及び第６図は
従来のディジタル信号の位相差吸収回路の説明のための
ブロック図である。 図面における主要な符号の説明 １：データの入力端子、３，４，５，６：ラッチ、７，
２７，４１，４２，４３：シフトレジスタ、８，３０，
３１：マルチプレクサ、２１：データの出力端子、２
３，２４，２５，２６：ゲート回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力デイジタルデータとこの入力デイジタ
   ルデータに同期した外部クロックが入力され、上記外部
   クロツクと周波数が等しい内部クロツクに同期した出力
   デイジタルデータを形成するようにしたデイジタル信号
   の位相差吸収回路において、 上記入力データが並列的に供給される、少なくとも３個
   のラッチ手段と、 上記外部クロックから上記ラッチ手段に順次上記入力デ
   ータをラッチするための上記外部クロツクに同期した、
   上記ラッチ手段の個数分の相のラッチ制御信号を形成す
   る手段と、 上記ラッチ手段の各々の出力が供給され、ゲート制御信
   号により、上記内部クロツクの１周期ずつ順次オンする
   ゲート手段と、 上記ラッチ制御信号の何れか１つである第１のラッチ制
   御信号と、この第１のラッチ制御信号を上記内部クロツ
   ク又は上記外部クロツクの１／２周期分位相を変化させ
   た第２のラッチ制御信号とのいずれかを、選択信号に基
   づいて選択する手段と、 上記選択手段によって選択された信号にジッターが存在
   するかを検出するジッター検出手段と、 上記ジッターが検出された場合は上記第２のラッチ制御
   信号を選択し、上記ジッターが検出されない場合は上記
   第１のラッチ制御信号選択することを指示する上記選択
   信号を生成する手段と、 上記選択手段によって選択されたラッチ制御信号を上記
   内部クロツクと同期して遅延させ、上記ゲート手段と対
   応する上記ラッチ手段がラッチ動作を行う時にオフとな
   るように、上記ゲート手段を制御する上記ゲート制御信
   号を発生する手段とを備え、 上記ジッター検出手段は、 複数個のシフトレジスタと、 上記複数個のシフトレジスタの入力端子間に設けられ
   た、上記選択されたラッチ制御信号を、上記内部クロツ
   クの周期より充分短い時間遅延する遅延手段と、 上記複数個のシフトレジスタのそれぞれにおいて、異な
   る段の出力をそれぞれ比較する比較手段とからなること
   を特徴とするデイジタル信号の位相差吸収回路。