JP2003208400A - クロック切替回路 - Google Patents
クロック切替回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【課題】 部品点数の削減または最小限の改良によりジ
ッタに対応させながら、正確なサンプリングクロック信
号を供給することができるクロック切替回路の提供。 【解決手段】 クロック切替回路10は、切替タイミング
生成部12で複数のクロック信号の位相誤差の範囲を含め
て全体をマスクして得られるタイミング信号を生成し、
このタイミング信号の立上りをクロックとして用いてク
ロック選択信号22のデータをクロック切替調整部14に記
憶し、クロック切替調整部14からクロック選択信号のデ
ータに応じた出力データ24をクロック選択部16に供給
し、クロック信号の波形をクロック選択部16から出力し
て、クロック信号26を選択出力させる。
ッタに対応させながら、正確なサンプリングクロック信
号を供給することができるクロック切替回路の提供。 【解決手段】 クロック切替回路10は、切替タイミング
生成部12で複数のクロック信号の位相誤差の範囲を含め
て全体をマスクして得られるタイミング信号を生成し、
このタイミング信号の立上りをクロックとして用いてク
ロック選択信号22のデータをクロック切替調整部14に記
憶し、クロック切替調整部14からクロック選択信号のデ
ータに応じた出力データ24をクロック選択部16に供給
し、クロック信号の波形をクロック選択部16から出力し
て、クロック信号26を選択出力させる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック切替回路
に関し、クロック切替回路は、異なる位相のクロック信
号の切替えを行ってジッタを抑制する機能を有するクロ
ック同期回路に用いて好適なものであり、より具体的に
は、外部から供給されるデータを受信する受信装置や記
録されているデータを記録媒体から読み出し、再生する
再生装置等のクロック同期回路に適用するものである。
に関し、クロック切替回路は、異なる位相のクロック信
号の切替えを行ってジッタを抑制する機能を有するクロ
ック同期回路に用いて好適なものであり、より具体的に
は、外部から供給されるデータを受信する受信装置や記
録されているデータを記録媒体から読み出し、再生する
再生装置等のクロック同期回路に適用するものである。
【０００２】
【従来の技術】伝送システムの受信装置や映像再生装置
等においてデータ再生を行う場合、供給されるデータを
装置が有するクロック信号でサンプリング入力し、この
入力データから信号を再生する信号処理が行われる。こ
の入力データは、２値の基準信号に対して位相誤差（ジ
ッタ）を含んでいる。このような位相誤差を含むデータ
の入力に対応するため、クロック切替回路が用いられて
いる。
等においてデータ再生を行う場合、供給されるデータを
装置が有するクロック信号でサンプリング入力し、この
入力データから信号を再生する信号処理が行われる。こ
の入力データは、２値の基準信号に対して位相誤差（ジ
ッタ）を含んでいる。このような位相誤差を含むデータ
の入力に対応するため、クロック切替回路が用いられて
いる。
【０００３】クロック切替回路は、各クロックが有する
位相誤差、すなわちジッタに応じてクロック選択信号の
切り替えることによりデータを正確にサンプリングする
ようにクロック信号をサンプリング回路に供給する。し
かしながら、クロック切替回路は、クロック選択信号の
切替えが選んだクロック信号の立上りと一致しなかった
とき、一つのデータに対してクロック信号が２回立ち上
がってしまう場合がある。サンプリング回路は、このク
ロック信号を受けると、一つのデータに対する本来行う
１回のサンプリングでなく、連続２回サンプリング（２
重サンプリング）を行うことになる。この結果、適用し
ている装置やシステムは、たとえば、あらかじめ設定し
たデータフォーマットと供給されたデータとの関係に不
一致が生じ、誤って供給される場合がある。
位相誤差、すなわちジッタに応じてクロック選択信号の
切り替えることによりデータを正確にサンプリングする
ようにクロック信号をサンプリング回路に供給する。し
かしながら、クロック切替回路は、クロック選択信号の
切替えが選んだクロック信号の立上りと一致しなかった
とき、一つのデータに対してクロック信号が２回立ち上
がってしまう場合がある。サンプリング回路は、このク
ロック信号を受けると、一つのデータに対する本来行う
１回のサンプリングでなく、連続２回サンプリング（２
重サンプリング）を行うことになる。この結果、適用し
ている装置やシステムは、たとえば、あらかじめ設定し
たデータフォーマットと供給されたデータとの関係に不
一致が生じ、誤って供給される場合がある。
【０００４】この場合、取り込んだデータで再生処理す
ると、この信号処理が正しく行われないことにより、誤
動作を引き起こしたり、エラー検出にともないデータの
再転送要求が送信元に出される。このようにクロック切
替回路によるエラーを回避する処理を施すことにより、
クロック切替回路を適用した装置やシステム等は、処理
能力を著しく低下させてしまう。
ると、この信号処理が正しく行われないことにより、誤
動作を引き起こしたり、エラー検出にともないデータの
再転送要求が送信元に出される。このようにクロック切
替回路によるエラーを回避する処理を施すことにより、
クロック切替回路を適用した装置やシステム等は、処理
能力を著しく低下させてしまう。
【０００５】また、サンプリングデータは、クロック切
替回路が生成したサンプリング用クロック信号に同期し
ているから、適用した装置内でも使用される。ところ
が、上述したようにクロック信号が２重のパルスを含ん
でいると、装置内の同期回路は、同期回路の動作タイミ
ングがずれて誤動作してしまう可能性がある。
替回路が生成したサンプリング用クロック信号に同期し
ているから、適用した装置内でも使用される。ところ
が、上述したようにクロック信号が２重のパルスを含ん
でいると、装置内の同期回路は、同期回路の動作タイミ
ングがずれて誤動作してしまう可能性がある。
【０００６】そこで、位相誤差に対応させながら、この
誤差に対する追従性をよくクロック切替えを行うため
に、クロック切替回路は、クロック選択機能付き第１お
よび第２のクロック選択回路、同期イネーブル付きレジ
スタ、ならびに切替クロックイネーブル生成回路を用い
ている。クロック切替回路には、外部のクロック生成回
路からあらかじめ互いに位相の異なる複数のクロック信
号が供給されている。また、クロック切替回路には、外
部のクロック選択信号生成回路からクロック選択データ
が供給されている。クロック選択信号は、第１のクロッ
ク選択回路の選択端子と同期イネーブル付きレジスタの
入力端子のそれぞれにデータとして供給される。
誤差に対する追従性をよくクロック切替えを行うため
に、クロック切替回路は、クロック選択機能付き第１お
よび第２のクロック選択回路、同期イネーブル付きレジ
スタ、ならびに切替クロックイネーブル生成回路を用い
ている。クロック切替回路には、外部のクロック生成回
路からあらかじめ互いに位相の異なる複数のクロック信
号が供給されている。また、クロック切替回路には、外
部のクロック選択信号生成回路からクロック選択データ
が供給されている。クロック選択信号は、第１のクロッ
ク選択回路の選択端子と同期イネーブル付きレジスタの
入力端子のそれぞれにデータとして供給される。
【０００７】クロック生成回路には、PLL（Phase Locke
d Loop）回路が含まれている。PLL回路は、上述した複
数のクロック信号より高速なクロック信号を生成する。
高速なクロック信号は、この高速なクロック信号の周期
の整数倍が各クロック信号の有する位相誤差に対応する
関係に生成される。
d Loop）回路が含まれている。PLL回路は、上述した複
数のクロック信号より高速なクロック信号を生成する。
高速なクロック信号は、この高速なクロック信号の周期
の整数倍が各クロック信号の有する位相誤差に対応する
関係に生成される。
【０００８】第１のクロック選択回路は、クロック選択
信号に応じて選択したクロック信号を切替クロックイネ
ーブル生成回路に出力する。第２のクロック選択回路
は、同期イネーブル付きレジスタから供給される位相補
正した選択信号に応じてサンプリング用クロック信号を
サンプリング（フリップフロップ：以下、F/Fという）
回路および切替クロックイネーブル生成回路に出力す
る。切替クロックイネーブル生成回路は、第１および第
２のクロック選択回路から供給されるクロック信号の切
替えタイミングを検出し、このタイミング以後にてクロ
ック選択信号として供給されるデータを記憶するように
イネーブル信号を同期イネーブル付きレジスタに供給す
る。同期イネーブル付きレジスタは、このイネーブル信
号のイネーブル期間中に最初の高速なクロック信号の立
上りに同期させてデータをサンプリングし、第２のクロ
ック選択回路に補正し選択したデータを出力する。この
ように構成してクロック切替回路は、第２のクロック選
択回路に供給されるデータに対応するクロック信号の波
形をサンプリング用クロック信号としてF/F回路に供給
する。このクロック信号を用いてサンプリングすること
により、入力データに対する位相誤差が補正されて、確
実にサンプリングが行われるとともに、システムクロッ
クとして用いても適用する装置やシステムを安定に動作
させている。より具体的な構成は後段の実施例で説明す
る。
信号に応じて選択したクロック信号を切替クロックイネ
ーブル生成回路に出力する。第２のクロック選択回路
は、同期イネーブル付きレジスタから供給される位相補
正した選択信号に応じてサンプリング用クロック信号を
サンプリング（フリップフロップ：以下、F/Fという）
回路および切替クロックイネーブル生成回路に出力す
る。切替クロックイネーブル生成回路は、第１および第
２のクロック選択回路から供給されるクロック信号の切
替えタイミングを検出し、このタイミング以後にてクロ
ック選択信号として供給されるデータを記憶するように
イネーブル信号を同期イネーブル付きレジスタに供給す
る。同期イネーブル付きレジスタは、このイネーブル信
号のイネーブル期間中に最初の高速なクロック信号の立
上りに同期させてデータをサンプリングし、第２のクロ
ック選択回路に補正し選択したデータを出力する。この
ように構成してクロック切替回路は、第２のクロック選
択回路に供給されるデータに対応するクロック信号の波
形をサンプリング用クロック信号としてF/F回路に供給
する。このクロック信号を用いてサンプリングすること
により、入力データに対する位相誤差が補正されて、確
実にサンプリングが行われるとともに、システムクロッ
クとして用いても適用する装置やシステムを安定に動作
させている。より具体的な構成は後段の実施例で説明す
る。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た構成では、外部から供給される高速なクロック信号な
らびにクロック選択の切替えを検出し、この検出に応じ
たイネーブル信号の生成が行われる。適用する装置に対
してクロック切替回路は、高速なクロック信号のタイミ
ングに同期して位相誤差を調整して、データのサンプリ
ングやシステムの動作を柔軟に動作させることができ
る。反面、このクロック切替回路は、動作に対応させる
ための部品点数が増えてしまう。また、周辺回路のクロ
ック生成回路には、位相誤差を含むクロック信号に比べ
て高速なクロック信号を供給するような回路構成が求め
られる。クロック切替回路には、最近、適用する装置の
より一層の小型化が要求されることからも小型化が求め
られている。
た構成では、外部から供給される高速なクロック信号な
らびにクロック選択の切替えを検出し、この検出に応じ
たイネーブル信号の生成が行われる。適用する装置に対
してクロック切替回路は、高速なクロック信号のタイミ
ングに同期して位相誤差を調整して、データのサンプリ
ングやシステムの動作を柔軟に動作させることができ
る。反面、このクロック切替回路は、動作に対応させる
ための部品点数が増えてしまう。また、周辺回路のクロ
ック生成回路には、位相誤差を含むクロック信号に比べ
て高速なクロック信号を供給するような回路構成が求め
られる。クロック切替回路には、最近、適用する装置の
より一層の小型化が要求されることからも小型化が求め
られている。
【００１０】本発明はこのような従来技術の欠点を解消
し、部品点数の削減または最小限の改良によりジッタに
対応させながら、正確なサンプリングクロック信号を供
給することができるクロック切替回路を提供することを
目的とする。
し、部品点数の削減または最小限の改良によりジッタに
対応させながら、正確なサンプリングクロック信号を供
給することができるクロック切替回路を提供することを
目的とする。
【００１１】
【課題を解決するための手段】本発明は上述の課題を解
決するために、外部から供給される互いに位相の異なる
複数のクロック信号を選択するクロック選択信号を一時
記憶し、かつクロック信号の切替えを行うタイミング信
号のレベル変化に応じてクロック選択信号を出力するク
ロック切替調整手段と、複数のクロック信号のうち、ク
ロック選択信号に応じて選択したクロック信号を出力す
るクロック出力手段と、複数のクロック信号のレベル変
化を考慮してタイミング信号を所定のレベルにマスクさ
せて生成するマスク手段とを含むことを特徴とする。
決するために、外部から供給される互いに位相の異なる
複数のクロック信号を選択するクロック選択信号を一時
記憶し、かつクロック信号の切替えを行うタイミング信
号のレベル変化に応じてクロック選択信号を出力するク
ロック切替調整手段と、複数のクロック信号のうち、ク
ロック選択信号に応じて選択したクロック信号を出力す
るクロック出力手段と、複数のクロック信号のレベル変
化を考慮してタイミング信号を所定のレベルにマスクさ
せて生成するマスク手段とを含むことを特徴とする。
【００１２】本発明のクロック切替回路は、複数のクロ
ック信号が入力されるマスク手段で複数のクロック信号
の位相誤差の範囲を含めて全体をマスクして得られるタ
イミング信号を生成し、このタイミング信号の立上りを
クロックとして用いてクロック選択信号のデータをクロ
ック切替調整手段に記憶し、クロック切替調整手段から
クロック選択信号を出力してデータに応じたクロック信
号の波形をクロック出力手段から出力して、高速なクロ
ック信号やイネーブル信号を用いずに、クロック信号の
切替えを行っても確実に１回にして所望するクロック信
号を出力させている。
ック信号が入力されるマスク手段で複数のクロック信号
の位相誤差の範囲を含めて全体をマスクして得られるタ
イミング信号を生成し、このタイミング信号の立上りを
クロックとして用いてクロック選択信号のデータをクロ
ック切替調整手段に記憶し、クロック切替調整手段から
クロック選択信号を出力してデータに応じたクロック信
号の波形をクロック出力手段から出力して、高速なクロ
ック信号やイネーブル信号を用いずに、クロック信号の
切替えを行っても確実に１回にして所望するクロック信
号を出力させている。
【００１３】また、本発明は上述の課題を解決するため
に、外部から供給される互いに位相の異なる複数のクロ
ック信号を選択する外部から供給されるクロック選択信
号を第１クロック選択信号として一時記憶し、クロック
信号の切替えを行うタイミング信号のレベル変化に応じ
てクロック選択信号を第２クロック選択信号として出力
するクロック切替調整手段と、複数のクロック信号のう
ち、第１クロック選択信号および第２クロック選択信号
のそれぞれに応じて選択した２つのクロック信号を出力
するクロック出力手段と、選択した２つのクロック信号
がレベル変化する位相誤差の範囲にあるレベルを所定の
レベルにマスクさせたクロック信号を出力するマスク手
段とを含み、このクロック信号は、タイミング信号とし
てクロック切替調整手段に入力することを特徴とする。
に、外部から供給される互いに位相の異なる複数のクロ
ック信号を選択する外部から供給されるクロック選択信
号を第１クロック選択信号として一時記憶し、クロック
信号の切替えを行うタイミング信号のレベル変化に応じ
てクロック選択信号を第２クロック選択信号として出力
するクロック切替調整手段と、複数のクロック信号のう
ち、第１クロック選択信号および第２クロック選択信号
のそれぞれに応じて選択した２つのクロック信号を出力
するクロック出力手段と、選択した２つのクロック信号
がレベル変化する位相誤差の範囲にあるレベルを所定の
レベルにマスクさせたクロック信号を出力するマスク手
段とを含み、このクロック信号は、タイミング信号とし
てクロック切替調整手段に入力することを特徴とする。
【００１４】本発明のクロック切替回路は、クロック出
力手段に外部から直接的に供給される第１クロック選択
信号とクロック切替調整手段から供給される第２クロッ
ク選択信号とに応じて出力される２つのクロック信号を
マスク手段に供給して、高速なクロック信号やイネーブ
ル信号を用いずに、クロック信号の切替えを行マスク手
段で両クロック信号を所定のレベルにマスクする処理を
行い、位相誤差の範囲でのレベル変化がないようにして
２重のクロック切替えを防止している。
力手段に外部から直接的に供給される第１クロック選択
信号とクロック切替調整手段から供給される第２クロッ
ク選択信号とに応じて出力される２つのクロック信号を
マスク手段に供給して、高速なクロック信号やイネーブ
ル信号を用いずに、クロック信号の切替えを行マスク手
段で両クロック信号を所定のレベルにマスクする処理を
行い、位相誤差の範囲でのレベル変化がないようにして
２重のクロック切替えを防止している。
【００１５】
【発明の実施の形態】次に添付図面を参照して本発明に
よるクロック切替回路の実施例を詳細に説明する。
よるクロック切替回路の実施例を詳細に説明する。
【００１６】図１に示す本実施例は、本発明をクロック
切替回路10に適用した場合である。本発明と直接関係の
ない部分について図示および説明を省略する。以下の説
明で、信号はその現れる接続線の参照番号で指示する。
切替回路10に適用した場合である。本発明と直接関係の
ない部分について図示および説明を省略する。以下の説
明で、信号はその現れる接続線の参照番号で指示する。
【００１７】クロック切替回路10には、図１に示すよう
に、切替タイミング生成部12、クロック切替調整部14お
よびクロック選択部16が含まれている。切替タイミング
生成部12には、外部から供給される、異なる位相のクロ
ック信号18a, 18b, 18c, 18dが供給される。切替タイミ
ング生成部12には、供給されたクロック信号18a〜18dの
論理和をとり、この演算結果の反転信号を出力する４入
力NORゲート回路120が用いられる。切替タイミング生成
部12は、NORゲート回路120の出力信号（nclk）20をクロ
ック切替調整部14に出力する。切替タイミング生成部12
は、最も遅い位相誤差を有するクロック信号（clk3）の
立下りをデータの切替タイミングにしている。
に、切替タイミング生成部12、クロック切替調整部14お
よびクロック選択部16が含まれている。切替タイミング
生成部12には、外部から供給される、異なる位相のクロ
ック信号18a, 18b, 18c, 18dが供給される。切替タイミ
ング生成部12には、供給されたクロック信号18a〜18dの
論理和をとり、この演算結果の反転信号を出力する４入
力NORゲート回路120が用いられる。切替タイミング生成
部12は、NORゲート回路120の出力信号（nclk）20をクロ
ック切替調整部14に出力する。切替タイミング生成部12
は、最も遅い位相誤差を有するクロック信号（clk3）の
立下りをデータの切替タイミングにしている。
【００１８】クロック切替調整部14は、２ビットのデー
タレジスタである。クロック切替調整部14では、外部か
ら２ビットのクロック選択信号（seln）22がデータ入力
端子Dに供給され、出力信号（nclk）20がクロック切替
調整部14のクロック信号としてクロックポートCに供給
されている。クロック切替調整部14は、データ出力端子
Qからクロック信号（nclk）20の立上りのタイミングで
レジスタに記憶している２ビットの出力データ（selo）
24をクロック選択部16に出力する。
タレジスタである。クロック切替調整部14では、外部か
ら２ビットのクロック選択信号（seln）22がデータ入力
端子Dに供給され、出力信号（nclk）20がクロック切替
調整部14のクロック信号としてクロックポートCに供給
されている。クロック切替調整部14は、データ出力端子
Qからクロック信号（nclk）20の立上りのタイミングで
レジスタに記憶している２ビットの出力データ（selo）
24をクロック選択部16に出力する。
【００１９】クロック選択部16は、４つの入力信号から
１つ出力を選択するセレクタ回路である。クロック選択
部16は、４つの入力ポートd0, d1, d2, d3にそれぞれ、
外部から供給されるクロック信号18a〜18dが入力され
る。クロック選択部16は、クロック信号18a〜18dのう
ち、選択端子Sに供給される出力データ24に応じて一つ
のクロック信号を選択して出力端子yからクロック信号
（clk）26を出力する。
１つ出力を選択するセレクタ回路である。クロック選択
部16は、４つの入力ポートd0, d1, d2, d3にそれぞれ、
外部から供給されるクロック信号18a〜18dが入力され
る。クロック選択部16は、クロック信号18a〜18dのう
ち、選択端子Sに供給される出力データ24に応じて一つ
のクロック信号を選択して出力端子yからクロック信号
（clk）26を出力する。
【００２０】クロック信号（clk）26は、図１に示して
いないが、クロック切替回路10を適用した装置に供給さ
れるデータをクロック同期したサンプリングデータとし
て扱うためのサンプリングクロック信号だけでなく、こ
のサンプリングデータを扱うシステム内部のクロックに
も用いられる。
いないが、クロック切替回路10を適用した装置に供給さ
れるデータをクロック同期したサンプリングデータとし
て扱うためのサンプリングクロック信号だけでなく、こ
のサンプリングデータを扱うシステム内部のクロックに
も用いられる。
【００２１】なお、クロック信号18a, 18b, 18c, 18d
は、逆相関係、すなわち180°の位相誤差以外であれば
任意の位相誤差で構わない。
は、逆相関係、すなわち180°の位相誤差以外であれば
任意の位相誤差で構わない。
【００２２】次にクロック切替回路10の動作について図
２のタイミングチャートを参照しながら説明する。クロ
ック切替回路10には、前述したように図2(a)〜(d)の４
つの位相が異なるクロック信号18a〜18dが供給されてい
る。クロック信号18a〜18dは、クロックclk0, clk1, cl
k2, clk3でも表す。クロック切替回路10は、非同期で動
作している。クロック切替調整部14には、図2(e)に示す
ように、外部から２ビットデータのクロック選択信号
（seln）22が供給されている。クロック切替調整部14
は、図示しないリセット信号によって「０」にされて、
この状態が時刻t0まで続いている場合を示している。
２のタイミングチャートを参照しながら説明する。クロ
ック切替回路10には、前述したように図2(a)〜(d)の４
つの位相が異なるクロック信号18a〜18dが供給されてい
る。クロック信号18a〜18dは、クロックclk0, clk1, cl
k2, clk3でも表す。クロック切替回路10は、非同期で動
作している。クロック切替調整部14には、図2(e)に示す
ように、外部から２ビットデータのクロック選択信号
（seln）22が供給されている。クロック切替調整部14
は、図示しないリセット信号によって「０」にされて、
この状態が時刻t0まで続いている場合を示している。
【００２３】なお、クロック選択信号（seln）22は、本
実施例で最初のデータを「０」にしているが、「０」で
なくてもよく、何等かの値に確定していればよい。
実施例で最初のデータを「０」にしているが、「０」で
なくてもよく、何等かの値に確定していればよい。
【００２４】リセットによりデータ「０」が供給される
間、切替タイミング生成部12には、４つのクロック信号
すべて（clk0〜clk3）データ「０」が供給されるから、
図2(f)のクロック信号（nclk）は、レベルHになる。時
刻t1にてクロック信号（clk0）18aはレベルLからレベル
Hに変化する。これにより、クロック信号（nclk）は、
レベルHからレベルLに立ち下がる。クロック切替調整部
14は、クロック選択信号（seln）の切り替えるタイミン
グがアクティブHであることから、この場合切替えを行
わずにそのままデータ「０」がクロック選択部16に供給
される。クロック選択部16は、クロック信号（clk0）18
aを選択し、クロック信号（clk）26として出力する。
間、切替タイミング生成部12には、４つのクロック信号
すべて（clk0〜clk3）データ「０」が供給されるから、
図2(f)のクロック信号（nclk）は、レベルHになる。時
刻t1にてクロック信号（clk0）18aはレベルLからレベル
Hに変化する。これにより、クロック信号（nclk）は、
レベルHからレベルLに立ち下がる。クロック切替調整部
14は、クロック選択信号（seln）の切り替えるタイミン
グがアクティブHであることから、この場合切替えを行
わずにそのままデータ「０」がクロック選択部16に供給
される。クロック選択部16は、クロック信号（clk0）18
aを選択し、クロック信号（clk）26として出力する。
【００２５】時刻t1にてクロック信号（clk0）18aが立
ち上がることにより、切替タイミング生成部12のクロッ
ク信号（nclk）は、レベルLに変化する。クロック切替
調整部14は、非アクティブでデータ「０」を出力し続け
る。このデータの選択に応じてクロック選択部16は、ク
ロック信号（clk0）18aを出力する。
ち上がることにより、切替タイミング生成部12のクロッ
ク信号（nclk）は、レベルLに変化する。クロック切替
調整部14は、非アクティブでデータ「０」を出力し続け
る。このデータの選択に応じてクロック選択部16は、ク
ロック信号（clk0）18aを出力する。
【００２６】次にクロック選択信号（seln）は、時刻t2
にてデータ「２」を選択するようにクロック切替調整部
14に供給される。しかしながら、切替タイミング生成部
12は、４つのクロック信号（clk0〜clk3）がすべてレベ
ルLになる時刻t3まで切替タイミングをアクティブにし
ない。
にてデータ「２」を選択するようにクロック切替調整部
14に供給される。しかしながら、切替タイミング生成部
12は、４つのクロック信号（clk0〜clk3）がすべてレベ
ルLになる時刻t3まで切替タイミングをアクティブにし
ない。
【００２７】時刻t3で切替タイミング生成部12は、レベ
ルHになる。これを受けてクロック切替調整部14は、ア
クティブになって供給されるクロック選択信号のデータ
「２」が入力され、これを記憶する。そして、クロック
切替調整部14は、図2(f)に示すようにデータ「２」をク
ロック選択部16に出力する。クロック選択部16は、デー
タ「２」に対応するクロック信号（clk2）18cを選択し
てこの波形を出力する。
ルHになる。これを受けてクロック切替調整部14は、ア
クティブになって供給されるクロック選択信号のデータ
「２」が入力され、これを記憶する。そして、クロック
切替調整部14は、図2(f)に示すようにデータ「２」をク
ロック選択部16に出力する。クロック選択部16は、デー
タ「２」に対応するクロック信号（clk2）18cを選択し
てこの波形を出力する。
【００２８】時刻t4でクロック選択信号がデータ「１」
に変化する。このとき、クロック信号（nclk）20は、レ
ベルLのままである。このため、クロック選択部16は、
クロック信号（clk2）を出力し続ける。
に変化する。このとき、クロック信号（nclk）20は、レ
ベルLのままである。このため、クロック選択部16は、
クロック信号（clk2）を出力し続ける。
【００２９】時刻t5で再び、クロック信号（nclk）20が
レベルHになる。クロック切替調整部14は、データ
「１」が入力され、これを記憶する。クロック切替調整
部14は、データ「１」をクロック選択部16に供給する。
クロック選択部16は、クロック信号（clk1）を出力す
る。
レベルHになる。クロック切替調整部14は、データ
「１」が入力され、これを記憶する。クロック切替調整
部14は、データ「１」をクロック選択部16に供給する。
クロック選択部16は、クロック信号（clk1）を出力す
る。
【００３０】時刻t6でクロック選択信号（slen）22がデ
ータ「３」に切り替わる。しかし、図2(f)のクロック信
号（nclk）は、レベルLであるから切り替えない。これ
により、クロック選択部16は、クロック信号（clk1）を
出し続ける。時刻t7でクロック信号（nclk）20がレベル
Hになる。クロック切替調整部14は、データ「３」が入
力され、これを記憶する。クロック切替調整部14は、デ
ータ「３」をクロック選択部16に供給する。クロック選
択部16は、クロック信号（clk3）を出力し、以後も上述
した論理動作を繰り返す。
ータ「３」に切り替わる。しかし、図2(f)のクロック信
号（nclk）は、レベルLであるから切り替えない。これ
により、クロック選択部16は、クロック信号（clk1）を
出し続ける。時刻t7でクロック信号（nclk）20がレベル
Hになる。クロック切替調整部14は、データ「３」が入
力され、これを記憶する。クロック切替調整部14は、デ
ータ「３」をクロック選択部16に供給する。クロック選
択部16は、クロック信号（clk3）を出力し、以後も上述
した論理動作を繰り返す。
【００３１】このように本実施例のクロック切替回路
は、各クロック信号（clk0〜clk3）の位相誤差のずれを
考慮し、クロック信号（clk3）の立下りタイミングでデ
ータを切り替えることから、一つのデータのサンプリン
グに際して余分なクロック信号が送出されないように所
望のクロック信号を正確に送出させることができる。本
実施例は、クロック選択部を一つのクロック選択回路で
済ませ、反転論理和ゲート回路を追加するという最も少
ない部品構成で上述した正確なクロック信号の切替を行
うことができる点で優れている。
は、各クロック信号（clk0〜clk3）の位相誤差のずれを
考慮し、クロック信号（clk3）の立下りタイミングでデ
ータを切り替えることから、一つのデータのサンプリン
グに際して余分なクロック信号が送出されないように所
望のクロック信号を正確に送出させることができる。本
実施例は、クロック選択部を一つのクロック選択回路で
済ませ、反転論理和ゲート回路を追加するという最も少
ない部品構成で上述した正確なクロック信号の切替を行
うことができる点で優れている。
【００３２】これに対してこれまでのクロック切替回路
30と比較する（図３を参照）。クロック切替回路30に
は、前述した実施例の場合と同じ外部からクロック信号
（clk0〜clk3）およびクロック選択信号（seln）がそれ
ぞれ供給されている。クロック切替回路30には、クロッ
ク切替調整部32、クロック選択部34および切替クロック
イネーブル生成回路36が備えられている。
30と比較する（図３を参照）。クロック切替回路30に
は、前述した実施例の場合と同じ外部からクロック信号
（clk0〜clk3）およびクロック選択信号（seln）がそれ
ぞれ供給されている。クロック切替回路30には、クロッ
ク切替調整部32、クロック選択部34および切替クロック
イネーブル生成回路36が備えられている。
【００３３】クロック切替調整部32は、同期機能付レジ
スタである。ただし、クロック切替調整部32には、外部
から同期用の高速クロック信号（hclk）40と切替クロッ
クイネーブル生成回路36からのイネーブル信号42が供給
されている。ここで、高速クロック信号40について説明
すると、各クロック信号の位相誤差は、高速クロック信
号40の１周期を整数倍で表す関係になっている。クロッ
ク切替調整部32では、イネーブル信号42がイネーブルな
期間中に供給される高速クロック信号40の立上りでクロ
ック選択信号（seln）22のデータが入力され、クロック
切替調整部32はこれに応じたデータを出力する。
スタである。ただし、クロック切替調整部32には、外部
から同期用の高速クロック信号（hclk）40と切替クロッ
クイネーブル生成回路36からのイネーブル信号42が供給
されている。ここで、高速クロック信号40について説明
すると、各クロック信号の位相誤差は、高速クロック信
号40の１周期を整数倍で表す関係になっている。クロッ
ク切替調整部32では、イネーブル信号42がイネーブルな
期間中に供給される高速クロック信号40の立上りでクロ
ック選択信号（seln）22のデータが入力され、クロック
切替調整部32はこれに応じたデータを出力する。
【００３４】クロック選択部34は、クロック選択回路34
a, 34bを有している。クロック選択回路34a, 34bには、
クロック信号（clk0〜clk3）がそれぞれ供給され、クロ
ック選択回路34a, 34bにそれぞれ供給されるデータ値に
応じたクロック信号（clk0〜clk3）の一つずつ選択して
出力する。
a, 34bを有している。クロック選択回路34a, 34bには、
クロック信号（clk0〜clk3）がそれぞれ供給され、クロ
ック選択回路34a, 34bにそれぞれ供給されるデータ値に
応じたクロック信号（clk0〜clk3）の一つずつ選択して
出力する。
【００３５】クロック選択回路34aは、クロック選択信
号（seln）22のデータに応じてクロック信号44aを選択
して、切替クロックイネーブル生成回路36の一端36a側
に供給する。クロック選択回路34bは、クロック切替調
整部32から供給されるイネーブル選択信号38に応じたク
ロック信号44bを切替クロックイネーブル生成回路36の
他端36b側に供給するとともに、クロック切替回路30の
位相誤差を補正したクロック信号として出力する。
号（seln）22のデータに応じてクロック信号44aを選択
して、切替クロックイネーブル生成回路36の一端36a側
に供給する。クロック選択回路34bは、クロック切替調
整部32から供給されるイネーブル選択信号38に応じたク
ロック信号44bを切替クロックイネーブル生成回路36の
他端36b側に供給するとともに、クロック切替回路30の
位相誤差を補正したクロック信号として出力する。
【００３６】切替クロックイネーブル生成回路36には、
排他的反転論理和ゲート回路（ExNOR）が配設されてい
る。切替クロックイネーブル生成回路36クロック信号44
a, 44bを排他的反転論理和ゲート回路（ExNOR）に供給
してデータの切替え位置を検出し、この検出に基づいて
イネーブル信号42を生成し、クロック切替調整部32のイ
ネーブル端子Eに供給する。クロック切替調整部32は、
イネーブル信号42の期間中、クロック端子Cに供給され
る高速クロック信号40の立上りでイネーブル選択信号38
を切り替える。
排他的反転論理和ゲート回路（ExNOR）が配設されてい
る。切替クロックイネーブル生成回路36クロック信号44
a, 44bを排他的反転論理和ゲート回路（ExNOR）に供給
してデータの切替え位置を検出し、この検出に基づいて
イネーブル信号42を生成し、クロック切替調整部32のイ
ネーブル端子Eに供給する。クロック切替調整部32は、
イネーブル信号42の期間中、クロック端子Cに供給され
る高速クロック信号40の立上りでイネーブル選択信号38
を切り替える。
【００３７】この関係の概略を図４のタイミングチャー
トに示す。図4(e), (f)に示すようにクロック選択回路3
4aは、一つのデータをサンプリングした後、新たにクロ
ック選択信号が変化すると、再びデータ値が変わること
によって出力されるクロック信号（clk2）が余分な立上
りクロック信号として発生してしまう。このままクロッ
ク信号として使用すると、同じ信号を２度サンプリング
することになり、得られるデータは１つ多く供給するこ
とになり、あらかじめ設定したフォーマットに対するデ
ータのずれをもたらしかねない。
トに示す。図4(e), (f)に示すようにクロック選択回路3
4aは、一つのデータをサンプリングした後、新たにクロ
ック選択信号が変化すると、再びデータ値が変わること
によって出力されるクロック信号（clk2）が余分な立上
りクロック信号として発生してしまう。このままクロッ
ク信号として使用すると、同じ信号を２度サンプリング
することになり、得られるデータは１つ多く供給するこ
とになり、あらかじめ設定したフォーマットに対するデ
ータのずれをもたらしかねない。
【００３８】このような２重サンプリングを防ぐよう
に、もう一つクロック選択回路34bが配設され、クロッ
ク切替調整部32からの出力に応動してクロック信号（cl
ko）44bを出力している。
に、もう一つクロック選択回路34bが配設され、クロッ
ク切替調整部32からの出力に応動してクロック信号（cl
ko）44bを出力している。
【００３９】クロック切替調整部32は、クロック選択が
変化した後の高速クロック信号（hclk）40の立上りタイ
ミングで入出力を行う。このタイミングでの入出力に際
してこれ以前にクロック選択信号の切替変化を知りたい
ので、切替クロックイネーブル生成回路36にてクロック
信号（clkn), (clko）からデータの切替タイミングを検
出する。切替クロックイネーブル生成回路36は、図4(j)
に示すExNORゲート回路から演算結果、すなわちイネー
ブル信号42をクロック切替調整部32に出力する（図4(i)
を参照）。
変化した後の高速クロック信号（hclk）40の立上りタイ
ミングで入出力を行う。このタイミングでの入出力に際
してこれ以前にクロック選択信号の切替変化を知りたい
ので、切替クロックイネーブル生成回路36にてクロック
信号（clkn), (clko）からデータの切替タイミングを検
出する。切替クロックイネーブル生成回路36は、図4(j)
に示すExNORゲート回路から演算結果、すなわちイネー
ブル信号42をクロック切替調整部32に出力する（図4(i)
を参照）。
【００４０】クロック切替調整部32は、イネーブル信号
42の立上りタイミング以降をイネーブル期間とし、この
間にて外部から供給される高速なクロック信号（hclk）
40の最初の立上りで出力データ（selo）が記憶され、ク
ロック選択回路34bに出力される。
42の立上りタイミング以降をイネーブル期間とし、この
間にて外部から供給される高速なクロック信号（hclk）
40の最初の立上りで出力データ（selo）が記憶され、ク
ロック選択回路34bに出力される。
【００４１】クロック切替回路30は、正確なクロック切
替を行うために２つのクロック選択回路34a, 34bを用
い、切替クロックイネーブル生成回路36および高速クロ
ック信号40も用いる。本実施例のクロック切替回路10
は、クロック選択回路が１つで済むとともに、高速クロ
ック信号を不要にしても位相誤差の追従性のよいクロッ
クを提供することができる。
替を行うために２つのクロック選択回路34a, 34bを用
い、切替クロックイネーブル生成回路36および高速クロ
ック信号40も用いる。本実施例のクロック切替回路10
は、クロック選択回路が１つで済むとともに、高速クロ
ック信号を不要にしても位相誤差の追従性のよいクロッ
クを提供することができる。
【００４２】本実施例のクロック切替回路10を適用した
周辺回路の関係を簡単に説明する。クロック切替回路10
は、クロックの位相誤差を考慮したクロック信号を供給
するクロック供給回路の最終段に用いられる。 出力し
たクロック信号は、入力データをサンプリングするサン
プリング回路のサンプリングタイミングを提供するため
に用いる。サンプリング回路には、たとえば、フリップ
フロップ回路またはレジスタを使用する。
周辺回路の関係を簡単に説明する。クロック切替回路10
は、クロックの位相誤差を考慮したクロック信号を供給
するクロック供給回路の最終段に用いられる。 出力し
たクロック信号は、入力データをサンプリングするサン
プリング回路のサンプリングタイミングを提供するため
に用いる。サンプリング回路には、たとえば、フリップ
フロップ回路またはレジスタを使用する。
【００４３】クロック切替回路10は、周辺に各種の信号
を供給する回路が配設されている。これらの回路には、
クロック生成回路48、位相誤差検出回路50、クロック選
択信号生成回路52がある。クロック生成回路48は、クロ
ック切替回路10に生成したクロック信号18a〜18dを供給
する。クロック信号18a〜18dは、前述したように互いに
位相誤差を有する信号である。クロック信号のそれぞれ
が有する位相誤差は、所定の量の整数倍にしてもよい
し、180°を除く任意の位相誤差にしてもよい。クロッ
ク生成回路48には、正確なクロック信号を生成するため
に、PLL回路を含むように構成してもよい。
を供給する回路が配設されている。これらの回路には、
クロック生成回路48、位相誤差検出回路50、クロック選
択信号生成回路52がある。クロック生成回路48は、クロ
ック切替回路10に生成したクロック信号18a〜18dを供給
する。クロック信号18a〜18dは、前述したように互いに
位相誤差を有する信号である。クロック信号のそれぞれ
が有する位相誤差は、所定の量の整数倍にしてもよい
し、180°を除く任意の位相誤差にしてもよい。クロッ
ク生成回路48には、正確なクロック信号を生成するため
に、PLL回路を含むように構成してもよい。
【００４４】位相誤差検出回路50は、入力データ54とク
ロック切替回路10が出力するクロック信号26をそれぞれ
入力し、入力データ54とクロック信号54との位相のずれ
を誤差として検出する機能を有している。位相誤差検出
回路50は、検出した位相誤差信号56をクロック選択信号
生成回路52に供給する。
ロック切替回路10が出力するクロック信号26をそれぞれ
入力し、入力データ54とクロック信号54との位相のずれ
を誤差として検出する機能を有している。位相誤差検出
回路50は、検出した位相誤差信号56をクロック選択信号
生成回路52に供給する。
【００４５】クロック選択信号生成回路52は、供給され
る位相誤差の大きさに対応するクロック信号が供給され
る選択位置を示す２ビットのデータを生成する。クロッ
ク生成回路48の生成するクロック信号18a〜18dと４つの
信号から１つの信号を選択するためである。この２ビッ
トのデータがクロック選択信号（seln）22である。
る位相誤差の大きさに対応するクロック信号が供給され
る選択位置を示す２ビットのデータを生成する。クロッ
ク生成回路48の生成するクロック信号18a〜18dと４つの
信号から１つの信号を選択するためである。この２ビッ
トのデータがクロック選択信号（seln）22である。
【００４６】また、前述した実施例の変形例を説明す
る。この変形例において切替タイミング生成部12は、図
６に示すように、３つの排他的反転論理和ゲート回路
（以下、ExNORゲート回路という）122, 124, 126を用い
る。ExNORゲート回路122には、クロック信号18a, 18bが
供給され、ExNORゲート回路124には、クロック信号18c,
18dが供給される。そして、ExNORゲート回路126には、
ExNORゲート回路122, 124からの出力信号12a, 12bが供
給される。ExNORゲート回路126は、クロック信号（ncl
k）20としてクロック切替調整部14に供給する。
る。この変形例において切替タイミング生成部12は、図
６に示すように、３つの排他的反転論理和ゲート回路
（以下、ExNORゲート回路という）122, 124, 126を用い
る。ExNORゲート回路122には、クロック信号18a, 18bが
供給され、ExNORゲート回路124には、クロック信号18c,
18dが供給される。そして、ExNORゲート回路126には、
ExNORゲート回路122, 124からの出力信号12a, 12bが供
給される。ExNORゲート回路126は、クロック信号（ncl
k）20としてクロック切替調整部14に供給する。
【００４７】この場合の動作を図７のタイミングチャー
トを参照しながら説明する。図7(a)〜図7(d)は、前述し
た４つのクロック信号（clk0〜clk3）である。外部から
供給されるクロック選択信号（seln）22は、図7(e)に示
すように、時刻t2, t4, t6で変化するようにそれぞれ、
データ「０」、「２」、「１」、「３」が供給されてい
る。
トを参照しながら説明する。図7(a)〜図7(d)は、前述し
た４つのクロック信号（clk0〜clk3）である。外部から
供給されるクロック選択信号（seln）22は、図7(e)に示
すように、時刻t2, t4, t6で変化するようにそれぞれ、
データ「０」、「２」、「１」、「３」が供給されてい
る。
【００４８】切替タイミング生成部12の出力信号である
クロック信号（nclk）20は、クロック信号のレベルがす
べてLであるから、レベルHになる。クロック切替調整部
14は、供給されているクロック選択信号（seln）のデー
タ「０」をそのまま出力データ（selo）24として出力す
る。この結果、クロック選択部16は、クロック信号（cl
k0）を出力する。クロック信号（clk0）は、時刻t1まで
レベルLである。
クロック信号（nclk）20は、クロック信号のレベルがす
べてLであるから、レベルHになる。クロック切替調整部
14は、供給されているクロック選択信号（seln）のデー
タ「０」をそのまま出力データ（selo）24として出力す
る。この結果、クロック選択部16は、クロック信号（cl
k0）を出力する。クロック信号（clk0）は、時刻t1まで
レベルLである。
【００４９】時刻t1でクロック信号（clk0）がレベルH
になることにより、図7(f)のクロック信号（nclk）がレ
ベルLに立ち下がる。しかしながら、クロック切替調整
部14は、アクティブHのため出力を変化させない。時刻t
2でクロック選択信号(seln）のデータが「２」になる。
しかしながら、クロック信号（nclk）がレベルLである
ことから、出力データ（selo）24は「０」のままであ
る。
になることにより、図7(f)のクロック信号（nclk）がレ
ベルLに立ち下がる。しかしながら、クロック切替調整
部14は、アクティブHのため出力を変化させない。時刻t
2でクロック選択信号(seln）のデータが「２」になる。
しかしながら、クロック信号（nclk）がレベルLである
ことから、出力データ（selo）24は「０」のままであ
る。
【００５０】時刻t3でクロック信号（clk0）がレベルH
に立ち上がる。このとき、初めてクロック切替調整部14
は、クロック選択信号のデータ「２」を取り込んで、出
力データ（selo：「２」）を出力する。したがって、時
刻t3からクロック信号（clk2）が出力される。切替タイ
ミング生成部12は、このように最も遅い位相誤差を有す
るクロック信号（clk3）の立ち上がるタイミングでデー
タ切替えを行っている（図7(f)を参照）。
に立ち上がる。このとき、初めてクロック切替調整部14
は、クロック選択信号のデータ「２」を取り込んで、出
力データ（selo：「２」）を出力する。したがって、時
刻t3からクロック信号（clk2）が出力される。切替タイ
ミング生成部12は、このように最も遅い位相誤差を有す
るクロック信号（clk3）の立ち上がるタイミングでデー
タ切替えを行っている（図7(f)を参照）。
【００５１】時刻t4でクロック選択信号のデータ「１」
が供給される。クロック信号（clk0）は、レベルLでデ
ータの変化をクロック信号の選択に反映させない。時刻
t5にてクロック信号（clk0）が立ち上がる。クロック選
択部16は、供給されるデータ「１」に対応してクロック
信号（clk1）の波形を選択して出力する。
が供給される。クロック信号（clk0）は、レベルLでデ
ータの変化をクロック信号の選択に反映させない。時刻
t5にてクロック信号（clk0）が立ち上がる。クロック選
択部16は、供給されるデータ「１」に対応してクロック
信号（clk1）の波形を選択して出力する。
【００５２】これまでと同様に、時刻t6でクロック選択
信号（seln）のデータが「３」になるが、時刻t7までク
ロック切替調整部14に取り込まれない。時刻t7でクロッ
ク信号（clk0）がレベルHになるから、クロック選択部1
6は、時刻t7以降のクロック信号（clk3）の波形をデー
タ変更されるまで出力する。
信号（seln）のデータが「３」になるが、時刻t7までク
ロック切替調整部14に取り込まれない。時刻t7でクロッ
ク信号（clk0）がレベルHになるから、クロック選択部1
6は、時刻t7以降のクロック信号（clk3）の波形をデー
タ変更されるまで出力する。
【００５３】本実施例は、先の実施例のように正確なク
ロック信号に切り替えて送出するとともに、位相誤差の
補正したクロック信号に切り替えてもクロック信号の切
替えが出力データ（selo）の切替え位置からわかるよう
に選択したクロック信号の半周期以内で行われ、同期の
引き込みの時間も短時間で済む。そこで、サンプリング
動作やシステム内部の各動作に対する追従性もよく、適
用した装置を安定に動作させることができる。
ロック信号に切り替えて送出するとともに、位相誤差の
補正したクロック信号に切り替えてもクロック信号の切
替えが出力データ（selo）の切替え位置からわかるよう
に選択したクロック信号の半周期以内で行われ、同期の
引き込みの時間も短時間で済む。そこで、サンプリング
動作やシステム内部の各動作に対する追従性もよく、適
用した装置を安定に動作させることができる。
【００５４】本構成は、イネーブル信号および高速なク
ロック信号（hclk）を使用することなく、部品点数を削
減し、マスク処理部128だけを追加するだけで所望のク
ロック信号を切り替えて出力させることができる点にお
いてとくに、優れた構成である。
ロック信号（hclk）を使用することなく、部品点数を削
減し、マスク処理部128だけを追加するだけで所望のク
ロック信号を切り替えて出力させることができる点にお
いてとくに、優れた構成である。
【００５５】次にクロック切替回路10の他の実施例を説
明する。クロック切替回路10は、クロック切替調整部1
4、クロック選択部16およびマスク処理部128を含む。ク
ロック切替調整部14は、前述した実施例と同じレジスタ
またはフリップフロップ回路を使用している。クロック
切替調整部14には、データをクロック信号の立下りで取
り込むようにクロック端子Cに反転素子14aが配設されて
いる。
明する。クロック切替回路10は、クロック切替調整部1
4、クロック選択部16およびマスク処理部128を含む。ク
ロック切替調整部14は、前述した実施例と同じレジスタ
またはフリップフロップ回路を使用している。クロック
切替調整部14には、データをクロック信号の立下りで取
り込むようにクロック端子Cに反転素子14aが配設されて
いる。
【００５６】クロック選択部16には、クロック選択回路
160, 162が備えられている。クロック選択回路160は、
クロック選択信号（seln）22として供給されるデータに
対応するクロック信号26aを選択してマスク処理部128の
一端側に出力する。また、クロック選択回路160は、出
力データ（selo）24として供給されるデータに対応する
クロック信号26bを選択してマスク処理部128の他端側に
出力する。
160, 162が備えられている。クロック選択回路160は、
クロック選択信号（seln）22として供給されるデータに
対応するクロック信号26aを選択してマスク処理部128の
一端側に出力する。また、クロック選択回路160は、出
力データ（selo）24として供給されるデータに対応する
クロック信号26bを選択してマスク処理部128の他端側に
出力する。
【００５７】マスク処理部128には、供給されるクロッ
ク信号26a, 26bの論理和演算を行う論理和ゲート回路が
含まれる。マスク処理部128は、クロック信号26a, 26b
が互いに異なるレベルにあるとき、レベルHの信号でレ
ベルLの領域にある信号をマスクする機能を有する。マ
スク処理部128は、処理した信号をクロック信号26とし
て出力するとともに、この信号26をクロック切替調整部
14にも供給する。クロック信号26は、クロック切替調整
部14で使用するクロック信号でもある。
ク信号26a, 26bの論理和演算を行う論理和ゲート回路が
含まれる。マスク処理部128は、クロック信号26a, 26b
が互いに異なるレベルにあるとき、レベルHの信号でレ
ベルLの領域にある信号をマスクする機能を有する。マ
スク処理部128は、処理した信号をクロック信号26とし
て出力するとともに、この信号26をクロック切替調整部
14にも供給する。クロック信号26は、クロック切替調整
部14で使用するクロック信号でもある。
【００５８】本実施例のクロック切替回路10の動作を図
９を用いて説明する。図9(a)〜図9(d)のクロック信号
は、位相の異なるクロック信号（clk0〜clk3）である。
また、図9(e)は、クロック選択信号（seln）のデータの
切替り状況を示している。時刻t0でクロック選択信号
（seln）のデータ「０」がクロック切替調整回路14に供
給されている。クロック切替調整回路14は、クロック端
子に供給されるクロック信号26の立上りで供給されるデ
ータを記憶し、出力する。
９を用いて説明する。図9(a)〜図9(d)のクロック信号
は、位相の異なるクロック信号（clk0〜clk3）である。
また、図9(e)は、クロック選択信号（seln）のデータの
切替り状況を示している。時刻t0でクロック選択信号
（seln）のデータ「０」がクロック切替調整回路14に供
給されている。クロック切替調整回路14は、クロック端
子に供給されるクロック信号26の立上りで供給されるデ
ータを記憶し、出力する。
【００５９】時刻t0〜時刻t1までの間でクロック選択信
号が「０」であるから、クロック選択回路160は、クロ
ック信号（clk0）の波形をクロック信号（clkn）として
出力する。クロック信号（clk0）の波形が示すように、
この間でクロック信号が立ち上がり、マスク処理部128
に供給される（図9(f)を参照）。このとき、クロック切
替調整部14には、データ「０」が供給されていることか
ら、出力データ「０」がクロック選択回路162に供給さ
れる（図9(g)を参照）。クロック選択回路162は、図9
(h)に示すようにクロック信号（clk0）を出力する。
号が「０」であるから、クロック選択回路160は、クロ
ック信号（clk0）の波形をクロック信号（clkn）として
出力する。クロック信号（clk0）の波形が示すように、
この間でクロック信号が立ち上がり、マスク処理部128
に供給される（図9(f)を参照）。このとき、クロック切
替調整部14には、データ「０」が供給されていることか
ら、出力データ「０」がクロック選択回路162に供給さ
れる（図9(g)を参照）。クロック選択回路162は、図9
(h)に示すようにクロック信号（clk0）を出力する。
【００６０】時刻t1でクロック選択信号（seln）がデー
タ「２」に変更されると、クロック選択回路160は、直
ちにクロック信号(clk2）を出力する。この段階でクロ
ック切替調整部14には、立ち下がるタイミング信号が供
給されないので、結果的にデータ「０」の出力状態が時
刻t2まで継続する。したがって、クロック選択回路162
は、クロック信号（clko）を出力する。マスク処理部12
8は、クロック信号（clkn), (clko）に対する論理和演
算を行って、レベルHが時刻t2まで続く。これにより、
図9(f)のクロック信号（clkn）が示すような２重に１つ
のデータに対してサンプリングすることを避けることが
できる。
タ「２」に変更されると、クロック選択回路160は、直
ちにクロック信号(clk2）を出力する。この段階でクロ
ック切替調整部14には、立ち下がるタイミング信号が供
給されないので、結果的にデータ「０」の出力状態が時
刻t2まで継続する。したがって、クロック選択回路162
は、クロック信号（clko）を出力する。マスク処理部12
8は、クロック信号（clkn), (clko）に対する論理和演
算を行って、レベルHが時刻t2まで続く。これにより、
図9(f)のクロック信号（clkn）が示すような２重に１つ
のデータに対してサンプリングすることを避けることが
できる。
【００６１】時刻t2でクロック信号（clkn）26aとクロ
ック信号（clko）26bの論理和出力がレベルHからLに立
ち下がる（図9(i)を参照）。これにより、クロック切替
調整部14は、図9(h)に示すようにデータ「２」を記憶
し、出力する。
ック信号（clko）26bの論理和出力がレベルHからLに立
ち下がる（図9(i)を参照）。これにより、クロック切替
調整部14は、図9(h)に示すようにデータ「２」を記憶
し、出力する。
【００６２】時刻t3でクロック選択回路160は、供給さ
れるデータ「１」に応じてクロック信号（clk1）を出力
する。一方、クロック切替調整回路14には、この段階で
立ち下がる信号が入力されないので、データ「２」を継
続して出力する。これらの供給されるデータに基づいて
クロック選択回路160, 162は、レベルH, Lをマスク処理
部128に供給する。マスク処理部128は、図9(i)に示すよ
うにクロック信号（clk）を立ち上げて時刻t4までレベ
ルHを続ける。
れるデータ「１」に応じてクロック信号（clk1）を出力
する。一方、クロック切替調整回路14には、この段階で
立ち下がる信号が入力されないので、データ「２」を継
続して出力する。これらの供給されるデータに基づいて
クロック選択回路160, 162は、レベルH, Lをマスク処理
部128に供給する。マスク処理部128は、図9(i)に示すよ
うにクロック信号（clk）を立ち上げて時刻t4までレベ
ルHを続ける。
【００６３】時刻t4ではクロック信号（clk2）がレベル
Lになるから、このタイミングでクロック切替調整部14
は、新たなデータ「１」を記憶し、クロック選択回路16
2に出力する。
Lになるから、このタイミングでクロック切替調整部14
は、新たなデータ「１」を記憶し、クロック選択回路16
2に出力する。
【００６４】なお、図９の時間間隔Tは、４つのクロッ
ク信号の位相誤差すべての時間を示している。
ク信号の位相誤差すべての時間を示している。
【００６５】このようにして図9(f)のように、一つのデ
ータをサンプリングした後、クロック選択信号が変化す
る、すなわちデータ値が変わることによって出力される
クロック信号に余分な立上りの発生を防止することがで
き、安定なデータクロック信号を供給することができ
る。
ータをサンプリングした後、クロック選択信号が変化す
る、すなわちデータ値が変わることによって出力される
クロック信号に余分な立上りの発生を防止することがで
き、安定なデータクロック信号を供給することができ
る。
【００６６】また、クロック信号の位相を早めるように
選択する場合、すなわちデータ値が前の選択したデータ
値「２」より小さい値「１」になる場合、現在出力して
いるクロック信号（clk）がレベルL期間中であってもク
ロック選択信号のデータに基づいて選択されたクロック
信号が立ち上がっていると、その選択されたクロックの
タイミングを反映したクロック信号（clk）を出力する
ことができ、この場合、位相誤差の補正にともなう追従
性を最もよくすることができる。
選択する場合、すなわちデータ値が前の選択したデータ
値「２」より小さい値「１」になる場合、現在出力して
いるクロック信号（clk）がレベルL期間中であってもク
ロック選択信号のデータに基づいて選択されたクロック
信号が立ち上がっていると、その選択されたクロックの
タイミングを反映したクロック信号（clk）を出力する
ことができ、この場合、位相誤差の補正にともなう追従
性を最もよくすることができる。
【００６７】以上のように構成することにより、切替タ
イミング生成部を配設し、従来のクロック切替回路で使
用した切替クロックイネーブル生成回路および高速なク
ロック信号の使用をなくしてクロック選択に応じた位相
の異なる所望のクロック信号を出力させることにより、
回路構成を簡素化することができる。クロック切替回路
を適用する装置の小型化に寄与することができる。特
に、クロック選択部は、クロック選択回路を一つだけで
済ませても一つのデータを２重サンプリングさせること
なく、確実なクロック信号を切り替えて出力させること
ができる。
イミング生成部を配設し、従来のクロック切替回路で使
用した切替クロックイネーブル生成回路および高速なク
ロック信号の使用をなくしてクロック選択に応じた位相
の異なる所望のクロック信号を出力させることにより、
回路構成を簡素化することができる。クロック切替回路
を適用する装置の小型化に寄与することができる。特
に、クロック選択部は、クロック選択回路を一つだけで
済ませても一つのデータを２重サンプリングさせること
なく、確実なクロック信号を切り替えて出力させること
ができる。
【００６８】また、クロック切替回路は、従来のクロッ
ク切替回路で用いたイネーブル信号生成および高速なク
ロック信号を省略することによりこれらの信号生成にて
使用する部品点数を削減し、クロック信号を出力する最
終段にマスク処理部を配設するだけで位相の異なる所望
のクロック信号を出力させることができ、クロック切替
回路を適用する装置の小型化に寄与することができる。
ク切替回路で用いたイネーブル信号生成および高速なク
ロック信号を省略することによりこれらの信号生成にて
使用する部品点数を削減し、クロック信号を出力する最
終段にマスク処理部を配設するだけで位相の異なる所望
のクロック信号を出力させることができ、クロック切替
回路を適用する装置の小型化に寄与することができる。
【００６９】
【発明の効果】このように本発明のクロック切替回路に
よれば、複数のクロック信号に対するマスク手段を配設
し、従来のクロック切替回路で使用した切替クロックイ
ネーブル生成回路および高速なクロック信号の使用をな
くしてクロック選択に応じた位相の異なる所望のクロッ
ク信号を出力させることにより、回路構成を簡素化する
ことができる。クロック切替回路を適用する装置の小型
化に寄与することができる。
よれば、複数のクロック信号に対するマスク手段を配設
し、従来のクロック切替回路で使用した切替クロックイ
ネーブル生成回路および高速なクロック信号の使用をな
くしてクロック選択に応じた位相の異なる所望のクロッ
ク信号を出力させることにより、回路構成を簡素化する
ことができる。クロック切替回路を適用する装置の小型
化に寄与することができる。
【００７０】また、クロック切替回路は、従来のクロッ
ク切替回路で用いたイネーブル信号生成および高速なク
ロック信号を省略することにより使用する部品点数を削
減し、クロック信号を出力する最終段にマスク手段を配
設するだけで位相の異なる所望のクロック信号を出力さ
せることができ、クロック切替回路を適用する装置の小
型化に寄与することができる。
ク切替回路で用いたイネーブル信号生成および高速なク
ロック信号を省略することにより使用する部品点数を削
減し、クロック信号を出力する最終段にマスク手段を配
設するだけで位相の異なる所望のクロック信号を出力さ
せることができ、クロック切替回路を適用する装置の小
型化に寄与することができる。
【図１】本発明のクロック切替回路の概略的な構成を示
すブロック図である。
すブロック図である。
【図２】図１のクロック切替回路の動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図３】従来のクロック切替回路の概略的な構成を示す
ブロック図である。
ブロック図である。
【図４】図３のクロック切替回路の動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図５】図１のクロック切替回路の周辺回路の構成を説
明するブロック図である。
明するブロック図である。
【図６】図１の切替タイミング生成部の他の構成を示す
回路図である。
回路図である。
【図７】図６の構成を適用したクロック切替回路の動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図８】クロック切替回路における他の実施例の概略的
な構成を示すブロック図である。
な構成を示すブロック図である。
【図９】図８のクロック切替回路の動作を説明するタイ
ミングチャートである。
ミングチャートである。
10 クロック切替回路
12 切替タイミング生成部
14 クロック切替調整部
16 クロック選択部
128 マスク処理部
160, 162 クロック選択回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年９月２４日（２００２．９．２
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】伝送システムの受信装置や映像再生装置
等においてデータ再生を行う場合、供給されるデータを
装置が有するクロック信号でサンプリングし、この入力
データから信号を再生する信号処理が行われる。この入
力データは、２値の基準信号に対して位相誤差（ジッ
タ）を含んでいる。このような位相誤差を含むデータの
入力に対応するため、クロック切替回路が用いられてい
る。
等においてデータ再生を行う場合、供給されるデータを
装置が有するクロック信号でサンプリングし、この入力
データから信号を再生する信号処理が行われる。この入
力データは、２値の基準信号に対して位相誤差（ジッ
タ）を含んでいる。このような位相誤差を含むデータの
入力に対応するため、クロック切替回路が用いられてい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】クロック切替回路は、各クロックが有する
位相誤差、すなわちジッタに応じてクロック選択信号を
切り替えることによりデータを正確にサンプリングする
ようにクロック信号をサンプリング回路に供給する。し
かしながら、クロック切替回路は、クロック選択信号の
切替えが選んだクロック信号の立上りと一致しなかった
とき、一つのデータに対してクロック信号が２回立ち上
がってしまう場合がある。サンプリング回路は、このク
ロック信号を受けると、一つのデータに対する本来行う
１回のサンプリングでなく、連続２回サンプリング（２
重サンプリング）を行うことになる。この結果、適用し
ている装置やシステムは、たとえば、あらかじめ設定し
たデータフォーマットと供給されたデータとの関係に不
一致が生じ、誤って供給される場合がある。
位相誤差、すなわちジッタに応じてクロック選択信号を
切り替えることによりデータを正確にサンプリングする
ようにクロック信号をサンプリング回路に供給する。し
かしながら、クロック切替回路は、クロック選択信号の
切替えが選んだクロック信号の立上りと一致しなかった
とき、一つのデータに対してクロック信号が２回立ち上
がってしまう場合がある。サンプリング回路は、このク
ロック信号を受けると、一つのデータに対する本来行う
１回のサンプリングでなく、連続２回サンプリング（２
重サンプリング）を行うことになる。この結果、適用し
ている装置やシステムは、たとえば、あらかじめ設定し
たデータフォーマットと供給されたデータとの関係に不
一致が生じ、誤って供給される場合がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、サンプリングデータは、クロック切
替回路が生成したサンプリング用クロック信号に同期し
ているから、適用した装置内でも使用される。ところ
で、上述したようにクロック信号が２重のパルスを含ん
でいると、装置内の同期回路は、同期回路の動作タイミ
ングがずれて誤動作してしまう可能性がある。
替回路が生成したサンプリング用クロック信号に同期し
ているから、適用した装置内でも使用される。ところ
で、上述したようにクロック信号が２重のパルスを含ん
でいると、装置内の同期回路は、同期回路の動作タイミ
ングがずれて誤動作してしまう可能性がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】クロック生成回路には、PLL（Phase Locke
d Loop）回路が含まれている。PLL回路は、上述した複
数のクロック信号より高速なクロック信号を生成する。
高速なクロック信号は、この高速なクロック信号の周期
の整数倍を各クロック信号の有する位相誤差に対応する
関係から生成する。
d Loop）回路が含まれている。PLL回路は、上述した複
数のクロック信号より高速なクロック信号を生成する。
高速なクロック信号は、この高速なクロック信号の周期
の整数倍を各クロック信号の有する位相誤差に対応する
関係から生成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】クロック選択部16は、４つの入力信号から
１つ出力を選択するセレクタ回路である。クロック選択
部16には、４つの入力ポートd0, d1, d2, d3にそれぞ
れ、外部から供給されるクロック信号18a〜18dが入力さ
れる。クロック選択部16は、クロック信号18a〜18dのう
ち、選択端子Sに供給される出力データ24に応じて一つ
のクロック信号を選択して出力端子yからクロック信号
（clk）26を出力する。
１つ出力を選択するセレクタ回路である。クロック選択
部16には、４つの入力ポートd0, d1, d2, d3にそれぞ
れ、外部から供給されるクロック信号18a〜18dが入力さ
れる。クロック選択部16は、クロック信号18a〜18dのう
ち、選択端子Sに供給される出力データ24に応じて一つ
のクロック信号を選択して出力端子yからクロック信号
（clk）26を出力する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】クロック選択部34は、クロック選択回路34
a, 34bを有している。クロック選択回路34a, 34bには、
クロック信号（clk0〜clk3）がそれぞれ供給され、クロ
ック選択回路34a, 34bにそれぞれ供給されるデータ値に
応じたクロック信号（clk0〜clk3）が一つずつ選択され
て出力される。
a, 34bを有している。クロック選択回路34a, 34bには、
クロック信号（clk0〜clk3）がそれぞれ供給され、クロ
ック選択回路34a, 34bにそれぞれ供給されるデータ値に
応じたクロック信号（clk0〜clk3）が一つずつ選択され
て出力される。
Claims (8)
- 【請求項１】 外部から供給される互いに位相の異なる
複数のクロック信号を選択するクロック選択信号を一時
記憶し、かつ前記クロック信号の切替えを行うタイミン
グ信号のレベル変化に応じて前記クロック選択信号を出
力するクロック切替調整手段と、 前記複数のクロック信号のうち、前記クロック選択信号
に応じて選択したクロック信号を出力するクロック出力
手段と、 前記複数のクロック信号のレベル変化を考慮して前記タ
イミング信号を所定のレベルにマスクさせて生成するマ
スク手段とを含むことを特徴とするクロック切替回路。 - 【請求項２】 請求項１に記載の回路において、前記マ
スク手段は、前記複数のクロック信号が入力され、該入
力されたクロック信号に対する論理和をとり、かつ該論
理演算の結果を反転させて得られた出力信号を前記タイ
ミング信号として出力することを特徴とするクロック切
替回路。 - 【請求項３】 請求項１に記載の回路において、前記マ
スク手段は、前記複数のクロック信号が入力され、該複
数のクロック信号に対して排他的論理和をとり、かつ該
論理演算の結果を反転させて得られた出力信号を前記タ
イミング信号として出力することを特徴とするクロック
切替回路。 - 【請求項４】 請求項３に記載の回路において、前記マ
スク手段は、前記クロック信号の本数ｎ（ｎは自然数）
に応じて前記排他的論理和の反転演算を行う２入力のゲ
ート回路を（ｎ−１）個含み、該ゲート回路によって前
記タイミング信号を前記クロック出力手段に出力するこ
とを特徴とするクロック切替回路。 - 【請求項５】 請求項１ないし４のいずれか一項に記載
の回路において、前記複数のクロック信号は、任意の位
相誤差を有することを特徴とするクロック切替回路。 - 【請求項６】 外部から供給される互いに位相の異なる
複数のクロック信号を選択する外部から供給されるクロ
ック選択信号を第１クロック選択信号として一時記憶
し、前記クロック信号の切替えを行うタイミング信号の
レベル変化に応じてクロック選択信号を第２クロック選
択信号として出力するクロック切替調整手段と、 前記複数のクロック信号のうち、第１クロック選択信号
および第２クロック選択信号のそれぞれに応じて選択し
た２つのクロック信号を出力するクロック出力手段と、 前記選択した２つのクロック信号がレベル変化する位相
誤差の範囲にあるレベルを所定のレベルにマスクさせた
クロック信号を出力するマスク手段とを含み、 該クロック信号は、前記タイミング信号として前記クロ
ック切替調整手段に入力することを特徴とするクロック
切替回路。 - 【請求項７】 請求項６に記載の回路において、前記ク
ロック出力手段は、第１クロック選択信号に応じて前記
複数のクロック信号を選択して出力する第１のクロック
選択手段と、 第２クロック選択信号に応じて前記複数のクロック信号
を選択して出力する第２のクロック選択手段とを含み、 前記マスク手段は、第１および第２クロック選択信号に
対する論理和を出力する論理和手段を有し、該論理和の
演算結果を前記タイミング信号および最終のクロック信
号として出力することを特徴とするクロック切替回路。 - 【請求項８】 請求項６または７に記載の回路におい
て、前記複数のクロック信号は、任意の位相誤差を有す
ることを特徴とするクロック切替回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004067A JP3593104B2 (ja) | 2002-01-11 | 2002-01-11 | クロック切替回路 |
| US10/252,087 US6845490B2 (en) | 2002-01-11 | 2002-09-23 | Clock switching circuitry for jitter reduction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004067A JP3593104B2 (ja) | 2002-01-11 | 2002-01-11 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003208400A true JP2003208400A (ja) | 2003-07-25 |
| JP3593104B2 JP3593104B2 (ja) | 2004-11-24 |
Family
ID=19190952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002004067A Expired - Fee Related JP3593104B2 (ja) | 2002-01-11 | 2002-01-11 | クロック切替回路 |
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|---|---|
| US (1) | US6845490B2 (ja) |
| JP (1) | JP3593104B2 (ja) |
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