JPH06508704A - 非同期パイプラインにおける条件検出 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 非同期パイプラインにおける条件検出 本発明は、非同期パイプラインにおける条件検出に関する。

パイプラインは、コンピュータ構成においてシステム・スルーブツトの高速化の ために使用される機構である。これは、プロダクト（データ）が連続したステー ジ（回路）を流れ１、各ステージ内でプロダクト（データ）を処理するためにオ ペレーションが実行される、プロダクション・ラインに類似する。パイプライン 機構の使用は個々のデータ要素がパイプラインを横断するのにかかる時間（待ち 時間）を短縮することはないが、与えられた時間内に処理されるデータ要素の量 （スルーブツト）を増加させる。このことは、パイプラインを含むオペレージラ ンが単純に保持されることができ、各オペレージジンは現要素がそのステージを 通過すると同時に後続する要素の処理を開始するため達成される。同様な組み合 わせのオペレーションからなるパイプラインを用いない装置は、多数の要素のう ちのある一つの要素の処理が、後続の要素が処理される前に完遂されることを必 要とする。コンピュータ・パイプライン・システムは一般的に同期である。その 様なシステムにおいては、いくつかのステージが“ロックステップ°方式で動作 する。全てのステージがオペレーションを完了しデータが後続のステージに転送 された際に、全体的なりロック信号が発信される。このことを簡便に設計するこ とができると共に解析することができる単純な構造を提供する。当然、パイプラ インのクロック周期は、最も遅いパイプラインがその処理を完了するのに要する 最小限の時間に限定される。この様にして導き出されたクロック周波数がそのパ イプラインのスループットを決定する。パイプラインの待ち時間は、クロック周 期にパイプライン・ステージ数を乗じたものであり、通常はバイブライニングを 持たない同等なロジックの処理時間に比べて多少長くなる。

例えば、それぞれ５０ＭＨｚ、１０ＭＨｚ、３０ＭＨｚのクロック周波数を持つ ３つの要素からなる同期バイブラインにおいてそれぞれが独立して動作するとき 、すべての要素が適正に機能する場合、システムの最大クロック周波数は１０Ｍ Ｈｚに限定される。この周波数がパイプラインのスループットを決定する。最も 遅い要素が使用されていない場合でも、例えばパイプラインが消去され未だ完全 には再充填されていないため、システムは全体的なりロックに同期し、従ってよ り高速に動作することはできない。

非同期システムにおいても基本速度の限定は、前述されたケースにおける１０Ｍ Ｈｚのスルーブツト速度を選択するように適応し、これは最も遅い要素の速度と して提供されている。しかしながら、各要素は独自の速度で自由に動作し、ある オペレーションにおいて最も遅いユニットが使用されなかった場合、スルーブツ トは自動的に次に遅い要素のものへと上昇し、引用された例の場合、３０ＭＨｚ である。したがって、非同期パイプラインにおいて、待ち時間はステージ毎の個 々の時間の合計である。パイプラインはそのスループットと長さより大きな速度 で充填する。さらに、全てのパイプライン・ステージが一定の処理時間を必要と することはない。例えば、演算ロジック・ユニット（Ａ　Ｌ　Ｕ）は、足し算を 割り算よりはるかに高速に実行する。非同期パイプラインにおいては、それぞれ が全体的なスループットを最も遅い速度のものへ落とすことなくシングル・オペ レーションとして処理される。

論文“マイクロパイプラインズ（Ｍｉｃｒｏｐｉｐｅｌｉｎｅｓ）”　（アイ、 イー、スザーランド（Ｓａｌｈｕｌｕｄ、　１．　Ｅ、　）著、Ｃｕ＋ｍｕｉｃ ｓｌｉｏｎｓ　ｏｆ　ｔｈｅ　ＡＣＭ、Ｖｏｌ、３２．Ｎｏ、６１９１１９N６ 月発行、７２０−７３８頁、〕は、非非同期回路計の枠組みを記述している。非 同期パイプラインを制御するために使用され得る回路のライブラリが記述され、 前記非同期パイプラインは“マイクロパイプラインズとして参照され、電圧では なく単一の電気的移動を制御信号として使用してイベント制御される。ステージ 間のコミユニケージジンは東データ方式を使用する。一つの完全なデータ・ワー ドは、イベント制御ラインの単一のペアによって追随される。これらはデータが 有効である時およびデータがバイブライン内の次のステージによって受信された 時表示する。イベント制御は、情報を伝達するため電気的移動を使用することか ら、時々トランジション・シグナリングと呼ばれる。

マイクロパイプライン・アプローチはマイクロプロセッサを構成するのに使用す ることができる。マイクロプロセッサのデータ経路の各要素はマイクロパイプラ インのステージに一致するよう形成され得る。

マイクロプロセッサは、一般的な組合わせの読取り及び書込みバスを持った多数 のレジスタの形式のレジスタ・バンクを組み入れている。全てのレジスタは同じ 幅であり、例えば３２ビツトマイクロプロセツサにおいては３２ビット幅である 。マイクロプロセッサはバンクから１または２レジスタの内容を読出して命令を 実行し、読出された内容上のあるオペレーションを実行し、そしてそのオペレー ションの結果をレジスタ・バンク内の３番目のレジスタに書き戻す。ある命令に おいて読出されるレジスタの数はレジスタ・バンクの出力ポートの数によって制 限され、通常は２である。一つの命令が発行された後、命令デコーダが、読取ら れるべきレジスタ、およびその命令において確認されるオペレーションの結果が 書込まれるべきレジスタのアドレスを摘出する。これらのレジスタ・アドレスは 、命令の実行が開始できるよう、レジスタ・バンクに伝送される。オペランドが 読出され、モしてＡＬＵ等のプロセッシング・ユニットに伝送され、そこで結果 を提供するために、あるオペレージタンが実行される。短時間が経過した後に、 結果がレジスターバンクに帰着し、そして適切なレジスタに書込まれる。このよ うに、完遂されている際、特定のレジスタ内に書込まれる命令が発行され、その 特定のレジスタの読取りを試みる後続の命令が発行される場合、後続する命令は 進行中の命令が完遂されるまで遅延されなければならない。

前述された遅延読取り命令の問題点は、−例として非同期パイプラインにおける 条件付き情報の検出時に生じる困難がある。その様な状況においては、通常パイ プライン中におけるアイテムの存在を検出することと、それらのアイテムのパイ プライン内における位置の決定の両方が必要である。本発明の目的の一つは、非 同期パイプラインにおいて、条件付き情報を特定されるパイプラインを占拠する こと無く検出することを可能にする方法を提供することにより、前述の問題点を 克服することを可能にすることである。

本発明によると、非同期パイプラインのための条件検波器が提供され、そこにお いてパイプラインの各ステージは、検出されるべき条件がそのステージ内に設定 されているかどうかを示すシングル・ビットのデータを記憶するための条件記憶 手段を含み、あるステージに記憶されたデータがパイプラインの動作中にパイプ ライン内の次のステージに伝送される際に、そのステージの条件記憶手段内の前 記シングル・ビットは前記法のステージの条件記憶手段に伝送され、パイプライ ンのステージの条件記憶手段のいずれか一つが条件が設定されていることを示し ているかどうかを検出するための手段が提供され、そしてパイプラインのステー ジの条件記憶手段のいずれか一つが条件が設定されていることを示している場合 に条件設定出力を発生するための手段が提供される。

検出装置は、単純な配列のゲートとされることができ、各ステージにつき一つの ゲートがあり、それぞれ各ステージの条件記憶手段に接続される第一の入力と、 先行するステージのゲートの出力の一つに接続される第二の入力と、後続のステ ージのゲートの第二の入力に接続される一つの出力を有する。この様な配列は、 あるステージ内の条件ビットがそのステージが空にされる前に次のステージに複 写され、いずれかの空のステージが不設定の条件を示す場合に効果的である。こ の第二の要件は、条件ビットが、各ステージに結合のためのゲートをさらに提供 することにより、ビットを占拠するステージに結合される場合に達成され得る。

一方、このようなさらなるゲートは、各ステージが本質的に透過性である場合は 必要とされず、空である場合は自動的に不設定の条件を示す。

本発明は、あるレジスタが先行する命令によって書込まれるべきものである場合 に、そのレジスタが読取られることを妨害するためのロック回路を備える非同期 パイプライン・システムに、典型的に応用され得る。このような装置において、 非同期パイプラインは、複数のルジスタと、システムによって実行される一連の 命令を発生する手段と、一つの命令によって特定される一つあるいはそれ以上の レジスタの内容を読取る手段と、読出された内容上の命令によって特定されるオ ペレーションを実行して結果を生成するための手段と、命令によって特定される レジスタに結果を書込む手段と、進行中の命令によって書き込まれるレジスタの アイデンティティを記憶するための先入れ先出し方式（Ｆ　Ｉ　ＦＯ）・ロック 回路と、一つの命令によって特定されるレジスタがロック回路内で特定される場 合にその内容の読取りを遅らせるための手段を含むことがあり、ここにおいて前 記先入れ先出し方式の回路は、各要素が配列の列および行の交差点にそれぞれ配 置されるメモリ要素の二次元的な配列を含み、配列の列の数はレジスタの数に等 しく、各レジスタに関係するデータはそれぞれ対応する列に記憶され、配列の行 の数はロック回路内に記憶され得るレジスタ・アイデンティティの最大数に等し く、進行中の命令によって書込みされる各レジスタを、それぞれの行のメモリ要 素内のデータのシングル・ビットをその行および前記レジスタのそれぞれの列と の交差点に記憶することにより確認するための手段が提供され、前記データのシ ングル・ビットがそのレジスタのそれぞれの列内に記憶されているかどうかを検 査することによりレジスタに書込みがされるべきかどうかを判定する手段が提供 される。

このように、配列内の各メモリ要素は、通常ロジック・ゼロを記憶していると推 定されるが、記憶されるべき最初のレジスタ・アイデンティティが受信された際 に、そのレジスタと結合される列内の最底部の要素にロジック・ゼロが書き込ま れる。第二のレジスタ・アイデンティティが続いて記憶されると、最低行の次の 行およびその第二のレジスタに結合される列内のメモリ要素にロジック１が書き 込まれる。一度ＦＩＦＯの最低行に入力されるロジック１内に生じる命令が完了 すると、その最低行は消去されて、以前に最低行の次の行に記憶されていたビッ ト・パターンに置き換えられる。このようにいずれかのレジスタが処理中の命令 によって書き込まれなければならない場合、このことはそのレジスタに結合され る列ＦＩＦＯ要素を監視することによって簡単に検出され得る。その列内のどこ かにロジック１がある場合、そのレジスタは読み取ることができない。この条件 は単純な連続ゲートの使用により簡単に検出され得る。

次に、本発明の実施例を添付図面を参照して以下に説明する。

図１は、単純なマイクロパイプラインの概略図であり、図２は、図１に示された タイプの単純なマイクロパイプラインに適用される時の本発明の概略図、 図３は、図１に示されたタイプのマイクロパイプラインに適用される本発明の一 例の略図、 図４は、レジスタ・バンクの構造の説明図であって、その動作は本発明による条 件検出器の使用により制御することができ、図５は、図４のレジスタ・バンクの 内部構造の説明図、図６は読み取りバスの一つを参照にする図４のレジスタ・バ ンクに適するデコーダ配置の説明図、 図７は、図４に示されたタイプのレジスタ・バンクの非動機動作を達成するため に使用され得るタイプの入力／出力インタフェースを、２本の読み取りおよび一 本の書き込みバスを参照にして示す説明図、図８は、非動機動作するレジスタ・ バンクにおいて使用するための一般的なロック回路を示す説明図、 図９は、本発明の単純化された具体例において発生するビット・パターンを示し 、　図１０は本発明のロックＦＩＦＯにおける実施例を示し、図１１は、ＲＥＡ Ｄオペレーションが図１０のロックＦＩＦＯを使用して遅延される方法を図示し 、 図１２は、図１０のロックＦＩＦＯへのゼロ入力を確保するために構成される配 列を示し、 図１３は、図１０で示されたタイプのロックＦＩＦＯを内蔵するレジスタ・バン クにおいて読み取りをするレジスタを示し、図１４は、図１０で示されたタイプ のロックＦＩＦＯを内蔵するレジスタ・バンクへの書き込みオペレーションを示 ス。

図１は、先入れ先出しくＦＩＦＯ）方式のマイクロパイプラインの単純な例を図 示している。各長方形はラッチとして動作するレジスタを示す。文字Ｃを囲む各 ゲートは、先に参考にしたスザーランド（Ｓｗｔｈ＠口ｕｄ）による文献に記述 されたタイプのミューラ（ｋｌｗｌｌｕ）　Ｃ要素である。ミュー９０回路は２ つまたはそれ以上の入力と１つの出力を存する。それはその出力がある状態に強 制された際に、その出力状態をその入力の全てが同じ状態になるまで一定に維持 するという特性を持つ。したがって、回路の出力がロジック・ロウである場合、 全ての入力がハイになるまでロウのままである。そしてそれはその出力をハイに 移行し、この状態は全ての入力がロジック・ロウに戻るまで維持される。したが って、ミューラＣ要素は幾つかの考察への命題の移行のためのＡＮＤゲートとし て動作することができる（すなわち全ての入力がロウまたはハイ、したがって経 験的移行）。実際の電子機器はその入力上のロジック・レベルに対し敏感であり 、それ自体の変化に対してではないことを認識することが重要である。一つの入 力上での第二の変化は、ゲートがその出力を未だ変更していない場合は先行した 変化を無効にする。

図３において、データの流れが近接したレジスタ・ステージ間の矢印によって示 されている。データはレジスタ・チェーンを介して伝送され、あるレジスタ・ス テージの次のレジスタ・ステージにデータ伝送の要求が伝達され、そしてその要 求の受信の認識信号が返送された後に、回路は前記のあるレジスタ・ステージか らのデータを伝送するよう動作する。したがって、図示された回路において入力 要求信号が箪−のミュー９０回路を誘発し、入力データがそれぞれのレジスタに ラッチされることに起因する。このラッチングが完了すると認識信号が次のステ ージへの要求信号として発行される。処理は、その後データ入力がＦＩＦＯの出 力に達するまで継続され、そこにおいて°要求′が発行されそしてデータが移動 したことを示す外部認識信号が必要とされている。データ最初のレジスタ・ステ ージによって受信され、その時ＦＩＦＯ内に他のデータが存在しない場合、その 入力データはレジスタ・チェーンを介して右側のレジスタに敏速に通過する。

ＦＩＦＯ配列の説明を簡略化するために、図１内の右側にあるＦ［’Ｏレジスタ ・チェーン内の最後のレジスタは以下“ボトム°　・レジスタと称される。

マイクロパイプラインの状態に関する条件付き情報が検出されなければならない 状況が生じることがあり得る。例えば図１の単純な例において、レジスタのいず れかがデータを保持しているかどうかを判定することが必要となり得る。一方で は、レジスタのいずれかが特殊な種類のデータを保持しているかどうかを検出す ることが必要であり得る。この条件付き情報検出問題の解決への従来のアプロー チは、レジスタの内容を読み、そして比較することができる回路素子を提供する ことであるが、このアプローチは本質的に単純な基本構成ブロックを有する回路 に対し深刻な難点をもたらす。本発明は、マイクロパイプラインを介して流れる データに、データと共に流れ、そのデータにとって重要な条件付き情報を示すシ ングル・ビットの情報を組み入れることにより、条件付き情報検出問題の改善さ れた解決策を提供する。図２は、この提案の位置実施方法を示す。

図２は図１のものに類似の単純ＦＩＦＯ配列を示すが、図中の不必要な複雑性を 回避するため、要求および認識回路は省略されている。図１の場合と同様に、ビ ットは連続するレジスタート・ステージ間で伝送される。しかしながらそれに加 えて、各レジスタは、シングル・ビットの条件データが蓄積される記憶要素を含 む。条件データが記憶される、各レジスタのための記憶要素は、それぞれＯＲゲ ートに接続され、その出力はパイプライン内の次のステージのＯＲゲートの一方 の入力に接続される。ＯＲゲートの入力のどちらか一方がロジック“１°である 場合、条件設定出力自体もロジック“１”となる。この様に条件設定出力の監視 により単純化し、いずれかの１つのレジスタ・ステージ内の特殊な条件の存在が 読取り検出され得る。

図２の略図の正確なオペレーションのためには、いくつかの制限が維持されるこ とが必要である。第一に、条件ビットが、最初のステージが空になる前に最初の ステージから次のステージへ複写されなければならない。このことは、いずれか の“１”が少なくとも１つのステージに存在し、従って検出されることが可能で あることを確保するために必要である。このステージ間のオーバラップが確保さ れないと、条件ビットがあるステージから別のステージへ移動中であり、そして 未だどのステージにも存在しないという可能性がある。これが発生した場合、移 動中のビットは検出されず条件検出は失敗となる。

第二に、空のステージは、全ての条件ビットの結合に作用をもたらさないために 、非設定の条件を提供しなければならない。したがって、いずれの空のステージ 内においても条件記憶要素はロジック“０”を保持しなければならない。これは 、各ステージが°透過性”である場合、このステージ内の第一レジスタへ接続さ れるＯＲ回路への第二の入力がロジック“０”で保持される場合、ＦＩＦＯへの 入力が“１”を書込み中を除いてデフォルト・バリュー“０”ををする場合に達 成され得る。

パイプライン内の条件の状態についての結論が作成されている間は、パイプライ ンの第一ステージへは何も進入しないことを保証することが必要である。これが 保証されないと、準安定問題が生じる。いくつかのクラスのパイプラインにとっ てはこの事は問題ではないが、しかしながら、例えばある条件がパイプ内に存在 しない（例えば、ＡＬＵ条件コードの設定）時のみのパイプ内への進入がある。

そしてパイプラインのボトムから条件が消去され終わるまでは、パイプラインに 何も進入しない。この様なシステムにおいて、条件ビットがパイプラインの最後 のステージに到達すると、それは次のユニットから認識信号が受信されるまでそ こに残留する。パイプラインの最後のステージが消去される際、このことが自動 的に条件ビットを除去する。条件ビットが除去される時に、何かがパイプライン への進入を待っている場合、条件ロジックが条件が存在しないということを示し 、したがってパイプへのデータの流れは進行する。

非透過性レジスタの場合、空のレジスタと充満しているレジスタとを区別するた めに、図３に示されるような回路の提供によって条件付き情報が検出されること ができる。図３に示されるように、各レジスタは検出される条件に関する１ビツ トとそのレジスタが充満しているかどうかに関する１ビツトを記憶する。これら の２ビツトは、ＯＲゲートがそれぞれのレジスタが充滴状態で条件ビットが設定 されている場合にロジック“１°しか入力できないという各レジスタに関連して 、ＡＮＤゲートへの入力を提供する。このことは条件情報がそれが有効であると きのみに使用されることを保証する。

前述された条件付き情報検出のためのアプローチは、パイプラインに流入する情 報の全てが条件付き情報である状況にも適用されることができる。そこでパイプ ラインは伸縮性の条件記憶装置になる。そのような方法において使用されるＦＩ ＦＯの一例が以下に詳細に説明されるが、上述されたパイプライン内の条件付き 情報の検出へのアプローチは広範囲の状況に適用される。

図４は、マイクロパイプライン・アプローチの使用によって構成されるマイクロ プロセッサ内に備えられるレジスタ・バンクの動作を示す。マイクロプロセッサ の各データ経路はマイクロパイプラインのステージに符合して作成されることが できる。このことはマイクロパイプラインの本質的階層構造が、一つの要素が任 意の数のパイプライン・ステージを含むことができることを目的としている。

そのシステムは非同期であるが、ＲＥＡＤおよびＷＲＩＴＥオペレーションは管 理されなければならない。

レジスタ・バンクは一般的な組み合わせのＲＥＡＤおよびＷＲＩＴＥを伴った多 数のレジスタから構成される。全てのレジスタは等しい幅を有し、例えば、３２ ビツトのマイクロプロセッサについては全て３２ビツト幅である。マイクロプロ セッサはバンクから一つまたは二つのレジスタの内容を読出すことにより命令を 実行し、それらの上にあるオペレーションを実行し、そして回答または結果ヲハ ンク内の第三のレジスタに再度書込む。図４はこのオペレーションの高レベルな 外観を提示する。命令によって読取られるレジスタの数は、レジスターパンク上 の出力ポートの数によって限定され、通常は２である。命令デコーダは受信され た命令から読取られるレジスタ（ａＳｂ）およびオペレージコンの結果が書込ま れるレジスタ（Ｗ）のアドレスを摘出する。これらのアドレスは、命令の実行が 開始できるよう、レジスタ・バンク；こ伝送される。レジスタ（ａおよびｂ）か ら読出されたオペランドは、結果を提供するためにオペレーションが命令に従っ て実行されるＡＬＵに伝送される。オペレージジンが完了した後、結果はレジス タ・バンクに返送され、適切なレジスタ（Ｗ）に書込まれる。この様にレジスタ ａおよびｂからの読取りとレジスタＷへの書込みとの間には遅延が生じる。レジ スタＷがそのレジスタに結果が書込まれるまで後続の命令によって読取られるこ とはないことが重要である。

図５は典型的なレジスタ・バンクの内部構造をＡバス・フントロール・ロジック を参照して提示する。他のパスは同様である。各レジスタはレジスタ・バンクの 垂直断面を占拠し、レジスタの内の一つがシェーディングによって示されている 。各レジスタは３２ビツトのデータを記憶させるために３２個の個別のメモリ・ セルまたは要素を含む。これらのセルはそれぞれ記憶数値を変更するのに使用さ れる入力と、セルからの記憶数値を読取るのに使用される二つの出力を有する。

二つの出力は数値を分離したａオペランドおよびｂオペランド・バスＡおよびＢ に読出させるために必要とされる。あるレジスタ上で実行されるオペレーション はそのレジスタの全てのセル上で実行される。各レジスタに対し３つのイネーブ ル信号が、（ａ）オペランド・バスＡ上の読取り、（Ｂ）オペランド・バスＢ上 の読取り、および結果バスＷからセル内への書込みを可能にするために提供され る。

図５に示されるように、図４の命令デコーダの一部を形成するＡバス・デコーダ は、Ａオペランド・レジスタ番号（ａ）の二元表示を採用し、これを単一表示に 変換する（ＩＮの中から１）。そしてこれが選択されたレジスタのＡバス出力イ ネーブルとして使用される。図５はこの方法で選択されたＮレジスタの内の一つ ｌを示している。同様なデコーダがＢバスおよび書き込みバスＷのために備えら れているが、これらは図面の繁雑化を避けるために省略されている。Ａオペラン ド、Ｂオペランドおよび書込みバスは、図５に示されるようにいずれも全てのレ ジスタを介して水平に走っているが、再びＢおよび書込みバスは省略されている 。

図６は僅かに高いレベルでデコーダおよびレジスタを示している。デコーダは一 つの上から別のものがレジスタ・バンクを介して垂直に通るデコーダ選択ワイヤ と共に積み重ねられる。

最初の命令の受信の結果としてレジスタ・バンクがオペランドを読出したが、未 だそのオペランドを処理中である場合、一般的にはレジスタ・バンクが最初の命 令の読取りを終了した後、直ぐに第二の命令を進行することが不可能であるべき 理由は存在しない。唯一の束縛は、第二の命令が既に進行中の命令により書込み バスからその中に書込まれる結果を待っているいずれかのレジスタを読取ること を許可されることはできない。このように、ある命令が進行中の一つの命令によ り書込みされているレジスタからの読取りを検索している場合、その命令を遅延 させる機構を提供することが必要である。

図４、図５、図６に表記される構造は、ＲＥＡＤおよびＷＲＩＴＥオペレーショ ンのタイミングが外部的に供給されたクロック信号によって制御される従来の非 同期マイクロプロセッサの典型的な構造である。そのようなシステムにおいては 、進行中の命令によって書込みされているレジスタのアイデンティティを記憶す ることは非常に簡単である。しかしながら、マイクロプロセッサがマイクロバイ ブラインの枠組みと共に非同期オペレーションのために設計される場合、幾つか の追加的な要因が設計に影響を与える。

最初の要因は、入力／出力が先に参考にされた５ａｌｈｅ＋１ｓｎｄによる文献 中に記載されている束ねられたデータ方式に従うように修正されなければならな い。図７は、レジスタ・バンクのケースで、これがどの様に適用されるかを示す 。非同期機器のケースにおいて、命令デコーダは３つのレジスタ・アドレス（ａ 、ｂ、ｗ）およびその３つのレジスタ・アドレスが有効であることを示す信号Ｄ −Ｒｅｑを供給する二ルジスタ・バンクはこれらの数値の中からＮの内１を代表 として復号し、そして選択されたレジスタの内容をＡおよびＢバス上に出力する 。出力バス上のデータが有効であるとき、符合する要求ライン上の出力０−Ｒｅ ｑの形でイベントが発信される。次のステージがその出力データを受信し、受信 の通知を信号０−Ａｃｋの形で発進する。レジスタ・バンクはそこで信号Ｄ−Ａ ｃｋによって命令デコーダ通知をし、デコーダは次の命令の発生を開始すること ができる。

ＲＥＡＤオペランドａ１ｂの一つが先行する命令の結果の目的地であることが可 能である。その様な状況において、オペレーションは、レジスタが読取られるこ とができる前はそのレジスタ内に畜房されるまで待機しなければならない。一つ の結果がＷデコーダによって選択されたレジスタに書込まれる際、Ｗバス上で信 号Ｗ−Ｒｅｑが受信される。ＷＲＩＴＥオペレーションが完了した際、レジスタ ・バンクは信号Ｗ−Ａｃｋの形で通知を発行する。これは、マイクロパイプライ ンの枠組み内で、読み取りオペレージタンに関連して完全に非同期的に発生する 。信号Ｗ−Ａｃｋが発行されるまで、結果が書込まれるレジスタでは読取りがロ ックされなければならない。

レジスタのロッキングの目的は、すでに進行中の命令によって書込みされるレジ スタからのＲＥＡＤＳを、ＷＲＩＴＥオペレージタンが終了するまで引き延ばす ことである。これは進行中の命令によって書込みされるレジスタのリストを保持 することにより達成される。レジスタのＲＥＡＤオペレーションが開始される前 に、読取りが確実に進行できることを保証するためにこのリストが検査されなけ ればならない。検査が失敗の場合、すなわち読取られるレジスタがリストの中に 確認された場合、ＲＥＡＤはそのレジスタが書込みされ関連する記録がリストか ら除去されるまで待機しなければならない。

レジスタのロッキングは図８に示されるようにＦＩＦＯの使用により遂行される ことができる。これは３つの命令のシリーズの内２つの命令が発行された後のロ ックＦＩＦＯを示す。例えばこれらの命令は以下の様になる。

命令１−Ｒ１：＝Ｒ２＋Ｒ３ 命令２−Ｒ４：＝Ｒ５−Ｒ６ 命令３−Ｒ７：＝Ｒ９−Ｒ４ このように最初の命令がレジスタＲ２とＲ３の内容を読出し、これら２つの内容 の合計の計算を開始し、これが続いてＲ１に書込まれる。レジスタＲ２およびＲ ３が読取られると同時に、Ｒ１のアイデンティティがロックＦＩＦＯのボトム・ ステージに入力される。二番目の命令がレジスタＲ４およびＲ５を読取り、レジ スタＲ４のアイデンティティが、二番目の命令の結果が書込まれるレジスタＲ４ として、ＦＩＦＯのボトムの次のセクションに入力される。レジスタＲ４とＲ５ の内容が読み終えられると同時に、三番目の命令がレジスタＲ９とＲ４の読取り を要求する。Ｒ４がロック・レジスタ内で確認された際、三番目の命令は、第二 の命令がその結果をレジスタＲ４に書込むことによって完了されるまで遅延され なければならない。問題点は、命令３によって読取られるアドレスとロックＦＩ ＦＯの内容との比較である。このことは勿論、ロックＦＴＦＯ内で確認される各 レジスタのアイデンティティを読出し、そしてそのアイデンティティを三番目の 命令に従って読取られるレジスタのアイデンティティと比較することによって達 成される。これを単純な方法で達成することは困難である。

図９は図８に示されたタイプの本発明に従って配備されたロック・レジスタ内の 情報の表示を図示しており、ロック・レジスタ内で確認される各レジスタは、ロ ック・レジスタの一つのメモリ要素内のシングル・ビットの存在で確認される。

図９に示されているケースにおいて、水平の各行はレジスタ・パンク内のレジス タの数に等しい数の要素を含むと推定される。さらに、図９によって表示されて いるロック・レジスタは、３つのレジスタ・アイデンティティ全てを記憶するこ とが可能である。図９のケースにおいて、レジスタのボトム・レベルはロジック １ビツトをレジスタＲＩＯに相当する列に記憶する。ボトムの次の行はレジスタ Ｒ２に相当する列にロジック１を記憶する。レジスタの最上のレベルにはレジス タＲ４に相当する列にロジック１が記憶される。このように図９によって示され るロック・レジスタは、進行中の３つの命令の終了に際して結果が書込まれるシ ングル・ビット・データ確認レジスタＲ２、Ｒ４およびＲＩＯを含む。その後視 れる後続の命令は、その命令がＲ２、Ｒ４およびＲＩＯからの読取りを要求しな い場合のみに実行可能である。

図９から評価されるように、検出されるべき条件は、読取られるレジスタに相当 する列内のいずれかの点でいずれかのビットが設定（ロジック°１”）であるか どうかである。各ビット列は図２に示されているように適正なゲートのカスケー ドによって結合され、いずれかの列内のいずれかのメモリ要素がロジック・レベ ル１に設定されている場合、その列に結合されたレジスタがまだ完全には実行さ れていない一つの命令により書込まれなければならないという直接的な指示を付 与することで、その列に対して条件設定出力が発生される。

関連する命令が完了されないままレジスタがロックされなければならない情報の 提供に加えて、ＦＩＦＯは次に実行される書込みオペレーションの復号されたレ ジスタ・アドレスを提供するのに使用され得る。従って、図９に示されるように 、次のＷＲＩＴＥオペレーションはレジスタＲＩＯへのデータの書込みに連結さ れなければならない。書込み要求が発生した際、書込みオペレーションは、レジ スタＲＩＯのアドレスを、単にロックＦＩＦＯからのそのレジスタのアドレスを 読取ることにより使用する。レジスタＲＩＯへの書込みが完了される際、ボトム の記録を消去するためにロックＦＩＦＯへＡｃｋ信号が発信される。この記録の 消去はさらに、検出器内の条件設定をも消去して待機させられたＲ１０のＲＥＡ Ｄオペレーションを続行することを可能にする。一度ボトムの記録が消去される と、ロック・レジスタの内容は下方へ移動し、ボトムの記録がレジスタＲ２をロ ックして確認し、ボトムの次の記録はレジスタＲ４をロックして確認する。

このように、ロックＦＩＦＯは２つの機能を提供する。第一にレジスタがロック されているかどうかを指示し、第二に次の書込みオペレージタンのためのアドレ スを指示する。

図１０を参照すると、これは図９を参照して説明された一般的なタイプのロック ＦＩＦＯを示しているが、３つのレジスタ全てのロック条件の表示および、いず れかの一時点における２つのみのロックされたレジスタのアイデンティティの記 憶のために提供される回路も示されている。３つのレジスタは、Ｒｅ　ｇ、Ｏｓ Ｒｅｇ、ｌおよびＲｅｇ、２として示されている。各レジスタに関して、２つの 出力が提供され、それらは条件“１ｏｃｋｅｄ　（ロックド）”および”ｗｒｉ ｔｅ　５ｅｌｅｃｔ　（書込み選択）°である。Ｒｅｇ、Ｑへの書込みを要求す る命令が、Ｒｅｇ、２への書込みを要求する後続の命令を伴って受信された場合 、左底部のレジスタがロジック１を記憶し、右最上部のレジスタもロジック１を 記憶し、そして池の４つのレジスタはロジック０を記憶する。そこでＲｅｇ、Ｏ およびＲｅｇ、２のロックされた出力はロジック１となり、Ｒｅｇ、０の書込み 選択出力もロジック１を示す。

図１１はロックされたレジスタの読取りを防止するのに使用されるより高いレベ ルの適切な回路を示す。適切なレジスタがロック解除されるまで、ＡおよびＢバ ス・デコーダからの読取り選択がレジスタ・バンクに到達することが防止される 。

図１１の回路のオペレージタンは、前述された３つの要求が重なることを想定し 、条件ビットはあるステージから別のステージへ複写されなければならず、その 条件ビットは近接する少なくとも一つのステージに常に存在し、いずれかの空の ステージが非設定の条件を提供しなければならず、ＦＩＦＯの内部の条件の状態 についての結論が作成されている間は何もＦＩＦＯに侵入することはできない。

標準のマイクロパイプラインは最初の条件を満たすために必要とされる特徴を持 つ。マイクロパイプラインＦＩＦＯも、空のステージは透過性で、データが挿入 されている最中でない時はＦＩＦＯへの入力を０に保持することにより第二の条 件が満たされるという特徴を有する。第三の条件はレジスタ・バンクの設計を図 １２を参照して記述されるようにより高いレベルに制約することによって達成さ れ得る。図１２を参照すると、ロックＦＩＦＯは事実上Ｗデコーダの出力であり 、これは結果が書き込まれるレジスタを特定するデコーダである。Ｗデコーダ上 の出力イネーブルは、有効な書込みアドレスが存在しない時は、出力が無効化さ れ全てのビット上でゼロが表示されるよう設計されることができる。これはロッ クＦＩＦＯ内に直接供給されることができる。

適正な制御シーケンスが使われる場合、データはデータが不都合な時点でＦＩＦ Ｏに進入することが防止される。例えば、ある命令によって要求されるオペラン ドはその命令の結果の目的レジスタがロックされる前に読取られなければならな いということが取り決められることができる。これは、同じレジスタを読取りお よび書込みする一つの命令がそれ自体によって創造されるロック上には待機しな いことを保証するためのものである。この事の結果として、レジスタ・アイデン ティティはＲＥＡＤが進行中の間はロックＦＩＦＯに付加されない。レジスタ・ アイデンティティは、読取りオペレージクンに対し非同期的に発生する書き込み オペレーションによって、ロックＦＩＦＯのボトムから消去されることができる 。

レジスタ・セルの外形を縮小するためレジスタ・バンク内にダイナミック・ロジ ックが使用され得る。ダイナミック・ロジックは二相の動作を必要とし、それら は既知の状態へのプレチャージと、それに続く結果の評価のためのロジックのイ ネ−ブリングである。レジスタ・バンクからの読取りおよびレジスタバンクへの 書込みは、別々の非同期オペレーションとして考えられる。したがって、それら は以下に分けて記述される。

レジスタ・バンクからの読取りに関して、レジスタ・バンク内のオペレージ運ン のシーケンスは以下のようになる。

１、　ＡおよびＢバスをプレチャージする。

２、要求（Ｄ−Ｒｅｑ）を受信する。

３、ＡおよびＢデコーダの出力をイネーブルする。

４、出力数値が有効である場合それらをラッチし、そして命令デコーダへＤ−Ａ ｃｋを発行する。

５、　ＡおよびＢデコーダを無効化し、そして命令が書き込まれるレジスタのロ ッキングの間にプレチャージを開始する。

６、ロッキングが完了している際、ロッキングおよびプレチャージングを待ち、 命令デコーダにＤ−Ａｃｋを発行する。

７、前記ステップ２へ戻る。

レジスタは、嘗込みされることを待っている間にロックされることができるので 、ステップ２と３の間には任意の遅延が存在し得る。プレチャージ状態が衰退す ることを防止するため、チャージ維持構造がバス上で使用され得る。これらはレ ジスタ・セル上で簡単に駆動されることができる。

出力上のデータが有効であるかどうかを決定するために、各レジスタに対し割り 増しビットが付加され、それにより各ビットは３２ビツト・プロセッサ内におい て３３ビツト幅となる。レジスタ出力がイネーブルされている際、ビット番号３ ３はそれによりレベル１からレベル０への変化を生成する。この変化は検出され 、そしてデータが有効である時の表示信号として使用されることができ、すなわ ちレジスタ・セルがバスをドライヴしたということになる。同様に、プレチャー ジの間バスのビット番号３３がレベル０からレベル１に戻り、この変化はブレチ ャージングが完了したことを表示するのに使用され得る。

前記のステップ５内で、レジスタ・ロッキング・オペレージダンがレジスタ・バ ンクのプレチャージと併発的に実行されることを認識されるべきであり、それに よりロッキングはプレチャージ時間より遅くはないとすると、最小限のレジスタ 読取りサイクル・タイムに付加する必要はない。

図１３は前述された全ての要素を集積する。図１３はまた、これまでに説明され ていない３つの特徴の概略を示す。それらは、（１）すべての命令が２つのオペ ランドを使用するわけではない。２つより少ないオペランドが要求される際、命 令完了信号は非実存のレジスタのデコード選択から摘出される。図１３に示され るケースにおいて、２７のレジスタを含むマイクロプロセッサが考えられている 。仮想の２８番目のレジスタ（Ｒ２８）が要求される完了信号を発生するために 提供される。

（２）Ｗデコーダの“イネーブルされた゛出力上にトグルが備えられる。ロック ＦＴＦＯ上の入力上に遅延が提供される。これが必要とされて右側のデコーダと ロックＦＩＦＯとの間に相互作用が付与される。例えば、イベントが排他的ＯＲ ゲートに到達し、これがイネーブル信号がロジック・ノ１イになることに起因し てＷデコーダの出力上で転換する場合、これらの数値は、Ｒｅ信号によってロッ クＦＩＦＯ内にストロボされる前に確定しなければならず、そのＲｅ信号はトグ ル要素をスイッチするイネーブルされた信号によって起因される。ＦＩＦＯが書 込みアドレスにラッチした際、Ａｃｋ信号が発信される。これが排他的ＯＲゲー トにフィード・バックされてイネーブルをキャンセルし、Ｗデコードの出力がロ ジック０に転換することに起因し、それが“イネーブルされた”信号をキャンセ ルし、“ロッキング完了′イベントを発生する。書込みおよび読取りオペレージ タンの唯一の相互作用はロックの除去であり、それが待機させられた読取りが続 行することを可能にする。ここで書込みオペレーションがロックＦＴＦＯの出力 Ａｃｋをストロボし、書込みがさらなる相互作用を用いずに適正に進行すること が可能にされる。

（３）読取りオペレーションの完了が信号Ｂ　ＤｏｎｅおよびＡ　Ｄｏｎｅを発 生する。これらの信号はＡＮＤゲートにより結合され、信号ＡｃｋおよびＲｅｑ として解釈される信号を発生するトグル（フリップフロップ）をトリガする。書 込みされるレジスタのアドレスは、書込みＲｅｑが受信される際、ロックＦＩＦ Ｏの最後のステージ内にある。それは、書込みオペレーションを完了するため、 適正なレジスタの書込みイネーブル上でイネーブルされなければならない。

図１４はレジスタ・バンクの書込みロジックのための概略図である。図１４に関 して、オペレーションのシーケンスは以下のようになる。

（１）信号Ｗ−Ｒｅｑが到達し、瞥込みイネーブル・バスがハイになることに起 因し、したがって、ロックＦＩＦＯの出力がレジスタ・バンク書込みライン上で 宣言されることを強制する。

（２）書込みはレジスタ・セルがその入力をイネーブルした際に開始する。セレ クト・ラインはレジスタ・バンクを介して垂直に走り、そしてＯＲゲートのボト ムにつながる。このゲートは単一のレジスタ・セレクト上のロジックＯからロジ ック１への移行を検出し、そして“ｗｒｉｔｅ　ｄｏｎｅ”信号が発生されるこ とに起因する。

（３）“ｗｒｉｔｅ　ｄｏｎｅ”信号は排他的ＯＲ回路にフィード・バックされ 、これが畜込みイネーブルをキャンセルし、そして大きなダイナミックＯＲゲー トがプレチャージされることを可能にし、ロジック１からロジック０への出力変 更を生成する。この変化は“ｐｒｅ−ｃｈａｒｇｅ　ｄｏｎｅ”信号として使用 される。”ｗｒｉｔｅ　ｄｏｎｅ”信号も、最後の書込みアドレスを解除するた め、ロックＦＩＦＯに供給される。

（４）ＦＩＦＯ（ロック解除された）からの信号Ｒｅｑは、次の書込み開始の前 に有効な書込みアドレスが存在することを保証するため、信号Ｗ−Ｒｅｑと結合 される。“ｐｒｅ−ｃｈａｒｇｉｎｇ　ｄｏｎｅ”信号は書込みバスへの信号Ｗ −Ａｃｋを形成する。

／？？ｒ々 Ｒｅｇ　ＯＲｅｇ　Ｉ　Ｒｅｇ　２ 国際調査報告 国際調査報告 フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、０Ａ（ＢＦ 、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、ＴＧ ）、ＡＴ、ＡＵ、ＢＢ、ＢＧ、ＢＲ，ＣＡ、ＣＨ，Ｃ３，ＤＥ。

ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、　ＬＵ、　ＭＧ、　 ＭＮ、　ＭＷ、　ＮＬ、　ＮＯ，ＰＬ、ＲＯ、ＲＵ、ＳＤ、ＳＥ、ＵＳ

Claims (5)

【特許請求の範囲】
1. １．非同期パイプラインのための条件検出装置であり、パイプライン内の各ステ ージが検出されるべき条件がそのステージ内に設定されているかどうかを表示す るシングル・ビットのデータを記憶するための条件記憶装置を含み、パイプライ ン内のあるステージ内に記憶されたデータがパイプラインの動作中に後続のステ ージに伝送される際に前記あるステージの条件記憶装置内の前記シングル・ビッ トが前記後続のステージの条件記憶装置に伝送され、パイプライン・ステージの いずれか一つの条件記憶装置が条件を設定されていることを表示しているかどう かを検出するための手段を設け、そしてパイプライン・ステージのいずれか一つ の条件記憶装置が条件を設定されていることを表示する場合に条件設定出力を発 信する手段を設けることを特徴とする条件検出装置。
2. ２．検出装置がゲートの配列からなり、ゲートは各ステージに相関しており、各 ゲートはステージの条件記憶装置にそれぞれ接続される第一の入力と、先行する ステージのゲートの出力に接続される第二の入力と、後続のステージのゲートの 第二の入力に接続される出力とを有する請求の範囲１記載の装置。
3. ３．条件ビットをステージ占拠ビットと結合するために配置された各ステージに さらにもう一つのゲートを有する請求の範囲２記載の装置。
4. ４．あるレジスタが先行する命令によって書込みされている場合、そのレジスタ が読取られることを防止するためのロック回路を備える非同期パイプライン・シ ステムであり、複数のレジスタと、システムによって実行される一連の命令を発 信する手段と、ある命令によって確認される一つまたはそれ以上のレジスタの内 容を読取るための手段と、結果を作成するために読出された内容上の命令によう て確認されるオペレーションを実行するための手段と、命令によって確認される レジスタに結果を書込むための手段と、進行中の命令によって書込みされるレジ スタのアイデンティティを記憶するための先入れ先出し方式の回路と、ある命令 によって確認されるいずれかのレジスタの内容の読取りをそのレジスタがロック 回路内に特定されている場合には遅延させる手段とを含み、先入れ先出し方式の ロック回路は、二次元配列のメモリ要素を含み各要素は配列の列および行の交差 点にそれぞれ配置され、配列内の列の数はレジスタの数に等しく各レジスタに相 関するデータはそれぞれの列に記憶され、配列内の行の数はロック回路内に記憶 され得る最大限のレジスタ・アイデンティティの数に等しく、進行中の命令によ って書込みされる各レジスタをそれぞれの行のその行とそのレジスタの列との交 差点におけるメモリ要素内のシングル・ビットのデータを記憶することにより確 認するための手段を設け、前記シングル・ビットのデータがレジスタの列内にそ れぞれ記憶されているかどうかを確認することによりそのレジスタが書込みされ るかどうかを判断するための手段を設けることを特徴とする非同期パイプライン ・システム。
5. ５．添付図面につき説明した条件検出装置。