JPH01250133A - アービタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は一般に先入れ先出しくＦＩＦＯ）メモリに関
し、特にＦＩＦＯメモリに係わる読取及び書込要求に優
先順位を割り当てるアービタ（ａｒｂｔｔｅｒ）と方法
に関する。

（従来の技術） 先入れ先出しくＦ　Ｉ　ＦＯ）メモリは一般に、マイク
ロプロセッサなど比較的高速の電子装置から、端末機な
ど比較的遅い装置へのデータ交信を制御するのに使われ
ている。−船釣なＦＩＦＯメモリは、行と列の形に配置
された複数のセルを有する。

読取カウンタが読み取るべきメモリ内のロケーションへ
アドレスするのに使われ、また書込カウンタがデータを
書き込むべきロケーションを指すのに使われる６、読取
カウンタは、それが接続されている装置の１つから発せ
られた読取要求の受信に応じて次の読取ロケーションへ
インクレメントされる。書込カウンタは、他の接続装置
がら発せられた書込要求の受信に応じてインクレメント
される。

従来開発されたＦＩＦＯ設計では、読取及び書込カウン
タによって受け取られた読取要求の数と書込要求の数と
の間の差をカウントするのに、アップ／ダウンカウンタ
が使われている。これらの読取及び書込要求は、非同期
的に発生される。しかし、読取及び書込要求が時間的に
接近しであるいは同時に到着すると、上記の差を正確に
記憶する点で問題が生じていた。それらの要求を何かと
調整しないと、一方だけが記録され、他方が失われてし
まう危険が存在する。

（発明が解決しようとする課題） このため、外部の読取及び書込信号について、どちらの
信号に優先性が与えられるべきかを決めると同時に、次
の動作を起動するのに使えるように他方の信号を記憶す
るアービタの必要が生じている。

（課題を解決するための手段） 発明の一特徴によれば、アービタが読取及び書込要求を
受け取り、これらの要求を処理して逐次式メモリ装置へ
選択的に与える。アービタは、読取要求を記憶し、それ
に応じて読取信号を出力する読取回路を含む。書込要求
を記憶し、それに応じて書込信号を出力する書込回路が
設けられている。アービタの判定回路は、該判定回路が
読取要求より前に書込要求を受け取るのに応じて、読取
回路が読取信号を出力するのを不能とする読取ディセー
ブラー（ｄｉｓｅｂｌｅｒ）を含む。さらに判定回路は
、該判定回路が書込要求より前に読取要求を受け取るの
に応じて、書込回路が書込信号を出力するのを不能とす
る書込ディセーブラー（ｄ　ｉ　ｓｅｂ　ｌｅｒ　）も
有する。読取要求と書込要求が時間的に接近しであるい
は同時に受け取られた場合に、読取要求と書込要求のう
ち最初の要求が処理され、最初の要求の処理の終了後に
、読取要求と書込要求のうち第２の要求が処理される。

本発明の別の特徴によれば、時間的に接近して受け取ら
れた読取要求と書込要求との間の優先順位を判定するア
ービタが提供される。アービタの読取回路が読取要求を
受け取り、読取状態を記憶すると共に、該読取状態の記
憶に応じて読取りロックパルスを発生するように動作可
能である。書込回路が書込要求を受け取り、書込状態を
記憶すると共に、該書込状態の記憶に応じて書込クロッ
クパルスを発生するように動作可能である。同じく読取
要求と書込要求を受け取る判定回路が設けられる。判定
回路の読取ディセーブラーが、読取要求より前に書込要
求を判定回路が受け取るのに応じて、読取りロックパル
スの伝送を不能とする。

また書込ディセーブラーが、書込要求より前に読取要求
を判定回路が受け取るのに応じて、書込クロックパルス
の伝送を不能とする。判定回路の読取／書込信号発生器
が、読取要求に応じて読取信号を発生し、書込要求に応
じて書込信号を発生する。アーとりは２つの出力を有す
る。第１の出力である読取／書込すなわちＵＰ／ＤＯＷ
Ｎ信号が読取／書込信号発生器に接続され、読取動作に
対応した第１の値または書込動作に対応した第２の値を
出力する。第２の出力は、読取回路から出力される読取
りロックパルスまは書込回路から出力される書込クロッ
クパルスに応じて、クロックパルスを発生ずるクロック
出力である。

本発明の主な利点は、はぼ同時に受け取られた読取及び
書込要求が、どちらの要求も読取／書込信号とクロック
信号を受け取る装置によって検知されるように保持及び
処理される。信号をアップ／ダウンカウンタへ供給する
のにアービタが使われる例示の実施例では、アップ／ダ
ウンカウンタが書込要求と読取要求の両方を記憶する。

このためアップ／ダウンカウンタは、メモリ容量の状態
フラグが適切な時点で発生されるように、書込及び読取
両要求間の差を正確に記録し続けることができる。本発
明の他の利点は、アービタが比較的高速で、その動作が
クロックに依存しないという点によって与えられる。こ
のため、読取／書込信号とクロック信号は実時間で発生
する。

発明の上記以外の特徴と利点については、添付の図面を
参照して以下詳しく説明する。

（実施例） ＦＩＦＯフーグ　生■ 第１図は、本発明による内部フラグ発生回路の概略電気
ブロック図である。この内部フラグ発生回路は、書込カ
ウンタ（図示せず）からの複数のラインＷＱＯ−ＷＱ８
を入力として受け取るアップ／ダウンカウンタ１０を含
む。例えば９ビツトの２進カウンタとし得る書込カウン
タは、付設のＦＩＦＯメモリ　（図示せず）内へと次に
書き込まれるアドレスロケーションを決める。また、読
取カウンタ（図示せず）も設けられ、データを読み取る
べきＦＩＦＯメそり内のロケーションを決める。

アップ／ダウンカウンタ１０が、人力ライン１１と１３
上の信号に応じて、読取カウンタと書込カウンタとの間
の差を記憶する。２値信号がＵＰＤＮつまり読取／書込
信号ライン１１を経て、アップ／ダウンカウンタ１０に
入力される。図示の実施例においては、ＵＰＤＮの高値
が書込要求を示し、低値が読取要求を示す。ライン１３
は、ライン１１の現在値に応じて、書込要求または読取
要求いずれかの現在時の発生を示すクロックパルスを供
給する。

アップ／ダウンカウンタ１０は、ＦＩＦＯメモリのうち
どれくらいの容量が使われているかを示すマルチビット
信号を、ラインＢＯ−８８上へ出力するように動作可能
である。例えば、ＦＩＦＯメモリが空の場合、ラインＢ
Ｏ−ＢＢ上の信号は全て論理値ゼロとなる。

ラインＢＯ−Ｂ８はアップ／ダウンカウンタ１０からプ
リデコーダ１２に出力され、プリデコーダ１２は複数の
内部フラグの発生に使われる複数の境界値の各々をデコ
ードするように動作可能である。図示の実施例において
は、“エンプティダウン（ｅｍｐｔｙ　ｄｏｗｎ）　”
つまりＦＤ信号がプリデコーダ１２からライン１４上に
発生され、ＣＢＭＰＴＶフラグ発生器１６に入力される
。“エンプティアップ（ｅｍｐｔｙ　ｕｐ）　　”つま
りＥｕ信号がライン１８上に発生され、ＯＥＭＰＴＹフ
ラグ発生器１６とＣＦＵＬＬフラグ発生器２０に入力さ
れる。“フルダウン（Ｆｕｌｌ　ｄｏｗｎ）　”　　（
Ｆ　Ｄ）信号は、ＥＵつまり“エンプティアンプ”信号
と同様に発生する。

“フルアップ（ｆｕｌｌ　ｕｐ）”　（ＦＵ）信号がラ
イン２２上に出力され、ＣＨＦフラグ発生器２６に入力
される。さらに、“バーフルダウン”　（ＨＦＤ（ｈａ
ｌｆ　Ｆｕｌｌ　ｄｏｗｎ）　、）信号が、プリデコー
ダ１２からライン２８を経てＣＨＦフラグ発生器２６に
入力される。

各信号ＥＤ、ＥＵ、、Ｆ’ＵＪＨＦＤ及びＨＦ’　Ｕは
、人力ラインＢＯ−３８上に現れるある一定の、値に応
じて発生される。例えば、“ＥＤ”信号は入力ラインＢ
Ｏ−Ｂ８がｏｏｏｏｏｏｏｔｏを入力するのに応じて発
生される。これは、ＦＩＦＯメモリが実施例ＥＭＰＴＹ
＋２、すなわちメモリ内の２つのセルだけがデータを含
んでいる状態に対応する。入力ラインＢＱ−Ｂ８がｏｏ
ｏｏｏｏｏｏｏを入力するとＥＵライン１８上に信号が
出力され、これはＦＩＰＯの完全に空（Ｆ、ＭＰＴＹ）
の状態に対応する。ライン１４上のＦＤ信号とライン１
８上のＥｕ信号はフラグ発生器１６に入力され、Ｆ　Ｉ
　ＦＯメモリがＥＭＰＴＹ＋１状態にあるときに発生さ
れるＣＥＭＰＴＹフラグを発生する。

ＢＯ−８８が１１１１１１１１０を入力するとＥｕ信号
が出力ライン２２上に発生され、ＦＩＦＯが＾ＬＭＯ５
ＴＦＵＬＬ−１の状態にあることを示す。フラグ発生器
２０はＦＩＦＯメモリが１１１１１１１１１のときＣＦ
ＵＬＬ内部信号を発生し、ＡＬＭＯ３Ｔ　ＦＵＬＬ状態
を示す。従って、このフラグを発生するのに使われる別
の境界条件は、完全に満杯（ＦＵＬＬ）のメモリに対応
したライン１８上のＦＤ信号である。

ライン２８上のＨＦＤＦＤ信号力ラインＢＯ−Ｂ８が１
ｏｏｏｏｏｏｏｔを入力するのに応じて高になり、これ
はＦＩＦＯ内のＨＡＬＦ　　ＦＵＬＬ＋１の状態に対応
する。ライン２４上のＨＦＵＥｕ信号力ラインＢＯ−８
８が０１１１１１１１１を入力するのに応じて高になり
、これはＦＩＦＯ内のＨＡＬＦＦＵＬＬ−１の状態に対
応する。ＨＦＤ及びＨＦ、　Ｕ両境界信号は、メモリが
正確にＨＡＬＦＦＵＬＬであるとき、フラグ発生器２６
によってＣＨＦフラグを発生するのに使われる。

ＵＰＤＮライン１１とクロックライン１３は、各フラグ
発生器１６．２０及び２６に接続されている。フラグ発
生器１６．２０及び２６は各々それらのライン上の信号
を用いて、ＣＥＭＰＴＹ、ＣＨＦ及びＣＦＵＬＬライン
上にそれぞれのフラグをセットする。

再送信回路３０が、ライン３２上の再送信信号ＲＥＴＲ
ＡＮとライン３４上のマスターリセント及びＲ３ＴＢを
受け取る。ライン３２上における高のＲＥＴＲＡＮ信号
の受信に応して、再送信回路３０はまずＲＴＩ出カシカ
ライン３８上セット信号を発生し、所定の遅延後、ＲＴ
　２出カライン３６上にパルスを発生する。ＲＴＩとＲ
Ｔ２両ライン３８．３６はアップ／ダウンカウンタ１０
、ＣＨＦフラグ発生器２６、ＣＦＵＬＬフラグ発生　−
器２０及びＣＥＭＰＴＹフラグ発生器１６に接続されて
いる。マスターリセットライン３４上の高信号に応じて
、再送信回路３０はＲＴＩライン３８上にだけ高信号を
発生する。

ＲＥＴＲＡＮ信号は、送信されたばかりのデータが再び
送信可能なように、接続された読取装置（図示せず）か
らＦＩＦＯへと送られる。この信号は、最初のデータ送
信が誤伝送されたか、あるいはデータを何回か順次フェ
ッチしたい場合に発生可能である。前述したように、ア
ップ／ダウンカウンタ１０は書込カウンタと読取カウン
タとの間の差を記憶するように動作可能で、ＦＩＦＯメ
モリがどの程度−杯かを示す。

ライン３２上のＲＥＴＲＡＮ信号入力は、読取カウンタ
（図示せず）をＯにリセットするのにも使われる。ＲＥ
ＴＲＡＮ信号の後、データはＦＩＦＯ（図示せず）のＯ
ロケーションから、空になるまで順次昇順で読み取られ
る。

アップ／ダウンカウンタｌＯは、アップ／ダウン（ＵＰ
ＤＮ）入力ライン１１と読取／書込クロック（ＷＲＣＬ
Ｋ）人力ライン１３を経て受け取る信号に従ってインク
レメントまたはデクレメントする。ＷＲＣＬＫ入カライ
フカライン１３上ク信号が高で、ラインｌｌ上のＵＰＤ
Ｎ信号が高のとき、アップ／ダウンカウンタ１０はｌだ
けインクレメントする。ＷＲＣＬＫ入カライフカライン
１３上ク信号が高で、ＵＰＤＮ信号が低だと、アップ／
ダウンカウンタ１０はｌだけデクレメントする。このよ
うにして、書込カウンタ（図示せず）と読取カウンタ（
図示せず）との間の差が追跡され続ける。この差は、ア
ップ／ダウンカウンタ１０内部の複数のフリップフロッ
プ（図示せず）に２進の形で記憶される。

読取カウンタがＲＥＴＲＡＮ信号に応じてゼロにリセッ
トされると、読取カウンタの値と書込カウンタの値との
実際の差がアップ／ダウンカウンタ１０で正しく表され
なくなる。このため、ＲＥＴＲＡＮ信号に応じて、再送
信回路３０がＲＴＩライン３８上に高パルスを発生する
。

ＲＴＩライン３８は、アップ／ダウンカウンタｌＯ内の
各フリップフロップ（図示せず）をゼロにリセットする
ように作用する。その後すぐに、ＲＴ２ライン３６上の
高パルスが、再送信回路３０によって発生される。この
ＲＴ２ライン３６上の高パルスがアップ／ダウンカウン
タ１０に送られ、内部の各フリップフロップをエネーブ
ルして、各書込制御ラインＷ　Ｑ　ｎからの対応ビット
値を受け取り可能とする。ＷＱＯ−ＷＱａ上に表される
アドレスは書込カウンタに登録されたアドレスであり、
またこの時点で読取カウンタはゼロにリセットされてい
るので、書込カウンタのアドレスは、書込カウンタのア
ドレスと読取カウンタのアドレスとの間の差に等しい。

従って、アップ／ダウンカウンタｌＯは読取カウンタと
書込カウンタとの間の差を正しく追跡し続けることがで
きる。

書込カウンタラインＷＱＯ−ＷＱ８は、プリロードデコ
ーダ４４へも直接導かれている。プリロードデコーダ４
４は、ＷＥ出力４６、ＷＦ出力４８及びＷＨＦ出力５０
を有する。ＷＥ出力４６は、ＷＱＯ−ＷＱ８が００００
００００１であるのに応じて高になる。ＷＥライン４６
はＣＥＭＰＴＹフラグ発生器１６に接続され、再送信状
態中にＷＥライン４６上の高信号に応じてＯＥＭＰＴＹ
フラグが発生される。

ＷＦライン４８は、ＣＦ　Ｕ　Ｌ　Ｌフラグ発生器２０
に接続されている。ＷＱＯ−ＷＱＯが１１１１１１１１
１をプリロードデコーダ４４へ人力するのに応じて、Ｗ
Ｆライン４８上の信号が高になる。

これによってフラグ発生器２０が起動され、再送信状態
中にＣＦＵＬＬフラグを発生ずる。

ＷＨＦライン５０は、ＣＨＦフラグ発生器２６に接続さ
れている。ＷＱＯ−ＷＱＯがｔｏｏｏｏｏｏｏ。

をプリロードデコーダ４４へ入力するのに応じて、ＷＨ
Ｆライン５０が高になり、フラグ発生器２６が起動して
再送信状態中にＣＦＵＬＬフラグを発生する。

アービタ回路 前述したように、アップ／ダウンカウンタ１０はＵＰＤ
Ｎライン１１と読取／書込クロックライン１３上の信号
に応じてインクレメントまたはデクレメントする。こさ
ら両ラインは、アービタ回路５２の出力である。アービ
タ回路５２は、Ｒ１１！ＡＤ（読取）要求ライン５４と
ＷＲＩ’ｒＥ（書込）要求ライン５６を人力として受け
取る。アービタ回路５２はマスターリセットライン３４
も受け取る。

後で詳しく述べるように、アービタ回路５２は、ライン
５４と５６を介して受け取った衝突する読取及び書込要
求信号との間での優先順位を判定する。読取及び書込両
動作問での優先順位を判定した後、アービタ回路５２は
ＷＲＣＬＫライン１３上にクロックパルス、Ｕ　ｌ）　
Ｄ　Ｎラインｌｌ上に適切な値を発生する。読取及び書
込両要求がライン５４と５６からほぼ同時に受け取られ
ると、アービタ回路５２がアップ／ダウンカウンタ１０
を起動し、まずインクレメントした後デクレメントする
か、あるいはその逆を順次行う。

読取／　入　）アービタ ＲＴＩライン３８は各フラグ発生器１６．２０及び２６
に人力され、リセットラインとして使われる。ＲＴ２ラ
イン３６も各フラグ発生器１６．２０及び２．６に入力
され、プリロードエネーブルラインとして使われる。

図示の実施例は、９ビットＢＯ−Ｂ８のアップ／ダウン
カウンタ１０を有する。ビットの数は、発明の範囲を逸
脱せずに、容易に増減できることが理解されよう。また
、３つのフラグ発生器を示したが、それほどフラグが必
要なければもっと少ない数のフラグを発生してもよいし
、あるいはＦＩＦＯ容量の任意の使用レベルを表すため
、それ以外のフラグを容易に発生することもできる。

次に第２図を参照すると、アービタ５２の簡略化した概
略ブロック図が示しである。アービタ５２は次の３つの
主要な論理ブロックからなる。

すなわち、書込回路５８、読取回路６０及び判定メーカ
ー論理ブロック６２である。機能上書込回路５８は、ラ
イン５６上での書込要求の発生を認識し、それに応じて
“書込”状態を記憶する論理ブロックである。同じく、
読取回路６０はライン５４上の読取要求入力を認識し、
その読取信号を記憶するように動作する。判定メーカー
６２は、読取及び書込両要求の発生を検出し、これら両
要求の実行の優先順位を割り当てるように動作可能であ
る。

第１図に関連して前述したように、アービタ５２はライ
ン５６上の書込要求を受け取ると、通常ＷＲＣＬＫ出力
１３に高のクロックパルスを、又ＵＰＤＮつまり読取／
書込信号ラインｌｌ上に高の状態をそれぞれ発生する。

読取要求が受け取られると、アービタ５２は通常クロッ
ク出力１３に正のクロックパルスを生じると共に、［Ｊ
ＰＤＮ出力１１に低の値を与える。一方の要求信号が他
方の要求信号の処理中にアービタ５２に達すると、到着
が遅かった方の信号は、最初に到着した信号の完了まで
待たなければならない。読取要求と書込要求の両方がほ
とんど同じ瞬間に到着した場合には、判定メーカー６２
が優先順位を決め、一方の人力だけによってクロックと
ＵＰＤＮ出力の発生を起動可能とする。高い優先順位の
方の要求の処理完了後、他方の低い優先順位の方がスタ
ート可能となる。

これは、判定メーカー６２から書込回路５８に出力され
る書込ディセーブル出力６４によって行われる。同様に
、判定メーカー６２はライン６６を介し、読取ディセー
ブル信号を読取回路６０に出力する。書込回路５８はラ
イン６４を介して、書込クロック信号をその出力６８　
（第３図）へ出力することからディセーブルされ、読取
回路６０はライン６６上の信号によって、読取りロック
をその出カフ０（第３図）へ出力することからディセー
ブルされる。非優先の要求は、各ライン６４または６６
上にディセーブル信号が存在しな（なるまで回路５８ま
たは６０内に記憶され、ディセーブル信号が存在しな（
なった時点で、非優先の要求が該当のクロック信号を、
それが記憶されている回路から起動させる。

次に第３図を参照すると、アービタ５２の好ましい実施
例の詳細な電気配線図が示しである。第２図に表した書
込回路５８、判定メーカー６２及び読取回路６０の近イ
以的な境界が、第３図中それぞれ点線のボックス５８．
６２及び６０によって示しである。書込要求信号はライ
ン５６を介し、一対の立ち上がりエツジ検出器８０と８
２の各々に人力される。エツジ検出器６０の出力が残り
の書込回路５８への入力として使われる一方、エツジ検
出器８２の出力は残りの判定メーカーブロック６２への
入力として使われる。

別の実施例では、立ち下がりエツジをライン５６と５４
を介して入力し、それぞれＷＲＩＴＥ及びＲＥＡＤ動作
を示すようにしてもよいが、この場合には立ち下がりエ
ツジ検出器が使われる。

同じく読取要求ライン５４は、一対の立ち上がりエツジ
検出器８４と８６の各々に入力される。

各エツジ検出器８０−８６は、書込ライン５６または読
取ライン５４上の立ち上がりエツジを検出するように動
作可能である。このような立ち上がりエツジが検出され
ると、各エツジ検出器８０−８６はその出力に負のパル
スを出力す仝ように動作する。

エツジ検出器８０についてさらに詳しくみると、その出
力ライン８８は、全体を９２で示した書込ラッチの一部
であるｐ−チャネルトランジスタ９０のゲートに接続さ
れている。ライン８８上の負のパルスはトランジスタ９
０のソースであるラッチノード９４をＶＣＣへ接続する
ように動作可能で、論理値“１”をノード９４に記憶す
る。ノード９４はインバータ９６の入力に接続され、イ
ンバータ９６は書込ラッチ出力ノード９８に接続された
出力を有する。ノード９８は、ノード９４に帰還接続さ
れた出力を有する第２のインバータ１００への入力とな
る。従って一対のインバータ９６と１００は、ノード９
４に１つの状態を、またノード９８に別の反対の状態を
記憶するランチとして機能する。ノード９４が論理値“
１”を記憶する場合には、ノード９８が論理値“０”を
記憶する。

読取回路では、同様に立ち上がりエツジ検出器８６が、
全体を１０４で示した読取ラッチの入力に接続された出
力１０２を有する。出力ライン１０２は、ｐ−チャネル
トランジスタ１０６のゲートに接続されている。ｐ−チ
ャネルトランジスタ１０６の電流路は、ｖＣＣを読取ラ
ッチノード１０８へ接続するように起動可能である。ノ
ード１０Ｂは第１のインバータ１１０を介し、ノード１
１２に接続されている。また、ノード１１２は第２のイ
ンバータ１１４の入力に接続されている。

インバータ１１４の出力は、ノード１０Ｂに帰還接続さ
れている。

第２対のエツジ検出器について見ると、立ち上がりエツ
ジ検出器８２はＮＡＮＤゲート１１８の第１入力に接続
された出力１１６を有する。同様に、立ち上がりエツジ
検出器８４はＮＡＮＤゲート１２２の第１人力に接続さ
れた出力１２０を有する。

書込ラッチ９２の出力ノード９８はライン１２４を介し
、遅延ゲート１２６の入力に接続されている。遅延ゲー
ト１２６の出力はライン１２８を介し、ＮＡＮＤゲート
１１８の第２人力に接続されている。同様に、読取ラッ
チ１０４の出力ノード９８はライン１３０を介し、遅延
ゲート１３２の入力に接続されている。遅延ゲート１３
２の出力はノード１３４に接続され、このノード１３４
がインバータ１３６の入力に接続されている。ノード１
３４はさらに、ＮＡＮＤゲート１２２の第２人力にも接
続されている。

インバータ１３６の出力は、立ち下がりエソジ検出器１
３８に接続されている。立ち下がりエツジ検出器１３８
は、ｎ−チャネルリセットトランジスタ１４２のゲート
に接続された出力１４０を有する。ｎ−チャネルトラン
ジスタ１４２は、全体を１４４で示した読取／書込信号
ラッチの一部をなしている。立ち下がりエツジ検出器１
３８は、その出力１４０に正のパルスを発ヰするように
動作可能である。出力１４０がリセットトランジスタ１
４２を動作し、読取／書込信号ラッチノード１４６をア
ースに接続する。ノード１４６は第１のインバータ１４
８の入力に接続され、第１のインバータ１４８は別の読
取／書込信号ラッチノード１５０に接続された出力を有
する。ノード１５０は、ラッチノード１４６に帰還接続
された出力を有する第２のインバータ１５２の入力に接
続されている。従って、両ノード１４５と１５０はそれ
ぞれ反対の状態を記憶する。

判定メーカーブロック６２のＷＲＩＴＥ（書込）要求入
力として機能するＮＡＮＤゲート１１８は、インバータ
１５６の入力に接続された出力１５４を有する。インバ
ータ１５６の出力はライン１５７によって、ＮＡＮＤゲ
ート１５８の入力に接続されている。判定メーカーブロ
ック６２のＲＥＡＤ　（読取）要求入力となるＮＡＮＤ
ゲート１２２の出力は、ライン１６０を介してＮＡＮＤ
ゲート１５８の第２人力に接続されている。

ＮＡＮＤゲート１５８の出力はライン１６２を介し、ｐ
−チャネルトランジスタ１６４のゲートに接続されてい
る。このため、ライン１６２上の低状態でトランジスタ
１６４がノード１４６を■ＣＣに接続させることによっ
て、高状態をランチノード１４６に、また低状態をラッ
チノード１５０にそれぞれ記憶する。

書込ラッチ９２の出力ノード９８は、遅延ゲート１６６
の入力に接続されている。遅延ゲート１６６の出力はラ
イン１６８を介し、ディセーブルＮＯＲゲート１７０の
第１人力に接続されている。はぼ同様に、読取ラッチ１
０４の出力ノード１１２は、ライン１７２を介してイン
バータ１７４に接続されている。インバータ１７４（７
）出力は、ライン１７６を介してノード１７８に接続さ
れている。ノード１７８はディセーブル化ＮＡＮＤゲー
ト１８０の第１人力に接続され、さらにＵＰＤＮ出力Ｎ
ＡＮＤゲート１８２の第１入力にも接続されている。

読取／書込信号ラッチ１４４内では、ラッチノード１５
０がインバータ１８４の人力に接続されている。インバ
ータ１８４の出力は、ライン１８５を介して読取／書込
信号ノード１８８に接続されている。ノード１８８はラ
イン６４を介してディセーブル化ＮＯＲゲート１７０の
第２人力に、ライン６６を介してディセーブル化ＮＡＮ
Ｄゲート１８０の第２人力に、さらにライン１９２を介
してＵＰＤＮ出力ＮＡＮＤゲート１８２の第２人力に接
続されている。

書込ディセーブル化ＮＯＲゲート１７０の出力は、書込
クロック信号ノード１９６に接続されている。ノード１
９６はインバータ１９８の入力に、またライン２００を
介して遅延ゲート２０２の入力に帰還接続されている。

遅延ゲート２０２の出力はライン２０４を介し、ｎ−チ
ャネルリセットトランジスタ２０６のゲートに接続され
ている。

ｎ−チャネルトランジスタ２０６は、書込ラッチノード
９４をアースへリセットするように動作可能である。他
方のブランチでは、インバータ１９８の出力がライン６
８によって、書込／読取りロック出力ＮＡＮＤゲート２
０８の第１入力に接続されている。

読取ディセーブル化ＮＡＮＤゲー１−１８０の出力は読
取りロック信号ノード２１０に接続され、該ノード２１
０は遅延ゲート２１２の入力に接続されている。遅延ゲ
ート２１２の出力は読取りロックライン７０を介し、書
込／読取りロック出力ＮＡＮＤゲート２０８の第２人力
に接続されている。また読取りロック信号ノード２１０
は、ライン２１４を介してインバータ２１６の入力にも
帰還接続されている。インバータ２１６は、ライン２１
８を介してｎ−チャネルリセットトランジスタ２２０の
ゲートに接続された出力を有する。ｎ−チャネルトラン
ジスタ２２０は、ライン２１８上に高の状態を受け取る
と、読取ラッチノード１０８をアースへリセットするよ
うに動作可能である。

マスターリセットライン３４は、読取ラッチ１０４内の
ｎ−チャネルリセットトランジスタ２２４のゲート、読
取／書込信号ラッチ１４４内のｎ−チャネルリセットト
ランジスタ２２６のゲート、さらに書込ラッチ９２内の
ｎ−チャネルリセットトランジスタ２２８のゲートに接
続されている。マスターリセットライン３４上の高パル
スが、各ラッチノード１０８．９４及び１４６をアース
へリセットするように作動する。

動作時、正移行のパルスが入力書込要求ライン５６で受
け取られたものとする。ライン５６上における正移行の
検知に応じて、立ち上がりエツジ検出器８０がライン８
８上に低パルスを出力する。

この結果、高状態が書込ラッチノード９４に記憶され、
従って書込ラッチ出力ノード９８にはゼロ状態が存在す
る。

読取ラッチ１０４も、書込ラッチ９２と同様に＄動する
。つまり、読取要求ライン５４上における正移行のエツ
ジに応じて、立ち上がりエツジ検出器８６が出力ライン
１０２上に負パルスを出力し、これによってラッチノー
ド１０８は高状態を記憶し、ラッチノード１１２は低状
態を記憶する。

読取／書込信号ラッチ１４４も、書込ラッチ９２及び読
取ラッチ１０４とほぼ同様に挙動する。

つまり、ノード１５７における高状態がライン１６０上
における高状態と組み合わせれると、アービタＮＡＮＤ
ゲー）１５８がライン１６２上に低状態を出力する。こ
の低状態によって、ラッチノード１４６に高状態が記憶
される。従って、ラッチノード１５０には低状態が記憶
される。ラッチ９２と１０４と異なり、ラッチノード１
５０での低状態はインバータ１８４を介して反転され、
読取／書込信号ノード１８８に高状態として出力される
。

ノード１８８での低状態（リセット状態）が、ライン６
４を介してＮＯＲゲート１７０をエネーブルし、またラ
イン６６を介してＮＡＮＤゲート１８０をディセーブル
する。書込要求人力５６に立ち上がりエツジが生じると
、立ち上がりエツジ検出器８０がこの移行を検出し、書
込ラッチ９２へのライン８８上に負のパルスを発生する
。このため、書込ラッチの出力ノード９８が低になる。

この低状態が、ライン１２４、遅延ゲート１２６及びラ
イン１２８を介して、所定の遅延後、ＮＡＮＤゲート１
１８の第２人力に伝えられる。従って、ノード１５７は
低状態に留まる。ノード１５７における低はアービタＮ
ＡＮＤゲー１−１５８をディセーブルし、読取要求が現
在進行中の書込動作を中断するのを防ぐ。

上記の動作と同時に、立ち上がりエツジ検出器８２が書
込入力５６の同じ移行を検出し、その出力１１６を低に
セットする。ＮＡＮＤゲート１１８の一方の入力が低な
ので、その出力１５４は高で、従ってノード１５７は低
になる。これはＮＡＮＤゲート１１８の他方の入力１２
８が低になる前に起きるため、ノード１５７の低状態へ
の移行はその分速められる。

立ち上がりエツジ検出器８２の出力１１６は、所定の遅
延後高になる。しかし、検出器８０とその段階の回路に
よって発生される低状態がノード１２８に現れているた
め、書込要求は保持されている。従って書込要求が待た
される場合でも、それは必要なだけ保持される。

この間読取／書込信号ノード１８８は、その低状態によ
ってＮＯＲゲート１７０をエネーブルし続けている。書
込ラッチ出力ノード９８における低状態は、遅延ゲート
１６６を介して所定の遅延後伝えられる。そしてこの低
状態が、ＮＯＲゲート１７０の入力１６８に現れる。入
力１６８における低状態が入力ライン６４上の低状態と
組み合わされると、ＮＯＲゲート１７０が書込クロック
ノード１９６に高状態を出力する。ノード１９６におけ
る高状態はゲート１９８を介し反転されて、ライン６８
上で低状態になり、この結果書込／読取出力クロックラ
イン１３上に高状態が生じる。

一方、書込クロックノード１９６における高状態は遅延
ゲート２０２を介して所定の遅延後、すセントトランジ
スタ２０６のゲートに戻され、ラッチ９２をアースにリ
セットする。ラッチ９２のリセットに応じて、書込／読
取りロック出力１３が低になり、ノード１５７が高にな
って、書込処理を終了する。上記の動作中、ＵＰＤＮつ
まり読取／書込信号出力ライン１１は高状態に留まり、
書込要求の存在を指示する。

読取要求入力ライン５４で立ち上がりエツジが検出され
ると、立ち上がりエツジ検出器８４．８６と読取ラッチ
１０４は、ライン５６上の書込要求入力の立ち上がりエ
ツジに応じて立ち上がりエツジ検出器８２．８０と書込
ラッチ９２が動作するのと同じように動作する。読取要
求人力ライン５４における立ち上がりエツジは最終的に
、読取ライン１６０上に高状態をもたらす。これによっ
て実際上、判定メーカー６２に対して読取をエネーブル
することを要求する。しかし、書込要求信号がすでに処
理中であれば、ノード１５７が低にセットされており、
読取要求信号を伝えないようにアービタＮＡＮＤゲート
１５８をディセーブルする。つまりこの場合、ノード１
６０における高の読取要求は、読取／書込信号ラッチ１
４４による処理を受けない。従って、読取ラッチ１０４
は読取要求をランチし、アービタＮＡＮＤゲート１５８
がエネーブルされるまで待つように動作する。

衝突している書込命令が終了すると、ノード１５７が高
になり、アービタＮＡＮＤゲート１５８をエネーブルす
る。ＮＡＮＤゲート１５８の測高入力が出力ライン１６
２上に低状態を発生し、これによってラッチノード１４
６を高状態に、ランチノード１５０を低状態に、また読
取／書込信号ノード１８８を高状態にそれぞれランチす
る。

ノード１８８における高状態は、ＮＯＲゲート１７０を
ディセーブルする。従って、この瞬間に書込要求が受け
取られても、ラッチ９２は記憶された書込要求を書込ク
ロックノード１９６へ送るのを妨げられる。さらに、ノ
ード１９６まで信号が伝わらないので、入力６４が高状
態でＮＯＲゲート１７０がディセーブルされている限り
、書込ラッチ９２はリセットされない。実際上書込要求
は、読取要求の処理が完了するまで待たねばならない。

ノード１８８における高は、ＮＡＮＤゲート１８０もエ
ネーブルする。また、読取ランチ出力ノード１１２に現
れる低がアップ／ダウン出力ライン１１を低にセントし
、読取要求であることを指示する。一方、読取りロック
ノード２１０における低状態は、所定の遅延後インバー
タ２１６を介し反転されて戻され、ライン２１８上で高
状態になる。ライン２１８上の高状態が、読取う・７チ
ノード１０８をアースへリセットするように動作する。

これによって読取処理が完了し、アービタ５２は最初の
状態に戻る。

ノード１７８とアップ／ダウン信号出力ＮＡＮＤゲ−１
−１８２との間の接続が、読取／書込信号ノード１８８
によるよりも先にＵＰＤＮ出力１１を高にするスピード
アップ路をなす。これによって、遅延ゲート１３２、イ
ンバータ１３６、立ち下がりエツジ検出器１３８及びラ
ッチ１４４を介した長い遅延路による遅れが防がれる。

各遅延ゲート１２６．２０２．１６６．１３６．１７４
．１３２．２１２及び２１６での所定の遅延は、入力と
出力間、クロック出力１３とＵＰＤＮ出力１１間、及び
クロック出力１３に現れる連続したクロック出力間での
各時間関係を正しく調整するように設定されている。

はぼ同時の読取要求を考慮にいれた書込要求への優先付
与とその逆との間での時間境界は、次のように確立され
る。書込要求より前に読取要求が受け取られると、読取
／書込信号ノード１８８が書込ＮＯＲゲート１７０をデ
ィセーブルし、読取ＮＡＮＤゲート１８０をエネーブル
する。書込要求が読取要求へ時間的に接近するにつれ、
読取／書込信号ラッチ１４４がもはや“フリップ（ｆｒ
ｉｐ）″せず、“読取信号”状態に記憶しなくなるまで
、アービタゲート１５８からの低パルスが弱まっていく
。

要約すれば、ＦＩＦＯメモリで受け取られる読取要求と
書込要求との間に優先順位を設定するためのアービタが
示された。本アービタは、後入れ先だしくＬ　Ｉ　ＦＯ
）やスタック式のメモリにも有効である。アービタは、
その入力に同時またはほぼ同時に現れる書込及び読取両
要求を有効に記憶し、それらの要求間に優先順位を割り
当てる。両方が正しく処理されるように、一方の要求が
実行されている間、他方の要求は記ｔ＃されている。図
示の実施例においては、アップ／ダウンカウンタ及び−
組のフラグ発生器を動作するのに、書込／読取りロック
とアップ／ダウンパルスが発生される。

以上の詳細な説明において例示の実施例とその利点を説
明したが、本発明はそれらに制限されず、特許請求の範
囲に記載の精神及び範囲によってのみ限定される。

以上の記載に関連して、以下の各項を開示する。

（１）　　読取及び書込要求を受け取り、これらの要求
を処理してメモリに与えるアービタにおいて：読取要求
信号を記憶する読取ラッチ； 書込要求信号を記憶する書込ラッチ； 前記読取要求信号及び前記書込要求信号の一方に優先性
を割り当て、先に到着した要求信号を優先要求信号とし
て選び、そして 後に到着した要求信号を非優先要求信号として選ぶ判定
回路； 前記優先要求信号に応じて第１のクロック信号を発生す
る発生器；及び 前記非優先要求信号に応じて第２のクロック信号を発生
する発生器； を備えたアービタ。

（２）元の書込要求信号と記憶された書込要求信号の両
方を受け取る前記判定回路の書込入力を備え；及び 前記元の書込要求信号が前記書込入力に現れなくなった
後でも、前記記憶書込要求信号が書込入力に留まるよう
に、前記書込回路の出力が前記記憶書込要求信号を書込
入力に伝送する；第（１１項のアービタ。

（３）前記判定回路の書込入力がＮＡＮＤゲートからな
り、前記元の書込要求信号が該ＮＡＮＤゲートの第１入
力に現れる低パルスからなり；前記記憶書込要求信号が
低状態として記憶され、前記書込回路の出力が前記ＮＡ
ＮＤゲートの第２人力に接続されており； 前記書込要求が処理された後、前記記憶書込信号をリセ
ットするりセンタを備え； 前記リセット状態の前記ＮＡＮＤゲートの第２人力への
伝送を後らせるように動作可能な遅延回路が前記書込回
路の出力と前記ＮＡＮＤゲートとの間に接続され、前記
書込要求が処理されるまで、前記リセット状態が前記Ｎ
ＡＮＤゲートの第２人力に現れないようにする；第（２
）項のアービタ。

（４）元の読取要求信号と記憶された読取要求信号の両
方を受け取る前記判定回路の読取入力をさらに備え、前
記元の読取要求信号が前記読取入力に現れなくなった後
でも、前記記憶読取要求信号が読取入力に留まるように
、前記読取回路の出力が前記記憶読取要求信号を前記判
定回路の読取入力に伝送する第（１）項のアービタ。

（５）読取状態または書込状態を記憶する前記判定回路
の判定ラッチ： 前記読取要求信号の処理後に、前記読取要求信号をリセ
ット状態にリセットするリセソタ：及び前記判定ラッチ
と前記読取ラッチの出力とに接続された判定ラッチリセ
ット回路で、該判定ラッチリセット回路が所定の遅延後
、前記読取回路でのリセット状態に応じて、前記判定ラ
ンチ内の記憶読取状態を消去するように動作可能である
；を備えた第（１１項のアービタ。

（６）前記読取回路が前記リセット状態を低状態として
記憶し、前記判定ラフチリセット回路が立ち下がりエツ
ジ検出器を含み、前記低状態が反転回路を介して前記立
ち下がりエツジ検出器の入力に接続され、前記立ち下が
りエツジ検出器が前記反転された低状態を受け取るのに
応じて正移行パルスを出力し、前記立ち下がりエツジ検
出器の出力が前記判定ランチのリセソタに接続されて記
憶読取状態をアースにリセットする第（５）項のアービ
タ。

（７）前記読取要求を受け取る立ち上がりエッジ検出器
をさらに備え、該立ち上がりエツジ検出器が、前記読取
要求の立ち上がりエツジを受け取るのに応じて前記読取
要求信号を前記読取ランチに出力する第（１）項のアー
ビタ。

（８）前記読取要求の立ち上がりエツジを受け取る第２
の立ち上がりエツジ検出器をさらに備え、該第２立ち上
がりエツジ検出器の出力が前記判定回路の読取人力に接
続されており、第２立ち上がりエツジ検出器が、前記読
取要求の立ち上がりエツジを受け取るのに応じて前記読
取要求信号を前記読取入力へ出力するように動作可能で
ある第（７）項のアービタ。

（９）前記書込要求を受け取る立ち上がりエツジ検出器
をさらに備え、該立ち上がりエツジ検出器の出力が前記
書込ラッチの人力に接続され、該立ち上がりエツジ検出
器が前記書込要求の立ち上がりエツジを受け取るのに応
じて前記書込要求信号を前記書込ラッチに伝送する第（
１）項のアービタ。

ＱＯＩ　　前記書込要求を受け取る第２の立ち上がりエ
ツジ検出器をさらに備え、該第２立ち上がりエツジ検出
器の出力が前記判定回路の書込入力に接続されており、
該第２立ち上がりエツジ検出器が前記書込要求の立ち上
がりエツジを受け取るのに応じて前記書込要求信号を前
記書込入力へ伝送する第（９）項のアービタ。

０υ　読取及び書込要求を受け取り、これらの要求を処
理して逐次式メモリ装置へ選択的に与えるアービタにお
いて： 読取要求を記憶し、それに応じて読取信号を出力するよ
うに動作可能な読取回路； 書込要求を記憶し、それに応じて書込信号を出力するよ
うに動作可能な書込回路； 前記読取要求と前記書込要求を受け取る判定回路で、該
判定回路が； 前記判定回路が読取要求より前に書込要求を受け取った
とき、前記読取回路及び読取信号を出力するのを不能と
する読取ディセーブラー；及び前記判定回路が書込要求
より前に読取要求を受け取ったとき、前記書込回路が書
込信号を出力するのを不能とする書込ディセーブラー；
を含み；読取要求と書込要求が時間的に接近しであるい
は同時に受け取られた場合に、前記判定回路が前記読取
要求と書込要求のうち選ばれた一方をまず処理して、次
いで読取要求と書込要求のうち他方を処理するように動
作可能である；を備えたアービタ。

（１２１前記読取回路が、前記読取要求を記憶する読取
ランチと前記読取要求を消去する読取リセット回路とを
さらに備え、前記読取リセット回路が前記読取信号を出
力する前記読取回路の出力に接続され、前記読取リセッ
ト回路が所定の遅延後、前記読取信号に応じて前記記憶
されている読取要求を前記読取ランチからクリアする第
００項のアービタ。

０１）前記読取ディセーブラーが、書込要求信号の現在
処理中に応じて、前記読取ランチを前記読取回路の出力
から選択的に分離させるディセーブル化ゲートを備える
第００項のアービタ。

０１　　前記書込回路が、前記書込要求を記憶する書込
ラッチと前記書込状態を消去する書込リセット回路とを
備え、前記書込回路の出力が前記書込信号を出力し、前
記書込リセット回路が前記書込回路の出力に接続されて
おり； 前記書込リセット回路が所定の遅延後、前記書込信号に
応じて前記書込状態が消去するように動作可能な第００
項のアービタ。

ＱＳ　　前記書込ディセープラーが、読取要求信号の現
在処理中に応じて、前記書込ラッチを前記書込回路の出
力から選択的に分離させるディセーブル化ゲートを備え
る第Ｑ４）項のアービタ。

Ｑ［９前記判定回路が、書込状態または読取状態で記憶
する判定ラッチ、前記書込要求を受け取る前記判定回路
の書込入力、及び前記読取要求を受け取る読取入力を含
む； 前記判定回路のアービタゲートが前記書込入力と前記読
取入力とを受け取り、該アービタゲートが先に書込要求
を受け取るのに応じて、読取要求の前記判定ラッチへの
伝送を防ぐ； 前記アービタゲートが先に読取要求を受け取るのに応じ
て、前記判定回路が前記読取状態を記憶する； 読取要求の処理の終了に応じて、リセソタが前記判定ラ
ンチ内の前記記ｊｌＪされた読取状態を前記書込状態に
リセットする；第００項のアービタ。

０７）時間的に接近して受け取られた読取要求と書込要
求との間に優先順位を割り当てるアービタにおいて： 読取要求を受け取り、読取状態を記憶すると共に、該読
取状態の記憶に応じて読取りロックパルスを発生ずるよ
うに動作可能な読取回路；書込要求を受け取り、書込状
態を記憶すると共に、該書込状態の記憶に応じて書込ク
ロックパルスを発生するように動作可能な書込回路；前
記読取要求と前記書込要求を受け取る判定回路で、該判
定回路が： 前記読取要求より前に書込要求が受け取られたとき、前
記読取りロックパルスの伝送を不能とする読取ディセー
プラー； 前記書込要求より前に読取要求が受け取られたとき、前
記書込クロックパルスの伝送を不能とする書込ディセー
ブラー：及び 読取要求に応じて読取信号を発生し、書込要求に応じて
書込信号を発生する読取／書込信号発生器；を含む； 読取／書込信号発生器に接続され、読取動作に対応した
第１の値または書込動作に対応した第２の値を出力する
前記アービタの読取／書込信号出力；及び 前記読取り口・７クパルスまたは前記書込クロックパル
スに応じて、クロックパルスを発生するように動作可能
な前記アービタのクロック出力；を備えたアービタ。

０１）前記読取／書込信号が２つの状態間で変化する２
値信号であり、前記読取／書込信号発生器の出力が前記
読取ディセーブルーと前記書込ディセーブラーとに接続
され、前記読取／書込信号の第１状態が前記読取りロッ
クパルスの伝送をディセ−ブルするように動作可能で、
前記読取／書込信号の第２状態が前記書込クロックパル
スの伝送をディセーブルするように動作可能である第０
η項のアービタ。

０９　　前記読取／書込信号出力が、前記読取／書込信
号発生器に接続された第１の入力と前記読取回路の出力
に接続された第２の人力とを備えたＮＡＮＤゲートから
なり； 前記読取回路内への読取状態の記憶が、前記読取／書込
信号出力のＮＡＮＤゲートをエネーブルし、読取動作に
対応した前記第１の値を伝送するように動作可能である
：第αカ項のアービタ。

（２ｍ　　フラグを発生し、逐次式メモリ内の所定の容
量状態を指示するシステムにおいて：各々前記逐次弐メ
モリ内における所定の容量状態の発生に対応したフラグ
を発生する複数のフラグ発生器； 前記メモリにデータを書き込む書込要求と前記メモリか
らデータを読み取る読取要求との間の差をカウントする
アップ／ダウンカウンタ；前記アップ／ダウンカウンタ
に接続されそこからの前記差を受け取るデコーダで、該
デコーダが前記フラグ発生器の各々に接続され、複数の
所定の数値を各々デコードするように動作可能であり、
また該デコーダが前記所定の数値の各々に対応するデコ
ードされた信号を、前記フラグ発生器の少なくとも１つ
に出力する； 前記アップ／ダウンカウンタに接続されたアービタで、
該アービタが読取要求または書込要求のアービタによる
受信に応じて、読取／書込信号及びクロック信号、読取
要求に応じて発生された前記読取／書込信号の第１の値
、及び書込要求に応じて発生された前記読取／書込信号
の第２の値を前記アップ／ダウンカウンタに伝送する：
及び前記アービタが、時間的に接近してまたは同時にア
ービタによって受け取られた読取要求と書込要求のうち
選ばれた一方に優先性を与えるように動作可能であり、
また前記アービタが前記両要求のうち選ばれた一方に応
じた前記読取／書込信号の値とクロック１３号を発生す
るように動作可能であり、前記両要求のうち選ばれた一
方が処理されるまで、前記両要求のうち残りの一方を記
憶するように前記アービタが動作可能であり、その後前
記アービタが前記両要求のうち残りの一方に応じた前記
読取／書込信号の別の値とクロック信号を発生するよう
に動作可能である；を備えたシステム。

（２１）　　時間的に接近してまたは同時に受け取られ
た読取及び書込要求を仲裁し、これらの要求を処理して
メモリに与える方法において：読取要求信号を記憶する
ステップ： 書込要求信号を記憶するステップ； 前記両要求信号の一方に優先性を割り当て、先に到着し
た要求信号が優先要求信号として選ばれ、後に到着した
要求信号が非優先要求信号として選ばれるようにするス
テップ； 前記優先要求信号に応じて第１のクロック信号を発生す
るステップ；及び その後、前記非優先要求信号に応じて第２のクロック信
号を発生するステップ；を含む方法。

（２２）　　時間的に接近して受け取られた読取要求と
書込要求との間に優先順位を割り当てる方法において： 読取要求の受け取りに応じて読取状態を記憶するステッ
プ； 前記記憶された読取状態に応じて、読取りロック信号を
発生ずるステップ； 書込要求の受け取りに応じて書込状態を記憶するステッ
プ； 前記記憶された書込状態に応じて、書込クロック信号を
発生するステップ： 読取要求よりも前に書込要求を受け取るのに応じて、読
取りロックパルスの伝送をディセーブルし、書込要求よ
りも前に読取要求を受け取るのに応じて、書込クロ・ν
り信号の伝送をディセーブルするステップ； 読取要求と書込要求のうち先に受け取られた一方に対応
する読取／書込信号の第１の値を発生ずるステップ； 前記読取／書込信号の第１の値を発生した後、読取要求
と書込要求のうち後で受け取られた一方に対応するクロ
ックパルスの発生を再びエネーブルするステップ；及び 前記読取／書込信号の第１の値が伝送された後、読取／
書込信号の第２の値を発生するステップ；を含む方法。

（２３）　　アービタ５２がアップ／ダウン信号１１と
クロック信号１３をアップ／ダウンカウンタ１０へ供給
し、アップ／ダウンカウンタ１０が付設のＦＩＦＯメそ
りに与えられる読取要求５４と書込要求５６との間の差
をカウントできるように動作可能である。

アービタ５２は、時間的接近しているまたは同時に現れ
る非同期の読取及び書込要求５４．５６を受け取り、読
取要求を読取ラッチ１０４内に、また書込要求を書込ラ
ッチ９２内に記憶するように動作可能である。判定回路
６２が、読取及び書込両要求間での優先順位を判定し、
高い優先順位の与えられた方の要求を処理するように動
作可能である。第１の優先要求が処理された後、記憶さ
れていた第２の非優先要求が処理される。

【図面の簡単な説明】

第１図は本発明のアービタを具備したアンプ／ダウンカ
ウンタ及びフラグ発生回路の概略電気ブロック図；第２
図は第１図に示したアービタの簡略化した概略ブロック
図；及び第３図は本発明による好ましいアービタの詳細
な電気配線図である。 ｌＯ・・・アップ／ダウンカウンタ、１１・・・アップ
／ダウン（読取／書込）信号、１３・・・クロック信号
、５２日・アービタ、５４・・・読取要求、５６・・・
書込要求、５８・・・書込回路、６ｏ・・・読取回路、
６２・・・判定回路、９２・・・書込ラッチ、１０４・
・・ｔ’Ｅ　取ランチ、１４４・・判定ランチ、１５８
・・・アービタゲート、１８０・・・クロック信号発生
ゲート。

Claims (1)

1. 【特許請求の範囲】 読取及び書込要求を受け取り、これらの要求を処理して
   メモリに与えるアービタにおいて：読取要求信号を記憶
   する読取ラッチ； 書込要求信号を記憶する書込ラッチ； 前記読取要求信号及び前記書込要求信号の一方に優先性
   を割り当て、先に到着した要求信号を優先要求信号とし
   て選び、そして 後に到着した要求信号を非優先要求信号として選ぶ判定
   回路； 前記優先要求信号に応じて第１のクロック信号を発生す
   る発生器；及び 前記非優先要求信号に応じて第２のクロック信号を発生
   する発生器； を備えたアービタ。