JPH06509443A - コンパクト形半導体メモリデバイスおよびその製造方法 - Google Patents

Abstract

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Description

【発明の詳細な説明】 コンパクト形半導体メモリデバイスおよびその製造方法本発明は、それぞれコン デンサおよびＭＯ３選択トランジスタから成るメモリセルを有する半導体基板内 の半導体メモリデバイスに関する。

半導体メモリは、たとえばシリコンから成る半導体基板内に設けられており、そ れぞれ情報を記憶するためのコンデンサと、特定のコンデンサを選択するための トランジスタとから構成される複数個のメモリセルから成っている。アクセス時 間の短縮および大きいメモリ容量における占有面積の縮小を達成するためには、 デバイスの集積密度が高められなければならない、すなわちセルの占有面積が最 小化されなければならない、しかし、セルのすべての構造の直線的な縮小は可能 でない、なぜならば、たとえばコンデンサは電気的信頼性の理由から特定のキャ パシタンスを下廻ってはならず、また任意に微細な構造は現在利用可能な技術に よっては形成できないからである。その代わりに所定の構造微細性において可能 なかぎりコンパクトなセルが達成されなければならない、すなわち目標は可能な かぎりコンパクトなセルである。メモリデバイスがこの目標にどの程度に合致す るに関する１つの尺度はＣ−セル面積／（最小の構造大きさ）８の値である。す なわちＣが可能なかぎり小さくならなければならない。

Ｃが８よりも小さくなると、ワードおよびビット線の各層２の交叉位置にのみセ ルが配置されているかぎり、トランジスタの駆動のために必要なワード線および ビット線がセルのそれ以上の縮小を妨げる。これはほぼ例外なしに使用されてい るいわゆる折返しビット線方式の場合に当てはまる。Ｃが８よりも小さくなる際 には、ワードおよびビットの各交叉位置にセルを配置することが必要になる（い わゆるオープンとノド線方式）、シかし、この配線の際には、折返しビット線方 式の際のように、セルの読出しの際に２つの隣接するビット線の比較測定が実行 され得ないので、オープンビット線方式によるメモリデバイスでは評価の確実性 が一般により低い。

可能なかぎり小さいセルを形成するため、コンデンサを半導体基板内の溝のなか に配！し、その際にコンデンサの両電極が導電性の層の形態で、また半導体基板 から絶縁されて溝のなかに収容されることはたとえばヨーロッパ特許第４０１７ ６２５４号明細書から公知である。このようなメモリセルは米国特許第４９１８ ５００号明細書に提案されている側壁接触部により一層コンパクトになる０選択 トランジスタの導電性領域への第１のコンデンサ電極の接続は半導体基板の表面 において行われずに、溝の壁を覆っており第１の電極を半導体基板から絶縁する 層が溝の上縁の付近の個所において除去されることによって、溝の壁において行 われる。ＶＬＳｌ半導体メモリデバイスに対する別のコンセプトはＩＥＥＥ回路 およびデバイス雑結、１９８９年１月、第２７〜３６頁のエヌ・ルーの論文に記 載されている。

本発明の課題は、上記の問題を解決する半導体メモリデバイスを提供することに ある。

この課題は請求の範囲１または１５によるデバイスおよび請求の範囲１０による 方法により解決される１本発明の実施態様は従属請求の範囲の対象である。

本発明は、 一溝とトランジスタとの間および溝と側面絶縁との間のさもなければ通常の間隔 を生しさせない、コンデンサ溝を形成するための自己調節技術、−ビット線と溝 壁に配置されている選択トランジスタの導電性領域との間の垂直接触、 一折返しピント線方式と比較可能な評価の確実性を達成するための一次、二次お よび三次ワード線の使用のもとてのワード線の特別な配置に基づいている。

以下、図面に示されている実施例により本発明を一層詳細に説明する。

第１図は平面図、 第２図ないし第７図はメモリセルの範囲内の半導体基板の第１図の線■−■に沿 う概略断面図により本方法の実施例の工程を示す図、第８図はメモリセルのを利 な配！を有するメモリマトリックスの平面図、第９図はワード線の有利な配置を 有するメモリデバイスの平面図である。

第１図：半導体基板ｌのなかに、はぼストリップ状に延びている絶縁領域２が形 成され、これらの絶縁領域２はその間に形成すべきメモリセルの横方向絶縁の役 側をする。好ましくは絶縁領域２は埋められた酸化物領域として、約６００ｎｍ の深さにおいてほぼ垂直な側面を有し、またその表面が半導体基板ｌの表面を存 する平面内に位置するように、たとえばＥＳＳＤＥＲＣ８９会議論文集、第１３ ５〜１３８頁のラニー・ンエラー、エフ・シエテルツの論文に記載されている方 法に従って形成される。

第２図：半導体基板１のすべての表面３の上にゲート酸化物（図示せず）が形成 され、続いて全面に選択トランジスタのゲート４および一次ワード線（４′）を 形成するための層、たとえば約２５０ｎｍの厚みのドープされたポリシリコンが 析出される。その上に絶縁層５が好ましくはテトラエチルオルトケイ酸塩（ＴＥ ０１）の熱分解により析出され（以下ではＴＥＯ３層５と呼ばれる）、またホト 技術によりトランクに構造化される。マスクとしての構造化されたＴＥＯ３層５ により、ストリップ状の絶縁領域２にほぼ垂直に延びている一次ワード線（４′ ）が形成されるように、ポリシリコン層が構造化される。その際に半導体基板１ を覆って延びている部分は同時にゲート４を成している。ゲート酸化物および埋 められた酸化物２に対する十分に高い選択性を有するエツチングプロセスが行わ れる。−次ワード線およびゲート４は絶縁のために側方に、通常約１１００ｎの 別のＴＥＯ５Ｆｒ出および異方性の逆工、チングにより形成されるスペーサ６に より包まれる。ワード線およびゲート４の表面は既にＴＥＯ５５により覆われて いる。

別のホト技術によりいまトランジスタ、特に回路の周辺のなかのトランジスタの 導電性領域（ソースおよびドレイン）が埋込まれる０選択トランジスタの導電性 領域は後の工程でも形成され得る。

前記の工程に対しては、半導体テクノロジーで通常のプロセスを使用することが できる。すなわち、たとえば、短いゲート長さを達成するためＴＥ０１　トラッ ク５の幅を湿式エツチングによりポリシリコン層の構造化の前にホト技術により 設定された限界以下に減することは知られている。さらに下側のゲート縁を仕上 げるための酸化ステップも導常行われている。

いま本発明によりコンデンサ溝７が、既に形成された構造に対して、すなわち絶 縁領域２ならびにＴＥＯ５層５およびスペーサ６により包まれた一次ワード線ま たはゲート４（４”で隣接ゲートが示されている）に対して自己調節されて半導 体１＆板ｌのなかに形成される。前記の構造の材料、すなわちシリコン酸化物お よびＴＥ０１を露出されている半導体基板１よりも十分に遅くエツチングする異 方性のエツチングプロセスが使用される。ＴＥＯ３層５およびスペーサ６はエン チングプロセスの後になお十分な絶縁を呈さなければならない、コンデンサを受 け入れるためのこうして形成された溝７はほぼ長方形の断面を有する。

第３図工半導体基板１に対する絶縁のために、底７′と半導体基板表面３に対し てほぼ垂直な壁７パとから成る溝７の表面の上に第１の絶縁性の層８．９が被覆 される。この実施例では第１の絶縁性の層は構成要素として約２０ｎｍの厚みの シリコン酸化物層８および全面に析出された約３０ｎｍの厚みのシリコン窒化物 層９を有する二重層から成っている。構造化されたホトレジスト層１０は溝壁７ ′′の一方の側を溝上縁の付近で、構造化の際の照射時間を介して設定可能な特 定の深さまで露出させる。少なくとも溝壁７゛および底に向かい合う側はレジス ト１０により覆われている。第１の絶縁性の層８．９は、第１の開口が第１の絶 縁性の層８．９のなかに形成されるように、露出個所において除去される。

その際にゲート−封入物のＴＥＯ３５，６はわずかじか浸食されてはならない。

溝壁７パの上側範囲内の半導体基板１のいま露出している個所はコンデンサ電極 と選択トランジスタの導電性領域との間のその後の接触を可能にし、またいわゆ る溝接触部をなす、それは第３図中で溝の左側に位置する溝７に属する選択トラ ンジスタを画定する。

第４図：構造化されたホトレジスト層ＩＯが除去される。コンデンサの第４の電 極１２を形成するため、第１のｔ種層１２’が形成される。加えて、たとえば約 ３０ｎｍの厚みのドープされたポリシリコン層が析出され、この層は続いて異方 性の逆エンチングにより少なくともＴＥｏＳトラック５の上側で除去される。

これにより第１の電極層１２’が形成され、この層から後に第１のｔｆｆｉ１２ が形成される。逆エツチングの際に溝７は部分的にレジスト栓１３により満たさ れ得る。このレジスト栓は、溝接触部１１において第１の電極層１２’のなかの 下側に位置する第１の絶縁性の層８．９により形成される段を覆う、それにより 第１のｔａ層１２′がこの段において浸食されず、またさらに溝底７゛をも覆う 、レジスト栓１３はたとえばレジスト逆露光（すなわち全面的露光および現像） により溝のなかにもたらされ、またそれは逆エツチングの後に除去される。こう して形成された第４の電極層１２′は、基板表面３の上側でＴＥＯＳスペーサ６ の側方に位置する第４のｔ８ｉ層１２′の部分を介して一層ワード線（４゛）の 方向に隣接する溝のなかの第１の電極層とも接続されている。

第５図・ホト技術により第１の電極層１２′が、各漠のなかに第１の電極１２が 位置するように構造化される０本発明によるメモリマトリックスに基づいて、こ れは簡単に実行することができる。（図示されていない）ホト技術により、第１ の開口（溝接触部１１）と向かい合う溝壁７″の側に溝上縁の付近に第２の開口 が画定される。この個所において第１の電極層１２″が下側に位置する第１の絶 縁層８．９に対して選択的に除去され、またこうして第２の開口を存することに なる。第１の開口が配置されている溝壁７′の側はこのプロセス過程の間はホト レジストにより覆われている。上記の隣接する第１の電極がらの隔離を保証する ため、第２の開口はワード線方向に少なくとも第８図中に示されている寸法（３ ２）を有していなければならない、すなわち、すべての溝を両側に絶縁領域２ま で覆っていなければならず、それに対して垂直な方向には第１の電極層１２゛の 完全な除去が基板表面３の上側で、また溝上縁の付近でも保証されていなければ ならない、方法技術的な周辺条件、特にホト技術における分解能および調節誤差 に基づいて、第８図中に符号３２を付されている領域は一般により大きく選ばれ なければならない、第１の電極層１２゛のなかの第２の開口は基板表面３の下側 に約５００ｎｍの深さまで達する。これは第１の開口の形成の際と同様に制御さ れ得る。

上記のホトレジスト層の除去の後にコンデンサ誘電体として第２の絶縁性の層１ ４、たとえばいわゆるＯＮＯ層が少な（とも第１の電極１２の上に形成される。

その際に生ずる高い温度により第１の電極１２からのドーピング物質の拡散が第 １の開口を貫いて、すなわち溝接触部１１を経て半導体基板１のなかへ行われ、 それによりそこに選択トランジスタの導電性領域１５が形成される。続いて溝の なかに第２の電極層１６′が第２の電極１６の形成のためにもたらされる１通常 その際にすべての溝７は厚いドープされたポリシリコン層により充填される。こ の層はその後に再び逆エツチングされる。その際に絶縁領域２の上の一層ワード 線の間の範囲も充填される。

第６図：いま存在するほぼ平らにされた表面は別の（第４の）絶縁性の層１８に より覆われる。そのために約２００ｎｍの厚みのＴＥ０３層が析出される。ＴＥ Ｏ５１１８は、それがビット線接触部を形成するためのマスクとして適するよう に構造化される。溝接触部１１を有する溝壁はＴＥＯ３層１８により覆われ、他 方において第１の電極層１２″のなかに第２の開口を有する溝の側では第２の電 極層１６″が少なくとも部分的に露出する。第２の電極層１６゛からいま、ビッ ト線接触部孔１９が第６図中に示されているように基板表面３の下側、好ましく はこの個所における第１の電極１２の上縁に位置する深さまで異方性にエツチン グされることによって、第２の電極１５が形成される。すなわち第２の電極層１ ６’は第１の電極層のように、はぼ溝壁７゛の等しい個所に位置し、また溝のな かでより浅い深さまで延びている第２の開口を有する。溝壁７″のこの個所にお いていまノリコン窒化物９が露出する。

第２のｔ種層１６の露出する表面の上に第３の絶縁性の層１７が好ましくは酸化 プロセスにより形成される。こうして形成されるシリコン窒化物層１７の厚みは 約８０ｎｍである。ｔｓ出する窒化物９は、後にはとノド線接触部となる溝壁の この個所を酸化から保護する。

第７図コニの図面には前記のメモリセル２４のほかに右側に隣接するメモリセル の選択トランジスタ２５も示されている。溝壁７パにおいて第２の開口の範囲内 で露出するシリコン窒化物９および下側に位置するシリコン酸化物８は、第１の 絶縁性の層８．９のなかに第２のｔ種層１６′のなかの第２の開口と等しい個所 に位！する第２の開口が形成されるように、たとえば湿式プロセスにより除去さ れる。この個所においていま最初の溝壁７″が露出する。すなわち第１の絶縁性 の層８．９は第１および第２の開口を有し、他方において第２の絶縁性の層１４ および両電極層はそれぞれｉＲ２の開口のみを有する。上記の湿式エツチングプ ロセスの際にコンデンサ誘電体１４が浸食されないように、第１の電極層１２　 のなかの第２の開口は一般に溝のなかのその他の第２の開口よりも深い深さまで 達する（すなわち第１の電極１２の上縁はより深く位！する）、この条件は、第 １の絶縁性の層８．９のなかの第２の開口を形成するエツチングプロセスの誘電 体１４の材料に対する選択性が高いならば、省略され得る。続いてビット線２０ ．２１が形成され、その際に第２の開口の範囲内にビア）線接触部２２が形成さ れる０通常、先ず全面に約５００ｎｍの厚みのポリノリコン層２ｏが析出され、 また約１１００ｎに逆エツチングされ、それによって既にビット線孔１９の広範 囲な充填が達成される。さらに、適当なビット線材料としてたとえばモリブデン −シリコン２１が被覆され、またポリシリコン層２ｏと一緒にビット線を形成す るために構造化される。ビット線２０．２１は溝を越えて、またはピント線接触 孔１９の範囲内で部分的に溝７のなかを延びている。たとえばモリブデンのケイ 化のための後続の熱処理の際にビット線接触部２２を越えてのビット線２０．２ １からの拡散により、第２の導電性領域２３が形成される。第２の開口の範囲内 にいまビット線２０．２１と（図面中では右側の）隣接メモリセルの選択トラン ジスタの第２の導電性領域２３（たとえばドレイン）との間のとノド線接触部２ ２が存在する。すなわちメモリセルのビット線接触部は常に溝のなかまたは溝壁 に配置されている。

第３および第４の絶縁性の層１７．１８はビット線２０．２１に対する第２の電 極１６の絶縁をなす、その代わりに、ビット線孔１９および第２の開口を第２の 電極層１６’のなかに直接にホト技術により、第４の絶縁性の層１８を使用せず に、形成し、またホトレジストの除去の後にすべての表面を酸化し、または他の 仕方で通しの第３の絶縁性の層１７を形成することも可能である。しかし、ＴＥ ０１から成る第４の絶縁性の層１８の追加的な使用は、絶縁作用が一層良好であ るという利点を有する。さらに、ビット線接触孔１９が場合によってはＴＥＯＳ スペーサの形成によりなお縮小され得るので、ホト技術への要求がよりわずかで 済む、最後に、それにより、ビット線の構造化の際の層１８のより大きい除去が 甘受され得る。

第８図二メモリマトリックスの平面図によりストリップ状の絶縁領域２の間の列 内のメモリセルの位Ｉの概要が示されている。ビット線２０．２１に垂直に、Ｔ ＥＯ３５，６により包まれた一層ワード線４′が延びている。絶縁領域２および ＴＥＯ３被覆５．６により形成される格子は溝７の自己調節される形成のための マスクをなす。

メモリセルの溝７は一方の側にその選択トランジスタのソース領域への溝接触部 １１を有し、同かい合う側には隣接メモリセルの選択トランジスタとビット線２ ０．２１との間のビット線接触部２２が配置されている。符号７ａ、ｌｌａおよ び２２により、中央に位置するメモリセルに属する溝、溝接触部およびビット線 接触部が示されている。

さらに、３つのリトグラフィ平面が以下のように示されている。

−少なくとも符号３１を付されている領域を覆わないホトレジスト層により、溝 壁の第１の個所に溝接触部１１の形成のための第１の開口が生ずるように、第１ の絶縁性の層８．９がエツチングされる（第３図参照、ホトレジスト層１０）。

−少なくとも符号３２を付されている領域を覆わない別のホトレジスト層により 、各溝７のなかにその他のものから隔てられた第１の電極が位置するように（１ ＰＪ４図および第５図参照）、第１の電極層１２′がエツチングされる（第１の 電極層１２゛のなかの第２の開口の形成）、ワード線４′の方向に領域３２はそ れぞれ少なくとも絶縁ストリップまで達していなければならない。

−少なくとも符号３３を付されている領域を覆わない別のホトレジスト層により 、ビット線接触孔１９が第４の絶縁性の層１８（第６図参照）のエツチングによ り形成され、それによって後続の工程で第２の開口が第２のｔ種層１６′および 第１の絶縁性の層８．９のなかに形成され、またビット線接触孔２２が溝壁の第 ２の個所に形成される。

開口３２および３３は第８図中に示されているように全く同一であってよく、そ の重なりは少なくとも十分なビット線接触を可能にしなければならない、領域３ １．３２．３３は他の形態で、特に図面中に示されているよりも大きく選ぶこと もできる。それらは部分的に重なっていてもよい、たいていホトレジスト層のな かの開口は、ｉＦＩ＃誤差、分解能などを顧慮するために、より大きく選ばれな ければならない、ｓＩ域３１および／または３２および／または３３が第２の方 向に両側に絶縁領域２をなおそれぞれ半分だけ覆うことは有利である。第１の方 向の広がりは一船に分解能により決定される。しかし特に領域３２は信頼性の理 由から、それが溝７をほぼ半分まで覆うように選ぶことができる。

さらに第８図にはメモリセルマトリックス内のメモリセルの配置が以下のように 示されている。

一メモリセルは、ビット線２０．２１に対して平行に（第１の方向に）延びてお り、ストリップ状の絶縁領域２により互いに隔てられている列のなかに配置され ている。同一の列のなかのすべてのメモリセルでは選択トランジスタが付設のコ ンデンサの同一の側に配！されており、たとえばＡ−Ａを付されている列のなか ではすべての選択トランジスタが付設のコンデンサの左側に位置している。この ような列は第２図ないし第７図にも断面図で示されている。それに応して左側の 溝上縁には溝接触部１１が、右側の溝上縁には隣接メモリセルのピント線接触部 ２２が位！している。メモリセルの隣接する列のなかではこの向きは逆にされて いる。すべての選択トランジスタは付設のコンデンサの右側に位置しており、溝 接触部１１およびビット線接触部２２は交換されている。ワード線４゛の方向（ 第２の方向）に列のなかのすべての選択トランジスタおよび溝７が位置している 。

このメモリマトリックスは可能なかぎりコンパクトなセルを実現するのに特に有 利である。それは使用されるホト技術にわずかな要求しか課さず、種々の溝のな かでの第１の電極の相互分離が簡単に可能である。ワード線およびビット線の各 交叉個所にメモリセルが生ずる。このようなメモリセルの大きさに対する典型的 な値は下記のとおりである。

ワード線ラスタ：２．１μｍ、ワード線幅＝０．７μｍ、ビット線うスク：１． ４μｍ、ビット線幅二０．７μｍ、コンデンサ溝：１．４μｍＸ０．７μｍ、溝 深さ；３μｍ、セル面積２．９４μｍ”＝ｃ−６゜本発明による方法の利点はＶ ＬＳ　１回路の製造の際の他の通常の方法によるその簡単な集積可能性である。

たとえば周辺のなかの゛トランジスタでは、周辺のなかの周辺トランジスタの埋 込みの後に薄い窒化物層が、またその上にまざり合う中間酸化物が形成されるな らば（キュスターは力ぐ１９８７年ＶＬＳ　Ｉテクノロジーシンポジューム、名 古屋（日本）の論文集、第９３〜９３頁参照）、ビット線接触部は’ＦＯＢＩＣ “方式により製造され得る。第３の絶縁性の層の形成の後に次いで周辺のなかに 接触すべきトランジスタの上に孔が中間酸化物のなかに下側に位置する薄い窒化 物層までエツチングされる。メモリ領域内のビット線接触部の形成（ビット線接 触部２２における第１の絶縁性の層８．９の除去）と同時に周辺のなかのビット 線接触部が薄い窒化物層の除去により開かれ得る。

第９図：オーブン−ビット線方式における評価の確実さを高めるため、ポリノリ フンから成る前記の一層ワード線４′のほかに、上側に位置するメタライジング 平面のなかに配置されている二次ワード線４０および三次ワード線４１が設けら れている０図面をわかりやすくするため、二次ワード線４０は三次ワード線４１ よりも細く示されている。

以下に説明する一次、二次および三次ワード線４″、４０および４１の特別な配 置および特別な配線方式により折返しビット線方式と類似のメモリセルの配線が 達成される。二次ワード線４０および三次ワード線４１は交互に第」のメタライ ジング平面およびその上に位置する第２のメタライジング平面のなかを延びてお り、その際にそれらは換られている。

たとえば二次ワード線４０は長さＸにわたり第１のメタライジング平面のなかを 延びており（図面中に破線により示されている）、次いでいわゆる経由点４２を 経て第２のメタライジング平面のなかに導かれ、一般的に等長の区間にわたり第 ２のメタライジング平面のなかを延びており（実線）、また次いで別の経由点を 経て再び第１のメタライジング平面のなかに導かれる。三次ワード線４１は二次 ワード線に対して相補性に延びている。すなわち二次ワード線とほぼ平行に経由 点の周りまでそれぞれ他のメタライジング平面のなかを延びており、経由点４３ を経て第２のメタライジング平面から第４のメタライジング平面のなかに導かれ る。経由点４２．４３においてそれぞれ他の平面のなかへのワード線の交叉自由 な切換わりが行われなければならず、このことが第９図に示されている経由点お よびワード線の配！で達成され、また二次および三次ワード線４０．４１を捩る ことに通ずる。こうして第１のメタライジング平面のなかに交互にそれぞれ長さ Ｘにわたり二次ワードｖＡ４０：８よび三次ワード線４１が存在する。

−次ワード線４′　（図示せず）はポリノリコン層のなかを通しではなく、それ ぞれたとえば１６のセルを経て延びるセフシランのなかに置かれる。好ましくは このようなセクションの中央に、上側に位！する第１のメタライジング平面への 、すなわち二次ワード線４０もしくは三次ワード線４１への接触部４４．４５が 位置している。−次ワード線（またはそのセクション）は２つのこのような接触 部４４．４５の間を好ましくは直線状に延びている。ワード線方向に隣接する２ つの一層ワード線セクションの接触部４４．４５の間で（その上に位置するメタ ライジング平面のなかで）それぞれ他のメタライジング平面のなかへの二次およ び三次ワード線の交叉自由な切換わりが配置されており、それによってワード線 方向に隣接する２つの一層ワード線セクションのうち一方は二次ワード線４０と 接触部４４を経て、また他方は三次ワード線４１と接触部４５を経て接続されて いる。長さＸは一層ワード線セクションの長さと関連しており、最も簡単な場合 にはこれらの長さはほぼ等しい０図面をわかりやすくするため、経由点および接 触部はワード線に相応して異なる大きさで示されている。

いま二次ワード線４０または三次ワード線４１が応答すると、第１のメタライソ ング平面のなかを延びている一次ワード線のセクションのみが応答し、それによ っていまこのセフシランのなかに位置する１６のセルが読出される。信号を評価 するため、応答したセクションのピント線が隣接セクションのビット線と比較さ れる。セルの読出しの際の参照ビット線として、さもなければ通常のようにそれ ぞれすぐ次または１つおいて次のビット線ではなく、この実施例ではそれぞれ１ ６番目のとノド線が用いられる。読出し増幅器においてたとえば金属ブリッジを 経てこれらのピント線を一緒にすることが必要である。

−次ワード線と二次ワード線との間の接触部４４．４５ならびに他のメタライジ ング平面のなかへの二次または三次ワード線の切換わりの際の経由点４２．４３ は可能なかぎり場所をとらないものでなければならない、従って、電気的に接続 すべき導線が接続個所において広げられないこのような実施例が有利である。

このような接続は、両導線のいずれも広げられないならば、ノンーネスティッド ／ノンーキャップドと呼ばれる。このような接続はたとえば一次ワード線と二次 ワード線との間のタングステンで充填された接触孔と二次ワード線と三次ワード 線との間のタングステンで充填された経由点とにより実現され得る。−次ワード 線と二次ワード線との間の接触部４４は好ましくは絶Ｎ＆領域を経て（第８図参 照）、また選択トランジスタを経ずに配置されている。そのために、接触部４４ の下に位置する絶縁領域２のス）ＩＪツブが、上側に接触部４４が配置されてい ない絶縁領域２のストリップよりも大きい幅、上記のラスタまたは構造の大きさ ではたとえば１．６μｍを有することが必要である。同しく、−次ワード線の２ つのセフシランの分離個所において下側に位置する絶縁領域２のストリップをた とえば１゜２μｍに広げることが必要である。

経由点４２．４３に対して、すなわちそれぞれ他のメタライジング平面のなかへ の二次または三次ワード線の切換わりに対して必要な場所が、−次ワード線のセ フシランがどのように短くてよいか、従ってまた比較すべきピント線がどのよう に互いに離れているかを決定する。必要なピントデコーダの数を減するため、中 央プリデコーダまたは続出し増幅器と接続されている追加的な選択線４６（いわ ゆる行選択線）を半導体メモリデバイスのなかに設けることは有利である。二次 および三次ワード線４０．４１、接触部４４．４５および経由点４２．４３の第 ９図中に示されている特別な配置が１６セルの一層ワード線セクシ町ンの長さに おいて選ばれるならば、選択線４６は第２のメタライジング平面のなかに配！さ れ得る。そのために、一般にたとえば示されている寸法において、接触部４４０ 間隔をビット線方向（第１の方向）に拡大することは必要でなく、この間隔は溝 ７の示されている寸法により決定されている。ビット線方向に延びている導線の 使用は回路方式に応じて上記の意味での選択線としてだけでなく他の目的でも行 われ得る。

ＩＧ　７ ｉＧ９

Claims (16)

【特許請求の範囲】
1. １．半導体基板（１）のなかにワード線、ビット線およびメモリセルを有する半 導体メモリデバイスであって、 −各メモリセル（２４）が主として溝（７）のなかに配置されているコンデンサ とＭＯＳ選択トランジスタとを有し、 −選択トランジスタの第１の導電性領域（１５）とコンデンサの第１の電極との 間の垂直な溝接触部（１１）が溝壁（７′′）の第１の個所に配置されている半 導体メモリデバイスにおいて、 −ビット線（２０、２１）が少なくとも部分的に溝（７）のなかを延びており、 また −溝壁（７′′）の第１の個所にビット線と隣接メモリセル（２５）の選択トラ ンジスタの第２の導電性領域（２２）との間の垂直なビット線接触（２２）が配 置されている ことを特徴とする半導体メモリデバイス。
2. ２．−コンデンサの第１の電極層（１２′）から形成された第１の電極（１２） と第２の電極層（１６′）から形成された第２の電極（１６）とが主として溝（ ７）のなかに配置されており、 −壁（７′′）および底（７′）から成る溝表面をほぼ覆う第１の絶縁性の層が 第１の電極（１２）を半導体基板（１）から絶縁し、−少なくとも第１の電極（ １２）を覆う第２の絶縁性の層（１４）が第２の電極（１６）を第１の電極（１ ２）から絶縁し、−壁（７′′）の第１の個所における第１の絶縁性の層（８、 ９）のなかの第１の開口を通じて選択トランジスタの第１の導電性領域（１５） が第１の電極（１２）と接続されて、溝接触部（１１）を形成しており、−少な くとも第３の絶縁性の層（１７）が第２の電極（１６）を、上側に位置しまた部 分的に溝（７）のなかを延びているビット線（２０、２１）から絶縁しており、 −溝壁（７′′）の第２の個所にそれぞれ第２の開口が第１および第２の電極層 （１２′）、（１６′）のなかおよび第１および第２の絶縁性の層（８、９）の なかに、この個所において溝（７）のなかを延びているビット線（２０、２１） が第２の開口を通じて隣接メモリセルの選択トランジスタ（２５）の第２の導電 性領域（２３）とのビット線接触部（２２）を有するように位置している ことを特徴とする請求の範囲１記載の半導体メモリデバイス。
3. ３．メモリセル（２４）の溝（７）が選択トランジスタのゲート（４）と、隣接 メモリセルの選択トランジスタ（２５）のゲート（４′′）と、種々のメモリセ ルを絶縁する絶縁領域（２）とに自己調節されて配置されていることを特徴とす る請求の範囲１または２記載の半導体メモリデバイス。
4. ４．第１の電極（１２）が少なくとも第１の開口と溝壁（７′′）および溝底（ ７′）における第１の絶縁層（８、９）の大部分とを覆っていることを特徴とす る請求の範囲１ないし３の１つに記載の半導体メモリデバイス。
5. ５．第１の電極層（１２′）が、その他の第２の開口とほぼ重なっているが、よ り深い深さに溝のなかを延びている第２の開口を有することを特徴とする請求の 範囲１ないし４の１つに記載の半重体メモリデバイス。
6. ６．第１の絶縁層（８、９）がシリコン酸化物およびその上に位置するシリコン 窒化物から成る二重層であることを特徴とする請求の範囲１ないし５の１つに記 載の半導体メモリデバイス。
7. ７．ビット線接触部（２２）が溝壁（７′′）の溝接触部（１１）と向かい合う 個所に配置されていることを特徴とする請求の範囲１ないし６の１つに記載の半 導体メモリデバイス。
8. ８．溝（７）の外側を延びているビット線（２０、２１）の部分を第２の電極（ １６）から絶縁する第４の絶縁性の層（１８）が設けられていることを特徴とす る請求の範囲１ないし７の１つに記載の半導体メモリデバイス。
9. ９．テトラエチルオルトケイ酸塩（ＴＥＯＳ）の熱分解により形成された第４の 絶縁性の層（１８）およびポリシリコン酸化物から成る第３の絶縁性の層（１７ ）が設けられていることを特徴とする請求の範囲１ないし８の１つに記載の半導 体メモリデバイス。
10. １０．請求の範囲１ないし９の１つによる半導体メモリデバイスの製造方法にお いて、 ａ）種々のメモリセルを互いに絶縁するためのほぼストリップ状の絶縁領域（２ ）を製造する工程と、 ｂ）選択トランジスタのゲート（４）を有する一次ワード線（４′）を製造する 工程と、 ｃ）絶縁領域（２）、ゲート（４）および隣接選択トランジスタ（２５）のゲー ト（４′′）に自己調節されてコンデンサを受け入れるための溝（７）を製造す る工程と、 ｄ）溝壁の第１の個所において第１の絶縁性の層のなかに第１の閉口を有する溝 壁（７′′）および溝底（７′）の上の第１の絶縁性の層（８、９）を製造する 工程と、 ｅ）第１の絶縁性の層（８、９）および第１の開口により露出された溝壁（７′ ′）の部分の上に第１の電極層（１２′）を被覆することにより第１の電極（１ ２）を製造し、また溝壁の第２の個所において第１の電極層（１２′）のなかに 第２の開口を形成する工程と、 ｆ）少なくとも第１の電極（１２）の上に第２の絶縁性の層（１４）を製造する 工程と、 ｇ）第２の電極層（１６′）で溝（７）を充填する工程と、ｈ）少なくとも部分 的に第１の電極層のなかの第２の開口を覆う第２の電極層（１６′）のなかに第 ２の開口を形成することにより第２の電極層（１６′）から第２の電極（１６） を製造する工程と、ｉ）第２の電極（１６）の露出する表面の上に少なくとも第 ３の絶縁性の層（１７）を製造する工程と、 ｋ）溝壁（７′′）の第２の個所に存在する層（８、９、１４）を除去する工程 と、 １）部分的に溝（７）の上を、また部分的に溝（７）のなかを延びており、また 溝壁の第２の個所に隣接メモリセルの選択トランジスタ（２３）の第２の導電性 領域（２３）へのビット線接触部（２２）を有するビット線（２０、２１）を製 造する工程と を含んでいることを特徴とする半導体メモリデバイスの製造方法。
11. １１．第１の電極層（１２′）がポリシリコンの全面析出および異方性逆エッチ ングにより製造され、その際に溝（７）が第１の導電性層のなかの溝接触部（１ １）に形成された段の上までレジストにより充填されていることを特徴とする請 求の範囲１０記載の方法。
12. １２．第２の電極層（１６′）による溝（７）の充填の後に第２の電極層（１６ ′）が第４の絶縁性の層（１８）により被覆されることを特徴とする請求の範囲 ９ないし１１の１つにに記載の方法。
13. １３．第４の絶縁性の層（１８）がホト技術により、続いてそれをマスクとして 第２の開口が第２の電極層（１６′）のなかにエッチングされるように構造化さ れることを特徴とする請求の範囲１２記載の方法。
14. １４．請求の範囲１ないし９の１つによる半導体メモリデバイスの少なくとも４ つのメモリセルを有するメモリマトリックスにおいて、メモリセルが、−選択ト ランジスタとコンデンサとの間の幾何学的接続線と平行に延びている第１の方向 にメモリセルが、互いに絶縁領域（２）により隔てられている列のなかに配置さ れており、 −同一の列のなかに位置するメモリセルがコンデンサの固定された側に選択トラ ンジスタを有し、 −隣接する列のなかで付設の選択トランジスタがコンデンサの向かい合う側に配 置されており、 −第１の方向に対して垂直に延びている第２の方向に選択トランジスタが列のな かに配置されており、 −第２の方向に溝（７）が列のなかに配置されていることを特徴とする半導体メ モリデバイスのメモリマトリックス。
15. １５．半導体基板（１）のなかにワード線、ピット線およびメモリセルを有し、 オープン・ビット線方式に従って配線されている半導体メモリデバイスにおいて 、−２つの上側に位置するメタライジング層のなかに、それぞれ交互に第１およ び第２のメタライジング平面のなかを延びている二次ワード線（４０）および三 次ワード線（４１）が配置されており、−それぞれ二次ワード線（４０）および 三次ワード線（４１）が第１および第２のメタライジング層のなかでほぼ量なり 合って、また一次ワード線（４′）の上に配置されており、またそれぞれ他のメ タライジング平面のなかへの切換わりの際に互いに交叉なしに導かれ、 −一次ワード線（４′）がセクションに分割されており、その際に各セクション が接触部（４４、４５）を経てその上で第１のメタライジング平面のなかを延び ているワード線（４０、４１）と接続されていることを特徴とする半導体メモリ デバイス。
16. １６．交叉なしの切換わりの周りで二次ワード線（４０）および三次ワード線（ ４１）が共に大部分にわたり両メタライジング平面の一方のなかを延びており、 また他方のメタライジング平面のなかに選択トランジスタ（４６）が配置されて いることを特徴とする請求の範囲１５記載の半導体メモリデバイス。