JPH06510644A - 広帯域入力バッファａｔｍスイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称　広帯域人カバッファＡＴＭスイッチ技術分野 本発明は、一般には広帯域通信スイッチングに関し、詳細には、新規な入力バッ ファスイッチを用いた高速ＡＴＭパケットスイッチングに関する。

背景技術 広帯域多重化およびスイッチング技術の多くの論文中で、Ｈｕｉによって１９８ ９年３月に発表された論文「広帯域通信におけるネットワーク、輸送、およびス イッチング統合」、ＩＥＥＥネットワーク、４０−５１頁に良い記事が紹介され ている。この記事中に、ＳＴＭおよびＡＴＭ技術の全般的な説明図が記載されて いる。それはに、同様にスイッチングおよび多重化フォーマットのタイプを選択 する場合に考虜すべき２．３の基準について触れられている。

一般に、広帯域パケット交換システムにおいて、スイッチ・コアは、周辺機器間 で広帯域相互接続を提供する。多くのスイッチ・コア・アーキテクチャ間では、 入力バッファスイッチ、出力バッファスイッチおよび共有メモリスイッチが一般 的である。

人出力バッファスイッチ中には、入出力のいずれかに位置する各チャネルに対す るメモリ、バッファ、および空間スイッチ（クロスポイントアレイスィッチ１自 己ルーチング回路スイッチ、その他）があり、これによってスイッチングを行う 。入力バッファスイッチにおいては、各セル期間に対し、一つのセルが各バッフ ァから読み出され、空間スイッチを通してセルのヘッダで定義される出力にスイ ッチングされる。一方、出力バッファスイッチにおいては、セルは、空間スイッ チを通してスイッチングされ、その後バッファ出力される。人出力バッファ構造 における共通の困難性は、ＡＴＭまたはＡＴＭ／ＳＴＭハイブリッド環境におい て、どのようにして大きい帯域幅システムを制御するか、どのようにして入力や 出力の競合を処理するか、およびどのようにして送信中の多重信号を処理するか という問題である。

出力バッファ空間スイッチにおけるように、出方での待ち行列は、入力バッファ 構造に対してその性能を改善する。これは、Ｋａｒｏｌ等による論文「空間分割 パケット・スイッチにおける入力射出カ待ち行夕１月、ＩＥＥＥの通信トランザ クション、Ｖｏｌ、Ｃ０Ｍ−３５、Ｎｏ、１２．１９８７年１２月、１３４７− １３５６頁に示される。この論文において報告されるように、ＮＸＮ非ブロツキ ング空間分割パケットスイッチ上の入力対出力の比較によって、入力待ち行列よ り出力待ち行列においてよりよい性能を有することが分かった。

共通メモリスイッチ・コアは、非常に単純な制御概念であり、より小さいメモリ サイズで、上述の構造のいずれよりいっそう魅力的なように見え、一般に非ブロ ツキングである。人出力バッファスイッチと異なって、共通メモリスイッチのメ モリは、すべての入出力ボートによって共有される。メモリ中のどのセル・ロケ ーションも、入出力ポートのどこがらでもアクセスできる。一般に、そのような スイッチは、読み出し、書込みのために、セル・バッファのメモリロケーション に／から直接に入出力ポートを指示できる。このダイナミック割当ておよび非ブ ロックイングアクセス能力のために、この共通メモリスイッチ・アーキテクチャ を、共通バッファメモリ・スイッチと呼ぶ。１９８６年７月２９日に５ｅｒｖｅ ｌによって特許された米国特許Ｎｏ、　４．６０３．４１６は、共通メモリスイ ッチの基本について開示する。

人出力バッファスイッチにおいて、分離されたメモリが各チャネルで使用される ところでは、このスイッチのブロッキング仕様を満足させるために十分なメモリ が各チャネルに対して供給されなければならない。一方、共通メモリは、低トラ フィックチャネルに対しては大きい量のメモリを備える必要はなく、したがって 、同じブロッキング仕様を満たすためにはかなり少ない全メモリで足りる。共通 メモリスイッチに対する制御は、それへのエントリがその出力に宛先が付けられ たセルにポインタがあるところでは、各出力ポートに対してＦＩＦＯのように単 純である。

上述の構造に対する提案された種々の拡張において、共通メモリスイッチに対す る拡張に対する１つのポピユラーなアプローチは、５ａｋｕ　ｒａ　ｉ等の論文 「共有バッファメモリ・スイッチを有する大規模なＡＴＭ多段スイツチングネツ トワーク」、ＩＥＥＥ通信雑誌、１９９１年１月、９０−９６頁に記述される。

それによると、多段に配列された複数のユニット共通メモリスイッチ・モジュー ルのマトリックスが示唆される。たとえば、各ユニットモジュールは、小数のボ ート（たとえば、３２）を処理し、マトリックス中でこのシステムは、数１００ ボートに増加できる。

しかしながら、マトリクスは、簡単に管理できない新しいブロッキングの問題を 生じる。ユニットモジュールを拡張することによって、設計がより困難なメモリ 配列が必要になる。一方、従来の拡張技術においては、入カバ・ソファ構造は、 典型的にコントローラの複雑さおよびスイッチングの制限によって限定される（ たとえば、一度に２つの同じソースからの２つのパケットは不可）。出カッ＜・ ソファは、複数のソースからのデータを処理するために大きな入力帯域幅を要求 する。

本発明は、大きい人力バッファスイッチに関する上記の問題を解決することを試 みる。

したがって、本発明の目的は、ＡＴＭスイッチング用の改善された人カッく・ソ ファスイッチを提供することである。

本発明の他の目的は、ＡＴＭ人カ人力ファ・空間スイッチシステム用の制御装置 の設計およびその実行を提供することである。

さらに、本発明の他の目的は、空間スイッチへの人力ポート群として使用される 共通メモリ・バッファユニットを含む高速度広帯域スイ・ソチングシステムを提 供することである。

さらに、本発明の他の目的は、共通メモリスイッチ装置が空間スイ・ソチへの入 力ポートとして使用されるときに、上記の制御装置の変形を提供することである さらに、本発明の他の目的は、ジャンフタ空間スイッチの帯域幅割当てを管理す る制御装置の変形を提供することである。

発明の開示 簡単に述べると、本発明の一実施例によれば、本発明は、各セルのヘッダに従っ て、タイムスロット中で複数の入力ポートと複数の出力ポート間のＡＴＭセル中 に構成されるデータをスイッチングするＡＴＭスイッチングシステムに関するこ のＡＴＭスイッチングシステムは、複数の共通メモリ・バッファモジュールを有 し、その各々は、一群の入力ポートを供給している。各共通メモリ・バッファモ ジュールは、共通バッファメモリ手段を含み、入力ポートのグループからのデー タセルをストアする。各共通メモリ・バッファモジュールは、さらに、バッファ 管理手段を含み、共通バッファメモリ手段中にストアされるセルを管理する。こ のシステムは、さらに、空間スイッチ手段を有し、その手段は複数の共通メモリ ・バッファモジュールと、システム・スケジューラ手段に接続される。このＡＴ Ｍスイッチングシステムは、空間スイッチ手段を有し、各タイムスロットで複数 の共通メモリ・バッファモジュールを調整する。

本発明の他の実施例によれば、本発明のＡＴＭスイッチングシステムは、各セル のヘッダのタイムスロット中で複数の入力ポートと複数の出力ポート間のＡＴＭ セル中で組み立てられるスイッチングデータに用いられる。このＡＴＭスイッチ ングシステムは、複数の入力ポートからのデータセルをストアするバッファメモ リ手段および各セルに対し入力ポートと出力ポートを接続する空間スイッチ手段 とを含む。タイムスロット使用手段は、このバッファメモリ手段に接続され、入 力ポート使用配列および出力ポート使用配列を含み、これらは、各入力ポートお よび入力ポートの将来のタイムスロットの使用を示す。このＴＭ交換システムは 、さらに、将来のタイムスロット中のより早い共通タイムスロットを決定するた めの回転ウィンドウ優先エンコーダ手段を含み、バッファメモリ手段中にストア されたセルのヘッダに従って選択される入力ポートと１以上の出力ポート間の接 続を行う。リスト制御手段は、バッファメモリ手段、タイムスロット使用手段お よび空間スイッチ手段に接続される。このリスト制御手段は最も早い共通タイム スロットに入力ポートおよび選択された出力ポートについての情報をストアし、 各セルのヘッダに従って各タイムスロットにおいて空間スイッチ手段を配置する 。

図面の簡単な説明 図１は、従来の４×４人カバッファスイッチのブロック図である。

図２は、従来の４×４共通メモリスイッチのブロック図である。

図３は、本発明の一実施例の入力ポートがグループ化された入力バッファスイッ チのブロック図である。

図４および図５は、図３に示されたスイッチに対するメモリ要求と平均セル遅延 との関係を示す図である。

図６は、本発明の他の実施例によるタイムスロット使用スケジューラを使用した 入力バッファスイッチ・システムの詳細ブロック図である。

図７は、さらに、本発明の他の実施例による多重信号特性を使用したスケジュー ラの概略図である。

図８は、本発明のさらに他の実施例によるグループ入力を有するスイッチのスケ ジューラを示す概略図である。

図９は、公知のジャンフタ空間スイッチの概略図である。

図１０は、図９の２５６ポートのジャンフタ空間スイッチを支持するために使用 されるタイムスロット使用論理を示す図である。

図１１は、本発明のさらに他の実施例によるジャンフタ空間スイッチを供給する 大力バッファスイッチに応用されるタイムスロット使用プレスケジューラの概念 図である。

実施例 図１および図２において、それぞれ公知の４ｘ４人カバッファスイッチおよび公 知の共通メモリスイッチが示される。

図１において、このスイッチは、各ボートに対し４つの入力ポート１０およびバ ッファメモ１月４を有する入力バッファ手段１２を含む。４×４空間スイッチ１ ６（たとえば、クロスポイント配列）は、４つの出力ポート１８へのスイッチン グ機能を有し、スイッチ制御装置２０は人力バッファ手段および空間スイッチを 整合させる。

図２に示される４×４共通メモリ・スイッチにおいて、単一メモリ・バッファ２ ６は、４つの入力ポートおよび４つの出力ポートに接続され、コントローラ２８ はシステムを整合する。マルチプレクサ（ＭＵＸ）およびデマルチプレクサ（、 ＤＥＭＵＸ）が図２に示されているが、このスイッチ・アーキテクチャは必ずし も必須のものではない。このスイッチが大きい帯域幅、すなわち多（のボートを 必要とするとき、この人力バッファスイッチ用のコントローラは複雑になり、共 通メモリ・アーキテクチャのバッファメモリの相互接続が困難になる。

本発明は、大力バッファスイッチの解決案を提示することによって、大きなスイ ッチを構築することを提案する。この解決案は、いくつかの入力ポートによって メモリ・バッファを共用し、出力接続リストを処理する。これらによって、メモ リ要求がより少なくなり、高トラフイツク期間中の特性が改善され、システムの よりよいブロッキング特性が得られる。

図３は、本発明の一実施例の、入力ポートのグループが各チャネルに対する個々 のメモリを有するのでなく共通メモリを共有する入力バッファスイッチを示す。

このアーキテクチャにおける共通メモリは、単一ポート人力バッファ構造のスイ ッチと比較して、この全体のスイッチにとって２つのメリットがある。

第１に、共通メモリを共有しているＮボートのメモリ要求は、各ボートに対して 独立のメモリを使用しているシステムよりかなり低い。第２に、空間スイッチの データソースとして、セルは、もはや直接に特定の入力ポートと関連しておらず 、より良い統計的なスイッチの使用を提供する。

言い替えると、メモリ中のセルは、そのグループのどれかの出力上に出力され、 通常、公知の大力バッファアーキテクチャと関連するブロッキング問題を減少さ せる。２つのボートのように非常に少ないボートがグループ化されたときは、メ モリと使用上の改良は明らかである。共通メモリを共有するポート数が増加する と、メモリおよび使用の利点はそれほど重要でなくなる。−緒にグループされた ポート数はある程度無関係であり、この例では、たとえば、好ましい実装密度を 反映するとともに適当なメモリおよび使用の利点を提供するために、８つのボー トが選択される。

また、図３において、６４ｘ６４のグループ人力バッファ空間スイッチが示され 、それは、８ポートのカード３０（共通メモリ・バッファモジュール）、６４の ポートの空間スイッチ３２、およびスイッチ・スケジューラ３４を含んでいる。

各ポート・カード３０は、８つのポートを処理する共通メモリ装置である。各ポ ート・カード３０は、共通メモリ・バッファ３６およびそのコントローラ／バッ ファ・ポインタマネージャ３８を含む。もし必要ならば、８つのポートの各々に 対しデマルチプレクサ４０およびマルチプレクサ４２を含む。空間スイッチ３２ は、システムコントローラ３４が空間スイッチおよび入力バッファグループにマ ツチさせるように設計されている限り、どのようなタイプでもよい。

この共通メモリ・バッファモジュールは、この点で上述の共通メモリ・システム と同一である。それは、セルをストアすることができ、それらを外部コントロー ラまたは空間スイッチなしでスイッチングができる。単に少ないポート（たとえ ば、２〜８ポート）が必要なときは、一つの共通メモリ・バッファモジュールで 十分であり、空間スイッチは必要でない。この場合、共通メモリモジュールは、 完全なおよび機能的なＡＴＭスイッチである。しかしながら、このスイッチが８ つのポートを越えた場合は、追加の共通メモリモジュール、空間スイッチ、スケ ジューラが、大容量システムの要求を満足させるために供給される。拡張さられ たシステムにおいては、各共通メモリ・バッファモジュールは、入力バッファ空 間スイッチへの入力バッファグループとなる。各共通メモリ・バッファモジュー ルはこのメモリ、入力ポート、同じグループの出力ポートを管理する。しかしな がら、各人力バッファグループは、もはや独立に動作することはできない。シス テム全体のコントローラ／スケジューラは、空間スイッチを介してスイッチング を整合しなければならない。

図４は、典型的な６４ボートの入力バッファスイッチに対する全メモリ要求、２ チヤネル、４チヤネルおよび８チヤネルグループを使用する入カバッフアスイソ チ、６４ポートの共通メモリスイッチを示す。非バッファグループ上のピーク・ メモリ要求は、バースト状のチャネルデマンドにより影響される。同様に、図５ は、スイッチデマンドが増加するにつれて同様のスイッチを介して増加する平均 のセル遅延を示す。これらの例から分かるように、グループ化された入力バッフ ァスイッチの動作は、メモリがすべてのチャネルで共有される共通のメモリ設計 のそれに非常によく似ている。そこでは、セル遅延は出力競合にのみ依存し、内 部ブロッキングには依存しない。いくっがのタイプの空間スイッチのシミュレー ション（たとえば、クロスポイント、３ステージのジャンフタスイッチ、バッチ ャ・バンヨン（Ｂａｔｃｈｅｒ−ｂａｎｙｏｎ）スイッチ）の結果、それぞれ同 様の利点が示される。

さらに実施例の理解を助けるために、まず、下記の公知の共通メモリスイッチの 出力待ち行列コントローラを説明する。出力待ち行列コントローラに対する基本 要求は、以下のように定義される。セルの次のシーケンスは、出力ポート（１， ２，３，４）へ行く入力ポート（Ａ、Ｂ、Ｃ，Ｄ）に到着するものと仮定する。

ここでＡ１はＡに到着した第１のセルを表わし、Ａ３は、Ａに到着した第３のセ ルを表わし、以下同様である。

Ａｌは　４　へ行（ Ｂ１は　３　へ行く ＣＩは　２　へ行（ ＤＩは　ｌ　へ行（ Ａ２は　３　へ行く Ｂ２は　３　へ行く Ｃ２は　２　へ行く Ｂ２は　２　へ行く Ａ３は　ｌ　へ行（ Ｂ３は　ｌ　へ行く Ｃ３は　４　へ行く Ｂ３は　３　へ行く もしこれらの項目が出力待ち行列に直接置がれたとしたら、それらは共通メモリ 構造中にあり、この待ち行列は以下のように現れる：タイム丞旦ヱ上　１２３４ Ｍ　ＤＩ　ＣＩ　ＢＩ　Ａｌ Ｎｉ１　Ａ３　Ｃ２Ａ２　Ｃ３ Ｎ＋２　Ｂ３　Ｂ２　Ｂ２ Ｎ４３　Ｂ３ 共通メモリスイッチにおいて、このセルは、リストされるように、何等の困難な （ポート１〜４上の出力となる。しがしながら、入力バッファスイッチに対して は、入力ソースは一つのタイムスロット中の空間スイッチに１以上のセルを提供 することができないという基本的な制限がある。タイムスロットＮ＋１およびＮ ＋２はこのルールに反する。明らかに、項目は、入力バッファスイッチの出力待 ち行列に直接置かれることはできない。

もし、出力待ち行列が、待ち行列の代わりにリストとして視覚化され、この項目 が同じソースが以前に同じ行（タイムスロット）に置かれた位置に置がれないよ うに限定する回路が用いられれば、次に述べる通りになる。

＝ｌイ屯各旦ｊ上　１　２　３　４ Ｎ　ＤＩ　Ｃ１阻ＡＩ ＮｉＩ　Ｂ３　Ｃ２Ａ２ Ｎ＋２　Ａ３　０２　Ｂ２　Ｃ３ Ｎ＋３　Ｂ３ その結果、各入力がタイムスロット当たり１度だけ使用されるところで解決され る。スイッチは前と同程度に効率的であるが、アイドル期間は移動する。さらに 、Ａ３およびＢ３は順に反転される。これは、効率を維持し、特定のソースから 特定の宛先へセルの再要求を必要としない。というのは、タイムスロットＮ＋１ 中の人力ポートＡ、ＢおよびＣは、すでに割り当てられ、Ｄポートのみがタイム スロットＮ＋１中の出力ポート４に割り当てられるからである。もしタイムスロ ットＮ＋１が使用される前に、いつでも、セルは、出力ポート４に対する入力ポ ートＤに到着し、その後メンテナンスに関するセル順序の必要条件に反すること な（、タイムスロットＮ＋１中に置かれる。

この実行ルールは、非常に単純であるが、スイッチが大きくなるにつれ、その適 用は、特に速度要求に関しては、明確でなくなる。たとえば、２５６の最大値待 ち行列の長さを有する６４ｘ６４人カバッファスイッチのコントローラの場合、 この」二にと同じ形態における配列は６４Ｘ２５６となる。

３　・・・・ ここで、各・は、このデータソースのポート番号を表わす６ビツト値である。

この配列に項目を置（ために、開始時に２５６位置の所望の出力待ち行列中で垂 直にサーチし、同時に、６ビツトソース値が使用されていなかった開始時に水平 列の検査が行われた。このような方法では、コントローラは、シーケンシャルに サーチするには非常に遅くかつ必要な比較器の数は非常に大きなものとなった。

本発明は、大型で、広帯域幅人力バッファスイッチに関する上述の問題を取り除 くために、リスト機能とサーチ機能を分離することによって実現している。

図６は、本発明の一実施例の６４ｘ６４ポ一ト人カバッファスイッチを示す。

空間スイッチ６０（たとえば、６４ｘ６４クロスポイント配列）および、入力バ ッファ手段６２は、ポート数以外は、図１と同様の構成および機能性を有する。

入力ポートに到着したセルは、他のもの（たとえば、ペイロード・データ）の間 で、情報の宛先を有するヘッダを含む。各セルはこのスイッチに到着すると、入 力バッファ手段６２によって処理され、入力バッファ手段中のバッファメモリ６ ４にストアされる。そこで、このセルは、空間スイッチ配列を介して将来のタイ ムスロットが一つ以上の要求された出力ポートに送られるのを待つ。同時に、こ の入力ポート番号の指示に従って、セルのヘッダから取り出された宛先情報は、 タイムスロット使用手段６６を通過する。入力ポート番号、宛先情報に従って、 タイムスロット使用手段からの結果は、タイムスロットが将来の使用に対してス トアされたリスト制御手段６８を通過する。適当な時間で、接続情報はリスト制 御手段６８から読み出される。セル・ポインタは、入力バッファ手段６２に送ら れ、そこでこのセルはバッファメモリおよびから読み出され、空間スイッチ６０ を通して出リンク上に送られる。同時に、リスト制御手段６８は、セルに必要と されるルーチングの指示を空間スイッチ６０に供給する。この機能は、空間スイ ッチが自己ルーチングであるならば必要でない。

図６に示すように、上述のスケジューラは、２つの主要な機能ブロックを有する 。タイムスロット使用手段６６とリスト制御手段６８である。特に、タイムスロ ット使用手段６６は、入力ポート番号についての情報を入力行セレクタ７０に送 り、要求された出力ポート数についての情報を出力行セレクタ７２へ送る。行セ レクタは、それぞれ入力ボート使用配列７４および出力ポート使用配列７６と呼 ばれるビットマツプが指示された行を選択する。入力ポート使用配列７４および 出力ポート使用配列７６はそれぞれ入力ポートと出力ポートの使用状態を表わす 。使用メモリ（ビットマツプ・メモリ）の各行は、入出力ポートに対する状態情 報を含み、そこでは、行中の各ビットは将来のタイムスロット中のそのポートの 状態を表す。いずれかの配列から行が選択されると、ポートの状態がアクセスさ れる。

アクセスされた行中のセットビットは、そのポートを含む接続が対応するタイム スロットに対するリスト制御手段６８のリスト制御メモリ手段７７中にリストさ れたことを示す。入力ポート使用配列７４からの行および出力ポート使用配列７ ６からの行が選択されると、論理演算装置７８は選択された行の垂直面中の対応 ビットとＯＲ論理を行う。論理演算装置７８は、ゲートあるいは単に２つの配列 のワイヤドＯＲ出力であってもよい。タイムスロット使用状態表示器８０は、こ の論理和装置７８の結果を示し、この２つの入出力ポートが使用できる将来のタ イムスロットを表示する。タイムスロットに対する表示器８０中のセットピット は、入力ポートまたは出力ポートのいずれか、あるいはその両方がタイムスロッ トの間ビジーであることを示す。表示器８０は図において記号で示されるが、そ れは実際にはＯＲ機能の結果であり、回転ウィンドウ優先エンコーダ８２によっ て使用されるデータである。

循環システムタイムスロットカウンタ８４は、回転ウィンドウ優先エンコーダ８ ２に使用される現在のタイムスロット番号を発生する。このエンコーダは、入力 ポートも出力ポートもビジー（この例では論理「０」）でない第１のタイムスロ ットを現在のタイムスロットの直後のタイムスロットの初めに位置づける。回転 ウィンドウ優先エンコーダ８２の出力は、入出力ボートに共通なもっとも早いア イドルタイムスロットを表すバイナリ数である。入出力ポートインジケータと共 に回転ウィンドウ優先エンコーダの出力は、リスト制御メモリ手段７７にストア するために、指示されたタイムスロットが到着するまでライン８６を介してリス ト制御手段６８に送られる。各システムタイムスロットカウンタ８４の歩進毎に 、構成シーケンサ８８は、リスト制御メモリ手段７７がらのタイムスロットの接 続情報を読み出し、セル転送に対するシステムの必要な要素を準備する。

たとえば、さらに図６において、入力ポート２上の着信セルのヘッダは、このセ ルが出力ポート５０に対して方向づけられているということを示すことができる 。入力バッファ手段は着信セルのヘッダから出力ポート５ｏについての情報を発 生し、パス９０上に信号を送り、タイムスロット使用コントローラ手段６６が入 力ポート使用配列７４中の行２および出力ポート使用配列７６中の行５ｏを選択 するようにする。これらの各行は、たとえば、図に示されたエントリを有する。

ビットマツプ・メモリ中のエントリは、１または０のいずれがであり、タイムス ロットがすでに他のセルに割当てられたがどうがを示す。

論理演算装置７８はこれらのエントリのＯＲ論理を演算し、その結果タイムスロ ット使用指示８０になる。現在のタイムスロット番号としてスロット２５３を示 しているパス９２上の情報は、システムタイムスロットカウンタ８４がら回転ウ ィンドウ優先エンコーダ８２に供給される。現在のタイムスロットの後の次のタ イムスロット（スロット２５４）で始まり、現在のタイムスロットの前のタイム スロット番号（スロット２５２）のところで終わるので、入力および出力ポート の両方が「ビジーでない」状態で使用されている初期のタイムスロットに対し、 回転ウィンドウ優先エンコーダ８２はタイムスロット使用状態表示器８ｏを検索 する。すなわち、タイムスロット使用状態表示器８０の検索は、外周回りすなわ ち、スロットＯからスロット２５５の方向に実行される。この例の回転ウィンド ウ優先エンコーダ８２の結果は、タイムスロット番号３（現在のタイムスロット から６タイムスロツト）は、入出力ポートの間の接続が最も早いことを示す。

入力ポート２および出力ポート５０のインジケータと同様に、タイムスロット３ の指示は、タイムスロット３の特定の接続ロケーションにおいて、情報が将来の 使用のためにリスト制御メモリ手段７７にストアされているリスト制御手段６８ を通過する。同時に、入力ポート２、タイムスロット３を表わす状態ビット、お よび出力ポート５０、タイムスロット３を表わす状態ビットは、そのタイムスロ ット中で何も再使用されないようにビジーにセットされる。６タイムスロツトの 後に、システムタイムスロットカウンタ８４が３であるとき、構成シーケンサ８ ８は、入力ポート２および出力ポート５０の間のパスを準備し、出力５０に対し てセルを送出することを入力ポート２に知らせる。タイムスロット３の終わりで 、接続リストが構成シーケンサ８８に読出されたとき、タイムスロット使用配列 ７４および７６中のタイムスロットに対応するエントリは「非ビジー」にリセッ トされ、タイムスロット３に対するリスト項目はリスト制御手段６８から削除さ れる。

したがって、この実施例においては、リスト機能とサーチ機能は分離される。

リスト制御手段６８は、標準のＲＡＭデバイスから構成され、一方、タイムスロ ット使用手段６６は、高速で回転ウィンドウ・サーチおよびビットの行リセット を行うための付加回路を有する特別の内容アドレス可能なメモリである。リスト 制御メモリ手段７７中の接続リストは、たとえば、従来通り１６ｋｘ６であり、 タイムスロットサーチに対する特別の機能を有しないでもよい。６４０ケーシヨ ンの各グループは、１セル期間に関する６４の出力の各々に対しソース識別子を 供給する。タイムスロット使用手段６６およびリスト制御手段６８は共に、入出 力ベアの間で転送されるセルに対しＦＩＦＯ特性を有するスケジューラを形成す るが、ソースまたは宛先ブロッキングを避けるために必要なセルを再編する。し かしながら、ＡＴＭ仮想接続はネットワークを介してあらかじめ定義されたパス を有し、またはこの再編が所定の入力ポートと所定の出力ポート間のセルの順序 を変更しないので、ユーザに見えるセルの再編はない。

６４のポートおよび２５６タイムスロツトは、この実施例においては任意に選ば れた。ポート・サイズは、実際には、システム中の物理的ポート番号に反映され 、タイムスロット番号は技術的可能性およびスループットおよびブロッキングの システム要求に従って選択される。付加レジスタは、プロセスをパイプラインす るために加えられ、ポート・カウントおよび／またはあらがじめ使用できるタイ ムスロット番号を拡張するためにいくつかのデバイスを連結することが考えられ る。

図７は本発明の他の修正された実施例を示す。ＡＴＭセルにおいては、宛先イン ジケータは、それが通過するスイッチのポート番号と直接の関係を有しない値で ある。しかしながら、このスイッチは、宛先インジケータを翻訳し、転送される べき出力に従ってセルを待ち行列に登録する手段を有する。

出力に従った待ち行列は、スイッチの設計によって種々の方法がある。共通メモ リスイッチにおいて、セル・ポインタは、それが転送されるべき各出力に対する 出力待ち行列中に置かれる。入力バッファシステムは、同じ技術（異なって実行 される）を使用できるが、空間スイッチへの入力帯域幅は、スイッチのブロッキ ングファクタを加えるために重要なものである。単独または配列中のクロスポイ ントスイッチは、多重信号制御が可能である。多重信号セルは、入力バッファか ら一つのセル期間においてすべての意図された出力へ転送できる。これによって 、スイッチ効率を最大にする。入力バッファ手段からスケジューラへのは、上述 のように、宛先指示である。

図７に示される実施例においては、マツパの概念が示され、宛先インジケータは マツパ１００に加えられ、このマツパ１００は宛先インジケータによって表わさ れたビットを各出力に供給する。この多重信号マツプは、出力ポート使用配列１ ０２の宛先選択に加えられる。上述のように、各選択された行の各データビット は、列データに寄与する。この６５行（１人力および６４出力）は、この解決に 寄与するように選択される。出力ポート使用配列１０２の複数行の選択を行うこ とによって、一つの入力およびすべての選択出力が同じタイムスロットで使用さ れるタイムスロットマツプとして機能する。

図８は、本発明の他の実施例を示し、図３に示される実施例のように入カポ−ト は、一連の共通メモリを使用することによってグループ化される。図６タのイム スロットの使用概念はこのシステムのスケジューラにも適用される。共通メモリ 中のどのセルも、そのグループの出力、すなわち、蓄積プールおよび出力ツース プールに表わすことができる。従って、図８において、入力ポート使用配列１２ ０は、共通メモリ・ポートカードを出力帯域幅（この実施例においてはｎ＝８） のｎ倍の単一ポートとして見ることができる。もし、このセルがシーケンシャル にそのグループの出力ポートに割当てられるならば、その後その人力バッファ・ グループの使用は、２進数で表すことができる。たとえば、マトリックスの列中 の４ビツト数は、８つの出力がグループ化された入力バッファに対して蓄積され た割り当てカウントを表わす。ここで、０（２進数００００）は出力が割り当て られていないことを示し、８（２進数１０００）は出力が割り当てられたことを 示す。

このカウントの高次ビットのみについて、ポート・カード中の出力チャネルが使 用されているかどうか、すなわち、ビット３＝０か否かが調べられ、その後、８ 未満のチャネルが割り当てられる。８つの入力のこのグルーピングは図に示すよ うにコントローラを変える。このコントローラは、８つのチャネルを認識し、そ の各々は空間スイッチに８つのチャネルを有する。選択されたソースは、使用カ ウントから高次ビットに寄与し、選択された宛先はその要素を駆動する。この結 果、図６と同様に、タイムスロット番号を供給するためにエンコードされる２５ ６×１配列１２４が得られる。グループの出力が使用されるとき、そのグループ およびタイムスロットのカウントが歩進される。図３において、各ポート・カー ドは８つのポートおよび共通メモリを有し、そこでデータは出力リンク上に送出 されるのを待つ。ルーチング情報は、セルから抽出され、バッファ・マネージャ ８８に供給される。このマネージャは、それぞれの出力ポートへ転送されるべき データにポインタのリストを保持することによってＲＡＭを管理する。

図９、図１０および図１１は本発明のさらに他の実施例を示す。もし空間スイッ チが非ブロツキングブロック（クロスポイントまたは自己ルーチング空間配列） である場合は、スケジューリングがなされたときは、ブロッキングについて考慮 する必要はない。しかしながら、図９に示される３ステージ接続スイツチのよう なブロッキング・スイッチにおいて、パスがスケジューリング時に空間スイッチ を介して使用されるということを確認する必要がある。

本発明の他の実施例において、タイムスロット使用の概念は、ジャンフタ空間ス イッチを介して選択的に使用される。コントローラは、選択された入出力ポート 間の少くともひとつ可能なパスが存在するか否かのみを決定し、もしそうならば 、それを識別する。

図９の示すように、８×８クロスポーインドを使用した６４Ｘ６４システムにお いて、入力および出力間に８つの可能なパスがある。すなわち、８つの中心ステ ージのクロスポイントの一つがこの接続を行うために使用される。中心ステージ のアイドル入力は、前のステージのそれぞれの出力が同じくアイドルであること を意味する。同様に、中心ステージのアイドル出力は、次のステージにおけるそ れぞれの入力が同じくアイドルであることを意味する。空間スイッチの入出力上 に使用できる帯域幅が存在すると仮定すると、決定されるべきことは、その接続 がこのスイッチの中心ステージを介して行うことができるかどうかである。

図１０は、空間スイッチを介して使用される接続パスを見つけるために必要な論 理の例を示す。各タイムスロットに対して、８つの列の各々が、センタ・ステー ジクロスポイントの入出力の状態を供給する。たとえば、第３行第５列は、入力 クロスポイント３と中心クロスポイント５間の接続パスを表わし、同様に、第７ 行第５桁は、中心クロスポイント５と出力クロスポイント７間のパスを表わす。

ソースおよび宛先ポートに接続されたクロスポイントは、この配列の２つの行を 選択するために使用される。各列は、各タイムスロット毎に、それぞれクロスポ イントへ／から８つのパスの状態を供給する。もし、宛先クロスポイントへの同 じクロスポイントの対応する出力が同じくアイドルである間、ソースクロスポイ ントから中心ステージクロスポイントへのパスがアイドルを示す場合は、そのタ イムスロットに対して、アイドルが示され、エンコーダ手段を使用してセンター クロスポイントが識別される。

図１１は、６４ｘ６４人カバッファスイッチ（入力ポートのグルーピングがない 場合）に適用されるジャンフタ空間スイッチの使用配列を示す。入出力使用配列 は上述されたものと同じである。各タイムスロットのＯＲ機能は、２つでなく３ つの入力を有する。この入出力使用配列を有するクロスポイント使用配列を含む 結果、入力から出力への接続およびジャンフタ空間スイ・ソチを介したルートを 保障する。

図６の実施例のように入力ポートが共通メモリのグループを使用してグループ化 されることは同じく可能である。放送は、図７に示されたのと同様の方法で、ジ ャンフタスイッチ使用マツプによって実行される。

図４ ％入カポート負荷 （ランダム割り当て） 図７ 図８ 図９ 図１０ 図１１ 補正書の写しく翻訳文）提出書 （特許法第１８４条の８） 平成６年４月２日

Claims (19)

【特許請求の範囲】
1. １．各セルのヘッダに従ってタイムスロット中の複数の入力ポートおよび複数の 出力ポート間でＡＴＭセルによって構成されるデータをスイッチングするＡＴＭ スイッチングシステムにおいて：前記入力ポートのグループを与え、前記入力ポ ートの前記グループからのデータのセルをストアする共通バッファメモリ手段を 含み、さらに、前記共通バッファメモリ手段にストアするために前記セルを管理 するバッファ・マネージャ手段を含む共通メモリ・バッファモジュールと；前記 複数の共通メモリ・バッファモジュールに接続されたジャンクタ空間スイッチ手 段と； 前記空間スイッチ手段を構成し、各タイムスロットで複数の共通メモリ・バッフ ァモジュールを整合するためのシステム・スケジューラ手段と、を含むことを特 徴とするＡＴＭスイッチングシステム。
2. ２．請求項１のＡＴＭスイッチングシステムにおいて：前記システム・スケジュ ーラ手段は、 前記複数の共通メモリ・バッファモジュールに接続され、入力ポートの各グルー プおよび各出力ポートの全ての将来のタイムスロットの使用を示す入力ポート使 用配列および出力ポート使用配列、および入力ポートのグループと前記入力ポー トのグループの前記バッファメモリ手段中にストアされたセルのヘッダに従って 選択された１以上の出力ポート間の接続に対して前記将来のタイムスロット間で 最も早い共通タイムスロットを決定するための回転ウィンドウ優先エンコーダ手 段とを含むタイムスロット使用手段と；前記タイムスロット使用手段、前記共通 メモリ・バッファモジュールおよび前記空間スイッチ手段に接続され、入力ポー トのグループおよび選択された出力ポートの各セットについての情報と共に前記 もっとも早い共通タイムスロットをストアするリスト制御メモリ手段と、前記の リスト制御手段に従って、各次の現在のタイムスロットで、入力ポートのグルー プと選択された出力ポート間で接続を行う前記空間スイッチ手段を構成する構成 シーケンサ手段とを含むリスト制御手段と； を備えたことを特徴とするＡＴＭスイッチングシステム。
3. ３．請求項２のＡＴＭスイッチングシステムにおいて：前記入力ポート使用配列 は、そのメモリロケーションが、入力ポートの前記グループの所定のタイムスロ ット番号に割当てられるメモリであり、各メモリロケーション中のビットが、各 タイムスロットにおける各入力ポートのグループのすべてまたはいくつかが使用 されているか否かを表示し；前記出力ポート使用配列は、そのメモリロケーショ ンが前記出力ポートのタイムスロットの前記所定番号に割当てられるメモリであ り、各メモリロケーション中のビットが、各タイムスロットにおける前記出力ポ ートが使用されているか否かを表示することを特徴とするＡＴＭスイッチングシ ステム。
4. ４．請求項３のＡＴＭスイッチングシステムにおいて：前記タイムスロット使用 手段は、さらに、前記入力ポートおよび出力ポート使用配列間の論理演算を行う 論理手段を含み、入力ポートの前記グループおよび出力ポートの各セットに対し て共通に使用されるタイムスロットの表示を発生することを特徴とするＡＴＭス イッチングシステム。
5. ５．請求項４のＡＴＭスイッチングシステムにおいて：前記回転ウィンドウ優先 エンコーダ手段は、前記現在のタイムスロットに関する前記表示中のもっとも早 い共通タイムスロットに対し外周方向にサーチを行うことを特徴とするＡＴＭス イッチングシステム。
6. ６．請求項５のＡＴＭスイッチングシステムにおいて：前記タイムスロット使用 手段は、さらに、入力行セレクタ手段および出力行セレクタ手段を含み、各セル のヘッダに従って、入力ポートの前記グループおよびその要求された出力ポート に割当てられた前記メモリ中のメモリロケーションを選択することを特徴とする ＡＴＭスイッチングシステム。
7. ７．各セルのヘッダによるタイムスロット中の複数の入力ポートおよび複数の出 力ポート間のＡＴＭセルで構成されるデータをスイッチングするＡＴＭスイッチ ングシステムにおいて： 各セルに対して前記複数の入力ポートからのデータセルをストアするバッファメ モリ手段と； 前記バッファメモリ手段に接続され、各入力ポートおよび各出力ポートの全ての 将来のタイムスロットの使用を示す入力ポート使用配列および出力ポート使用配 列、および入力ポートと前記バッファメモリ手段中にストアされたセルのヘッダ に従って選択された１以上の出力ポート間の接続に対して前記将来のタイムスロ ット間で最も早い共通タイムスロットを決定するための回転ウィンドウ優先エン コーダ手段とを含むタイムスロット使用手段と；前記バッファメモリ手段、前記 タイムスロット使用手段、および前記空間スイッチ手段に接続され、前記入力ポ ートおよび選択された出力ポートについての情報と共に前記もっとも早い共通タ イムスロットをストアし、各セルのヘッダに従って各タイムスロットにおいて前 記空間スイッチ手段を構成するリスト制御メモリ手段を含むことを特徴とするＡ ＴＭスイッチングシステム。
8. ８．前記空間スイッチ手段が、各セルに対し前記入力ポートおよび前記出力ポー トを接続するためのスイッチング可能な接続パスを有するブロッキング・タイプ である請求項７のＡＴＭスイッチングシステムにおいて：さらに、前記接続パス のすべての将来のタイムスロットの使用を示すクロスポイント使用配列を含むタ イムスロット使用手段と；入力ポートの各セットに対する前記将来のタイムスロ ット間のもっとも早い共通タイムスロット、セルのヘッダに従って選択された１ 以上の出力ポートおよび前記入力ポートと前記１以上の選択された出力ポートの 間の接続パスを決定する前記回転ウィンドウ優先エンコーダ手段と；前記入力ポ ートの各セット、前記選択された出力ポートおよび前記接続パスについての情報 をストアするリスト制御手段と、を含むことを特徴とするＡＴＭスイッチングシ ステム。
9. ９．請求項８のＡＴＭスイッチングシステムにおいて：前記入力ポート、出力ポ ートおよびクロスポイント使用配列はメモリロケーションが前記入力ポート、出 力ポートおよび接続パスのタイムスロットの前記所定番号に割当てられたビット マップメモリであり、各メモリロケーション中のビットは前記入力ポート、出力 ポートおよび接続パスが使用されているか否かを表示することを特徴とするＡＴ Ｍスイッチングシステム。
10. １０．請求項９のＡＴＭスイッチングシステムにおいて：前記タイムスロット使 用手段は、さらに、前記入力ポート、出力ポートおよびクロスポイント使用配列 間の論理演算を行う論理手段を含み、前記入力ポート、出力ポートおよび接続パ スの前記セットに対して共通に使用されるタイムスロットの表示を発生すること を特徴とするＡＴＭスイッチングシステム。
11. １１．請求項１０のＡＴＭスイッチングシステムにおいて：前記回転ウィンドウ 優先エンコーダ手段は、前記現在のタイムスロットに関する前記表示中のもっと も早い共通タイムスロットに対し外周方向にサーチを行うことを特徴とするＡＴ Ｍスイッチングシステム。
12. １２．請求項１１のＡＴＭスイッチングシステムにおいて：前記タイムスロット 使用手段は、さらに、入力行セレクタ手段、出力行セレクタ手段およびクロスポ イント入力およびクロスポイント出力行セレクタ手段を含み、各セルのヘッダに 従って、入力ポート、その要求された出力ポート並びに前記空間スイッチ手段の 入力側および出力側に割当てられた前記メモリ中のメモリロケーションを選択す ることを特徴とするＡＴＭスイッチングシステム。
13. １３．請求項１２のＡＴＭスイッチングシステムにおいて：前記リスト制御手段 は、前記入力ポート、前記要求された出力ポート、前記空間スイッチ手段の入力 側出力側および最も早い共通タイムスロットに関する情報のセットをストアする ためのＲＡＭを含むことを特徴とするＡＴＭスイッチングシステム。
14. １４．請求項８のＡＴＭスイッチングシステムにおいて：前記入出力ポート使用 配列は、そのメモリロケーションが前記入出力ポートのタイムスロットの前記所 定番号に割当てられるメモリであり、各メモリロケーション中のビットが、各タ イムスロットにおける前記入出力ポートが使用されているか否かを表示すること を特徴とするＡＴＭスイッチングシステム。
15. １５．請求項１４のＡＴＭスイッチングシステムにおいて：前記タイムスロット 使用手段は、さらに、前記入力ポートおよび出力ポート使用配列間の論理演算を 行う論理手段を含み、前記入力ポートおよび出力ポートの前記セットに対して共 通に使用されるタイムスロットの表示を発生することを特徴とするＡＴＭスイッ チングシステム。
16. １６．請求項１５のＡＴＭスイッチングシステムにおいて：前記回転ウィンドウ 優先エンコーダ手段は、前記現在のタイムスロットに関する前記表示中のもっと も早い共通タイムスロットに対し外周方向にサーチを行うことを特徴とするＡＴ Ｍスイッチングシステム。
17. １７．請求項１６のＡＴＭスイッチングシステムにおいて：前記タイムスロット 使用手段は、さらに、入力行セレクタ手段および出力行セレクタ手段を含み、各 セルのヘッダに従って、入力ポートおよびその要求された出力ポートに割当てら れた前記メモリ中のメモリロケーションを選択することを特徴とするＡＴＭスイ ッチングシステム。
18. １８．請求項１７のＡＴＭスイッチングシステムにおいて：前記出力行セレクタ 手段は、セルのヘッダに従って、１以上の出力ポートを表わす複数のメモリロケ ーションを選択することを特徴とするＡＴＭスイッチングシステム。
19. １９．請求項１７のＡＴＭスイッチングシステムにおいて：前記リスト制御手段 は、前記入力ポート、前記要求された出力ポートおよび最も早い共通タイムスロ ットに関する情報のセットをストアするためのＲＡＭを含むことを特徴とするＡ ＴＭスイッチングシステム。