JP2803262B2 - パケット・スイッチ - Google Patents

パケット・スイッチ

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JP2803262B2 JP32689589A JP32689589A JP2803262B2 JP 2803262 B2 JP2803262 B2 JP 2803262B2 JP 32689589 A JP32689589 A JP 32689589A JP 32689589 A JP32689589 A JP 32689589A JP 2803262 B2 JP2803262 B2 JP 2803262B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット・スイッチに関し、特にマルチ・メ
ディア対応のATM交換システムに使用する入力バッファ
形パケット・スイッチ、その制御に用いるタイム・スロ
ット・スケジュール装置及びパケット・バッファに関す
る。
〔従来の技術〕
パケット交換技術を用いて音声・画像・データを交換
・伝送する非同期・転送モード（ATM）スイッチあるい
はパケット・スイッチの構成は、同一出線に向かうパケ
ットの衝突を防ぐためのバッファすなわちパケット・バ
ッファをスイッチのどの部分に配置するかによって種々
の形態がある。その中でも、空間スイッチの前段にバッ
ファを配置する入力バッファ形式が、高速化，大規模化
に適していると考えられており、これまで種々のスイッ
チ構成が提案されている。
従来の入力バッファ形パケット・スイッチ（以下入力
バッファ形ATMスイッチとも呼ぶ）の構成の１例を第11
図に示す。ｎケの入回線101〜10nからパケット・バッフ
ァ201〜20nに入力されたパケットは、FIFO制御で一時蓄
積され、後段の空間スイッチ４の出回線501〜50mでのパ
ケット衝突が生じないように、パケット送出要求信号60
1〜60nを競合調停装置８に送出し、調停結果報告信号70
1〜70nを介して、パケット・バッファに対してパケット
送出の可否が報告される。パケット送出が許可されたパ
ケット・バッファは、FIFOの先頭のパケットをスイッチ
内部リンク301〜30nを介して空間スイッチ４に送出す
る。空間スイッチ４の構造はノン・ブロッキングの自己
ルーチング網であるバッチャ・バンヤン網などが用いら
れ、又、競合調停装置としては、やはり自己ルーチング
網を用いた競合制御回路などが用いられている。
このような構成のパケット・スイッチにおいては、FI
FOの先頭パケットが送出できないことにより、FIFOの後
にいるパケットがその行き先きの出線が空であっても送
出できないという現象が存在し、そのためにスイッチの
スループットがパケットのランダム到着（M/D/1モデ
ル）のときに58％に抑えられてしまうという問題があ
る。（いわゆるHead of Line問題）この問題の解決のた
めに パケット送出時に複数回の調停動作をさせる。（前
記文献） 空間スイッチの入・出力リンクの使用状態の予約表
を設ける（信学会春季全国大会（1989年）Ｂ−437「入
力バッファ形スイッチにおける時刻予約制御方式の検
討」） などの手法により、FIFOの先頭から複数個のパケットに
対して、順次調停を行ないスイッチのスループットを向
上させている。
〔発明が解決しようとする課題〕
しかし、これらの入力バッファ形パケット・スイッチ
においても前記文献に示されているようにその改善後の
スループットもたかだか70％強、及び85％であり、入回
線に入力される負荷を下げて使用しないとバッファ・オ
ーバーフローが生じ、パケットが廃棄されてしまうとい
う問題点がある。
上記スループットの問題は、競合調停の方法に主原因
があると考えられる。つまり、従来はパケット・バッフ
ァとしてFIFO構造のバッファを用いて、その先頭あるい
は先頭近くのパケットの出回線を調べてパケットの出線
衝突を回避している。従って、複数のFIFOの先頭近くに
同一出回線に向かうパケットが集中している場合には、
後続のパケットは他の空いている出回線へも出力するこ
とができなくなる。
理想的には、全パケット・バッファ内の全パケットに
対して出線への出力可否を調べればよいが、従来はそれ
を実現するだけの方法がなかった。これは、ATMが〜150
Mbps回線の53byteを１パケットとする高速パケット交換
が要求され、１パケット・タイム・スロット内で全パケ
ットに対する調査を行なうだけの高速なハードウェアあ
るいは方式が存在しなかったことによる。
〔課題を解決するための手段〕
本発明のパケット・スイッチは、パケット・バッファ
から出回線への経路の予約状態を保持する手段と、パケ
ット・バッファからのパケット送出要求を受けつけた時
刻以降で前記経路が未予約であるもっとも若い時刻を決
定し、その時刻のその経路を予約済とする手段を有する
タイム・スロット・スケジュール装置を備え、さらに、
入回線からのパケット到着時に、該パケットの送出要求
を前記タイム・スロット・スケジュール装置に送出し、
該タイム・スロット・スケジュール装置から与えられる
時刻に送出する手段を有するパケット・バッファを備え
ている。
本発明のタイム・スロット・スケジュール装置は、ｋ
ケの資源の現時刻t1から未来時刻tlまでのｌタイム・ス
ロットの予約状態を予約済，未予約の２状態で表わすｋ
行ｌ列の記憶単位の行列と、該行列の各記憶単位の状態
の変更手段と、各行の記憶単位の中で資源使用要求信号
が入力された列の記憶単位が全て未予約状態か、否かを
各行毎に判定する手段と、全て未予約状態と判定された
複数の行の中から、現時刻t1に最も近い時刻thでの予約
状態を表わす行を選択する手段と、該時刻thでの予約状
態を表わす行の、資源使用要求信号が入力された列の記
憶単位の状態を全て予約済状態とする手段を備えてい
る。
〔実施例〕
次に本発明について図面を参照して説明する。第１図
は本発明のパケット・スイッチの１実施例のブロック図
である。入回線101〜10nからパケット・バッファ201〜2
0nにパケットが到着するとパケット送出要求バス６を介
してタイム・スロット・スケジュール装置９に対してパ
ケット送出要求を出す。パケットのフォーマットは第２
図に示すように、パケットの有効表示ビット，出回線番
号，情報フィールドから構成される。一般的には、パケ
ット・ヘッダとしては論理アドレス，プライオリティ・
ビットなどが含まれるが、本発明のパケット・スイッチ
の交換動作とは直接に関係が無いので含めていない。パ
ケット送出要求バスには、第２図のフォーマットのパケ
ット・ヘッダ部の情報が各パケット・バッファに割り当
てられたタイミングで送出され、タイム・スロット・ス
ケジュール装置９は各パケット・バッファに対してパケ
ット送出時刻返送バス７を介して、送出要求のあったパ
ケットが出回線で衝突せずに出られる最も若い時刻を通
知する。なお、この時刻は現時刻からの相対値言いかえ
れば、各パケットに与えられる遅延値として表わされて
いる。
各パケット・バッファ201〜20nで、指定された遅延値
だけ保持されたパケットは、内部リンク301〜30nを介し
てｎ×ｍの空間スイッチ４に送出される。この空間スイ
ッチとしては、パケットのヘッダの出回線番号に従って
自立的にパスを形成する自己ルーチングスイッチ（例え
ばバッチャ・バンヤン・スイッチ）を用いる。空間スイ
ッチ４を通過したパケットは出回線501〜50mに送出され
る。なお、パケット・バッファ201〜20n,空間スイッチ
4,タイム・スロット・スケジュール装置９はクロックC
K,同期信号Syncによって同期して動作している。
第３図に本発明のパケット・バッファの一実施例の概
念図、第４図に回路図、第５図に動作を表わすタイム・
チャートを示す。第４図において入回線１から入力され
るパケットのビット・ストリームはカウンタCNT1で示さ
れる書込みアドレスに従って、デュアルポートRAM BUF1
に書き込まれる。バス・インタフェース回路INF1は入回
線１を監視し、入力したパケットのヘッダをパケット送
出要求バス６に対して送出する。入力したパケットの先
頭部の格納アドレスはレジスタREG1に保持され、パケッ
ト送出時刻返送バスからバス・インタフェースINF2を介
して入力したパケット送出時刻（＝送出遅延）とカウン
タCNT3の値を加算して得られるアドレスに従ってデュア
ルポートRAM BUF2に書き込まれる。デュアルポートRAM
BUF1からは、カウンタCNT2を読み出しアドレスとしてパ
ケットが内部リンク３に読み出される。CNT2には同期信
号Syncのタイミングで、カウンタCNT3を読み出しアドレ
スとしてデュアルポートRAM BUF2から読み出される値が
ロードされる。
以上の構成によりパケットに対してタイム・スロット
・スケジュール装置で決定された遅延だけパケット・バ
ッファに待たせることができることを第３図の動作概念
図で説明する。パケット・メモリBUF1にはシーケンシャ
ル・イン，ランダム・アウトでパケットが入出力され
る。従って、その読み出しが、書き込まれた時刻よりも
所望の遅延で行なわれるように制御すれば良い。これは
制御メモリBUF2からのパケット・メモリBUF1のアドレス
読み出しをシーケンシャル・アウトとし、BUF2へのBUF1
のアドレスの書き込みをBUF2の読み出しから遅延値分だ
けずらしたランダム・インとして、現時刻でBUF1に入力
されたパケットが指定遅延後に自動的に読み出されるこ
とにより実現される。制御メモリBUF2,パケット・メモ
リBUF1ともにタイム・スロット・スケジュール装置が返
してくる最大の遅延値分だけのアドレス及びパケットを
蓄積できるだけの容量が必要である。
次に本発明のタイム・スロット・スケジュール装置の
一実施例について説明する。
第６図は、本発明のタイム・スロット・スケジュール
装置の一実施例の回路図、第７図は第６図中のスケジュ
ール・メモリSMEMの回路図、第８図は第６図中の送出時
刻決定回路DETの回路図、第９図は第６〜８図の動作を
表わすタイム・チャートである。第６図で、カウンタCN
T4は同期信号SyncでリセットされクロックCKにより順次
パケット・バッファ201〜20nからのパケット送出要求を
受けつけるタイミングに同期してカウントアップする。
つまりこのCNT4の出力と、パケット送出要求信号バス６
からの入力は、パケット送出を要求している入・出回線
の番号を表わす。この番号はデコーダDEC1,DEC2により
入回線ビットマップB1〜Bn及び出回線ビットマップBn+1
〜Bn+mに変換される。例えば入回線１から出回線１への
送出要求であればB1＝Bn+1＝‘1'で他のビットは全て
‘0'である。パケット・ヘッダ内のパケット有効ビット
RQが‘0'である場合にはB1〜Bn〜Bn+mの全てのビットが
‘0'となるようにRQをデコーダDEC1,DEC2のイネーブル
端子に接続する。このビットマップは第７図に示すスケ
ジュール・メモリSMEMへと入力される。SMEMは通常のメ
モリセルに状態センス用に付加されたトランジスタM1,M
2を有するメモリセルの行列とプリチャージ回路PR1〜PR
n+m,書き込み回路WR1〜WRn+m,と、状態センス用のアン
プINV,ワード線ドライバDRVを主要構成要素としてい
る。各メモリセルはビット線Ｄ側のノードが‘0'で未予
約状態、‘1'で予約済状態を表わす。各行は各時刻を表
わしている。状態センスアンプINVの入力のヒット線Ｈ
はプリチャージ・トランジスタMPによって正電源VDDの
電位にプリチャージされ、その行のメモリ・セルのトラ
ンジスタM1,M2がオフのときにのみその電位を保持す
る。すなわち、ビットマップ入力が‘1'で、M2のゲート
に接続されたセレクト線SELがクロックCKによって‘1'
になると、メモリセルの内容が‘1'の場合にはトランジ
スタM1もオンしているために、プリチャージされていた
電荷がM1,M2を介して負電源VSSに抜ける。この動作によ
り、パケット送出要求のあった入回線・出回線のペアが
両方ともに空状態である行のヒット信号▲▼
（ｉ＝１〜ｌ）がアクティブ（‘0'）となる。当然複数
の行のヒット信号がアクティブとなることが考えられる
が、このうちの１行だけ例えば行ｈが後述の送出時刻決
定回路DETで選択され、行ｈの書き替え信号WDhが半クロ
ック周期後にアクティブとなる。このとき、ヒットマッ
プ入力が‘1'であった列の書き込みバッファだけが‘1'
書き込み状態になるように書き込み回路WRiは構成され
ており、メモリの状態が‘0'から‘1'へ、すなわち空状
態から予約済状態へと変わる。以上の動作から判るよう
に、このスケジュール装置は、各時刻での入・出回線の
空き状態をプリチャージ回路を用いたワイヤード論理回
路によりセンスし、かつ複数の時刻（行）からさらに１
つの時刻（行）を選び出すことをハードウェアで実現し
ている。第８図の送出時刻決定回路は、現時刻表示信号
TOPから現時刻に相当する行を示す信号▲▼を
デコードするデコーダDECと、排他的にヒット信号▲
▼を選択する排他回路EXi（ｉ＝１〜ｌ）から構
成される。▲▼がアクティブ（‘0'）になって
いる行は、現時刻を表わす行であり無条件に▲
▼信号を獲得し、WDi信号をアクティブにすることがで
きる。その行の▲▼信号が‘1'ならば巡回的に
優先権を信号▲▼を通じて下位の行に伝えていく
が、この優先権の伝搬は▲▼信号がアクティブ
になっている行ｈで終わり、信号▲▼は‘1'とな
る。このようにして複数の行の中から現時刻に最も近い
行の▲▼信号が選択され、その行の信号GETh,W
Dhがアクティブとなる。アクティブになった信号GEThは
第６図のエンコーダENCによってエンコードされるが、
このままでは、スケジュール・メモリの最上位行からの
行数（この場合はｈ）を表わす値でしかない。そこで、
この値を現時刻表示信号TOPの値で減算し、現時刻から
の相対時刻、つまり遅延値としてパケット送出時刻返送
バスへと送出される。
以上のスケジュール動作は第９図に示すようにパケッ
ト・バッファ201〜20nに対して連続して行なわれる。入
回線数ｎ＝出回線数ｍ＝32、及びｌ＝32であればクロッ
クCKの周波数20MHzで動作する回路が1.2μｍルールCMOS
回路で実現できることを回路シミュレーションにより確
認した。
タイム・スロット・スケジュール装置の動作でもう１
つ重要なのは、スケジュール・メモリSMEMの更新であ
る。現時刻表示信号TOPがインクリメントされ、時刻が
１つ進むと、今まで「現時刻」としていた行の内容を更
新しておく必要がある。一般的にはその行の全てのメモ
リセルに‘0'を書けば、新しい現時刻から「ｌ」タイム
スロット後は全て未予約状態となるが、あらかじめ特定
の出回線への出力パケットの流量を制限しておく場合な
どのために、書き込み入力D1〜Dn+mを設ける。つまり、
D1〜Dn+mに所望のビット・マップを与え、UPDATE信号が
アクティブとなる時にテーブルの更新（時刻の更新）が
なされ、次のスケジュールの準備が備う。書き込みの回
路は通常のメモリと同様にまずビット線D,をプリチャ
ージし書き込みバッファでビット線D,を駆動し、ワー
ド線Ｗをイネーブルすることで行なわれるが、書き込む
行がTOPで示される行と決まっているため、いわゆるア
ドレスデコーダは不要である。
〔発明の効果〕
以上に述べたパケット・スイッチは、パケットがパケ
ット・バッファに到着した時点で出回線へと出力できる
最小時刻を求めているので、前に到着して出回線待ちと
なっているパケットによる影響が非常に小さいという効
果がある。これは、出回線がランダムであるパケットの
ランダム到着（いわゆるM/D/1到着）を仮定した負荷特
性のシミュレーション結果（第10図）より明らかであ
る。従来例における最大出線負荷0.85以上までパケット
を交換することができる。なお、平均遅延が無限大とな
る収束値としては出線負荷0.99以上であることを確認し
た。
【図面の簡単な説明】
第１図は本発明のパケット・スイッチの一実施例のブロ
ック図、第２図はパケット・フォーマットの一例、第３
図は本発明のパケット・バッファの一実施例の概念図、
第４図は本発明のパケット・バッファの一実施例の回路
図、第５図は第４図の回路の動作タイム・チャート、第
６図は本発明のタイム・スロット・スケジュール装置の
一実施例の回路図、第７図は第６図に示したスケジュー
ル・メモリの回路図、第８図は第６図に示した送出時刻
決定回路の回路図、第９図は第６図〜第８図に示した回
路の動作タイム・チャート、第10図は本発明のパケット
・スイッチの負荷特性を表わすグラフ、第11図は従来の
パケット・スイッチの一例のブロック図 である。 101〜10n……入回線、201〜20n……パケット・バッフ
ァ、301〜30n……内部リンク、４……空間スイッチ、50
1〜50m……出回線、６……パケット送出要求バス、601
〜60n……パケット送出要求信号線、７……パケット送
出時刻返送バス、701〜70n……調停結果報告信号線、８
……競合調停装置、９……タイム・スロット・スケジュ
ール装置、BUF1,BUF2……デュアルポートRAM、CNT,CNT
1,CNT2,CNT3,CNT4,CNT5……カウンタ、ADD……加算器、
SUB……減算器、INF1,INF2……バス・インタフェース回
路、REG1……レジスタ、DEC,DEC1,DEC2……デコーダ、E
NC……エンコーダ。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の入回線から入力されてくるパケット
    を一時蓄積する複数のパケット・バッファと、該複数の
    パケット・バッファから複数の出回線への経路が前記パ
    ケットに付加されているルーティング情報に基づき設定
    される空間スイッチとを有するパケット・スイッチにお
    いて、前記パケットを前記パケット・バッファから前記
    空間スイッチに送出するパケット・タイム・スロットを
    決定するタイム・スロット・スケジュール装置を設け、
    該タイム・スロット・スケジュール装置は、前記パケッ
    ト・バッファから出回線への経路の予約状態を保持する
    手段と、前記パケット・バッファからのパケット送出要
    求を受け付けた時刻以降で該経路が未予約であるもっと
    も若い時刻を決定し、該時刻の該経路を予約済状態とす
    る手段と、前記パケット・バッファからの前記パケット
    送出要求とは無関係に特定の出回線を強制的に予約済状
    態とする手段とを有し、前記パケット・バッファは、入
    回線からのパケット到着時に該パケットの送出要求を前
    記タイム・スロット・スケジュール装置に送出し、該タ
    イム・スロット・スケジュール装置から与えられる時刻
    に該パケットを送出する手段を有することを特徴とする
    パケット・スイッチ。
  2. 【請求項２】パケット・スイッチのためのタイム・スロ
    ット・スケジュール装置であって、Ｋヶの資源の現時刻
    t1から未来時刻tLまでのＬタイム・スロットの予約状態
    を予約済、未予約の２状態で表すＫ行Ｌ列の記憶単位の
    行列と、該行列の各記憶単位の状態の変更手段と、各行
    の記憶単位の中で資源使用要求信号が入力された列の記
    憶単位が全て未予約状態か否かを各行毎に判定する手段
    と、全て未予約状態と判定された複数の行の中から、現
    時刻t1に最も近い時刻thでの予約状態を表す行を選択す
    る手段と、該時刻thでの予約状態を表す行の、資源使用
    要求信号が入力された列の記憶単位の状態を全て予約済
    とする手段とを備え、前記変更手段は、前記資源使用要
    求信号に係わらず、変更すべき行の各記憶単位の状態を
    書き込み入力情報に基づいて変更しうることを特徴とす
    るタイム・スロット・スケジュール装置。
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