JPH0652008A - Ｅｄｃ ｌｓｉチェック装置 - Google Patents
Ｅｄｃ ｌｓｉチェック装置Info
- Publication number
- JPH0652008A JPH0652008A JP4206382A JP20638292A JPH0652008A JP H0652008 A JPH0652008 A JP H0652008A JP 4206382 A JP4206382 A JP 4206382A JP 20638292 A JP20638292 A JP 20638292A JP H0652008 A JPH0652008 A JP H0652008A
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 101100075513 Oryza sativa subsp. japonica LSI3 gene Proteins 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】簡単なハードウェア構成で汎用ＥＤＣ ＬＳＩ
の正常動作確認を行う。 【構成】ＥＤＣビット反転制御部９はデータ１ビット反
転部１５，データ２ビット反転部１６に出力イネーブル
信号を交互に送信して１ビット，２ビット反転したデー
タがＥＤＣ ＬＳＩ３に送られるようにしておき、中央
制御処理装置１７が主記憶装置１に対して読出し動作を
行なう。主記憶装置１はデータ１ビット反転部１５もし
くはデータ２ビット反転部１６によってＥＤＣ ＬＳＩ
３に対して１ビットもしくは２ビット反転したデータを
送信する。ＥＤＣ ＬＳＩ３では、ビットエラー検出回
路４が１ビット，２ビット反転したデータを受けた時に
は１，２ビットエラー報告信号６，７をレジスタ８に対
して送信し、レジスタ８は１ビット，２ビットエラー検
出回路が正常動作していることを確認する。
の正常動作確認を行う。 【構成】ＥＤＣビット反転制御部９はデータ１ビット反
転部１５，データ２ビット反転部１６に出力イネーブル
信号を交互に送信して１ビット，２ビット反転したデー
タがＥＤＣ ＬＳＩ３に送られるようにしておき、中央
制御処理装置１７が主記憶装置１に対して読出し動作を
行なう。主記憶装置１はデータ１ビット反転部１５もし
くはデータ２ビット反転部１６によってＥＤＣ ＬＳＩ
３に対して１ビットもしくは２ビット反転したデータを
送信する。ＥＤＣ ＬＳＩ３では、ビットエラー検出回
路４が１ビット，２ビット反転したデータを受けた時に
は１，２ビットエラー報告信号６，７をレジスタ８に対
して送信し、レジスタ８は１ビット，２ビットエラー検
出回路が正常動作していることを確認する。
Description
【０００１】
【産業上の利用分野】本発明は汎用ＥＤＣ ＬＳＩ（Ｅ
ｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｃｏｒｒｅｃ
ｔｉｏｎ ＬＳＩ）のメモリデータの誤り検出・訂正回
路をチェックするＥＤＣ ＬＳＩチェック装置に関す
る。
ｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｃｏｒｒｅｃ
ｔｉｏｎ ＬＳＩ）のメモリデータの誤り検出・訂正回
路をチェックするＥＤＣ ＬＳＩチェック装置に関す
る。
【０００２】
【従来の技術】従来、汎用ＥＤＣ ＬＳＩを使用したメ
モリのデータの誤り検出・訂正回路は、メインバスとメ
モリ部の間に汎用ＥＤＣ ＬＳＩを接続し、メモリ部の
読出し動作時に汎用ＥＤＣ ＬＳＩがデータの誤り検出
および訂正を行なっていた。
モリのデータの誤り検出・訂正回路は、メインバスとメ
モリ部の間に汎用ＥＤＣ ＬＳＩを接続し、メモリ部の
読出し動作時に汎用ＥＤＣ ＬＳＩがデータの誤り検出
および訂正を行なっていた。
【０００３】汎用ＥＤＣ ＬＳＩはデータ誤りを検出し
なければそのままメインバスにデータを送り、データ１
ビットエラーを検出したときは、汎用ＥＤＣ ＬＳＩは
エラービットの訂正を行なってメインバスにデータを送
り、１ビットエラーであることを１ビットエラー／２ビ
ットエラー報告レジスタに通知し、データ２ビットエラ
ーを検出したときは、２ビットエラーであることを１ビ
ットエラー／２ビットエラー報告レジスタに通知してい
た。
なければそのままメインバスにデータを送り、データ１
ビットエラーを検出したときは、汎用ＥＤＣ ＬＳＩは
エラービットの訂正を行なってメインバスにデータを送
り、１ビットエラーであることを１ビットエラー／２ビ
ットエラー報告レジスタに通知し、データ２ビットエラ
ーを検出したときは、２ビットエラーであることを１ビ
ットエラー／２ビットエラー報告レジスタに通知してい
た。
【０００４】
【発明が解決しようとする課題】この従来の汎用ＥＤＣ
ＬＳＩを使用したメモリデータの誤り検出・訂正回路
では、汎用ＥＤＣ ＬＳＩが不良品かどうか、または故
障したかどうかを確かめる手段がないという問題点があ
った。
ＬＳＩを使用したメモリデータの誤り検出・訂正回路
では、汎用ＥＤＣ ＬＳＩが不良品かどうか、または故
障したかどうかを確かめる手段がないという問題点があ
った。
【０００５】
【課題を解決するための手段】本発明のＥＤＣ ＬＳＩ
チェック装置は、データを記憶する主記憶装置と、この
主記憶装置からのデータ読出し制御を行なう中央制御処
理装置と、汎用ＥＤＣＬＳＩと、この汎用ＥＤＣ ＬＳ
Ｉからのデータビットエラー報告信号を保持するレジス
タと、通常動作時の正常データ送信部と、前記主記憶装
置からのデータのデータビットを反転させるデータビッ
ト反転部と、前記正常データ送信部のデータ送信制御お
よび前記データビット反転部のデータビット反転制御を
行なうＥＤＣビット反転制御部とを備え、前記汎用ＥＤ
Ｃ ＬＳＩは前記主記憶装置から読み出された前記デー
タおよび前記データビット反転部からのビット反転され
たデータを入力して前記データビットエラー報告信号を
前記レジスタに送信するビットエラー検出回路と、１ビ
ットエラーの訂正を行なう１ビットエラー訂正回路とを
備えている。
チェック装置は、データを記憶する主記憶装置と、この
主記憶装置からのデータ読出し制御を行なう中央制御処
理装置と、汎用ＥＤＣＬＳＩと、この汎用ＥＤＣ ＬＳ
Ｉからのデータビットエラー報告信号を保持するレジス
タと、通常動作時の正常データ送信部と、前記主記憶装
置からのデータのデータビットを反転させるデータビッ
ト反転部と、前記正常データ送信部のデータ送信制御お
よび前記データビット反転部のデータビット反転制御を
行なうＥＤＣビット反転制御部とを備え、前記汎用ＥＤ
Ｃ ＬＳＩは前記主記憶装置から読み出された前記デー
タおよび前記データビット反転部からのビット反転され
たデータを入力して前記データビットエラー報告信号を
前記レジスタに送信するビットエラー検出回路と、１ビ
ットエラーの訂正を行なう１ビットエラー訂正回路とを
備えている。
【０００６】そして、前記データビット反転部はそれぞ
れ前記主記憶装置からの前記データの１ビット反転，２
ビット反転を行なうデータ１ビット反転部，データ２ビ
ット反転部からなり、前記ＥＤＣビット反転制御部は前
記データ１ビット反転部，データ２ビット反転部に交互
にイネーブル信号を送って制御することを特徴とする。
また、前記ビットエラー検出回路は前記１ビット反転し
たデータ，２ビット反転したデータを入力して１ビット
エラー報告信号，２ビットエラー報告信号を出力するこ
とを特徴とする。さらに、前記汎用ＥＤＣ ＬＳＩは前
記ビットエラー検出回路からの１ビットエラーデータの
エラー訂正を行なう１ビットエラー訂正回路を備え、前
記中央制御処理装置は前記正常データ送信部からの正常
データと前記１ビットエラー訂正回路出力の訂正済みデ
ータとを比較チェックすることを特徴とする。
れ前記主記憶装置からの前記データの１ビット反転，２
ビット反転を行なうデータ１ビット反転部，データ２ビ
ット反転部からなり、前記ＥＤＣビット反転制御部は前
記データ１ビット反転部，データ２ビット反転部に交互
にイネーブル信号を送って制御することを特徴とする。
また、前記ビットエラー検出回路は前記１ビット反転し
たデータ，２ビット反転したデータを入力して１ビット
エラー報告信号，２ビットエラー報告信号を出力するこ
とを特徴とする。さらに、前記汎用ＥＤＣ ＬＳＩは前
記ビットエラー検出回路からの１ビットエラーデータの
エラー訂正を行なう１ビットエラー訂正回路を備え、前
記中央制御処理装置は前記正常データ送信部からの正常
データと前記１ビットエラー訂正回路出力の訂正済みデ
ータとを比較チェックすることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＥＤＣ ＬＳＩチェック装置の一実
施例を示すブロック図である。
る。図１は本発明のＥＤＣ ＬＳＩチェック装置の一実
施例を示すブロック図である。
【０００８】本実施例はデータをメモリする主記憶装置
１と、汎用ＥＤＣ ＬＳＩ（以下単にＥＤＣ ＬＳＩと
記す）３と、主記憶装置１とＥＤＣ ＬＳＩ３間を接続
するデータバス２と、ＥＤＣ ＬＳＩ３からの１ビット
エラー報告信号６と２ビットエラー報告信号７を保持す
るレジスタ８と、通常動作時の正常データ送信部（バス
バッファ）１４と、主記憶装置１からのデータの１ビッ
ト，２ビットをそれぞれ反転させるデータ１ビット反転
部（インバータ）１５，データ２ビット反転部（インバ
ータ）１６と、正常データ送信部１４，データ１ビット
反転部１５，データ２ビット反転部１６への正常データ
出力イネーブル信号１０，データ１ビット反転出力イネ
ーブル信号１１，データ２ビット反転出力イネーブル信
号１２をアクティブにして制御するＥＤＣビット反転制
御部９と、主記憶装置１に読出し信号１８を送ってデー
タの読出しを行なう中央制御処理装置１７とを備え、Ｅ
ＤＣ ＬＳＩ３は主記憶装置１から読み出されたデータ
の１ビットエラー／２ビットエラーを検出するビットエ
ラー検出回路４と、１ビットエラーを訂正する１ビット
エラー訂正回路５とを備えている。
１と、汎用ＥＤＣ ＬＳＩ（以下単にＥＤＣ ＬＳＩと
記す）３と、主記憶装置１とＥＤＣ ＬＳＩ３間を接続
するデータバス２と、ＥＤＣ ＬＳＩ３からの１ビット
エラー報告信号６と２ビットエラー報告信号７を保持す
るレジスタ８と、通常動作時の正常データ送信部（バス
バッファ）１４と、主記憶装置１からのデータの１ビッ
ト，２ビットをそれぞれ反転させるデータ１ビット反転
部（インバータ）１５，データ２ビット反転部（インバ
ータ）１６と、正常データ送信部１４，データ１ビット
反転部１５，データ２ビット反転部１６への正常データ
出力イネーブル信号１０，データ１ビット反転出力イネ
ーブル信号１１，データ２ビット反転出力イネーブル信
号１２をアクティブにして制御するＥＤＣビット反転制
御部９と、主記憶装置１に読出し信号１８を送ってデー
タの読出しを行なう中央制御処理装置１７とを備え、Ｅ
ＤＣ ＬＳＩ３は主記憶装置１から読み出されたデータ
の１ビットエラー／２ビットエラーを検出するビットエ
ラー検出回路４と、１ビットエラーを訂正する１ビット
エラー訂正回路５とを備えている。
【０００９】続いて本実施例の動作について説明する。
汎用ＥＤＣ ＬＳＩの正常動作確認では、まず中央制御
処理装置１７が主記憶装置１に対して読出し動作を行な
う。この時、ＥＤＣビット反転制御部９は正常データ送
信部１４に対して正常データ出力イネーブル信号１０を
送信し、主記憶装置１のデータをそのままデータバス
２，ＥＤＣ ＬＳＩ３，メインデータバス１３を介して
中央制御処理装置１７に読み込ませる。
汎用ＥＤＣ ＬＳＩの正常動作確認では、まず中央制御
処理装置１７が主記憶装置１に対して読出し動作を行な
う。この時、ＥＤＣビット反転制御部９は正常データ送
信部１４に対して正常データ出力イネーブル信号１０を
送信し、主記憶装置１のデータをそのままデータバス
２，ＥＤＣ ＬＳＩ３，メインデータバス１３を介して
中央制御処理装置１７に読み込ませる。
【００１０】次に、ＥＤＣビット反転制御部９はデータ
１ビット反転部１５にはデータ１ビット反転出力イネー
ブル信号１１を、またデータ２ビット反転部１６にはデ
ータ２ビット反転出力イネーブル信号１２を交互に送信
して１ビットもしくは２ビット反転したデータがＥＤＣ
ＬＳＩ３に送られるようにしておき、中央制御処理装
置１７が主記憶装置１に対して読出し動作を行なう。読
出し動作を受けた主記憶装置１はデータ１ビット反転部
１５もしくはデータ２ビット反転部１６によってＥＤＣ
ＬＳＩ３に対して１ビット反転したデータもしくは２
ビット反転したデータを送信する。ＥＤＣ ＬＳＩ３で
は、ビットエラー検出回路４が１ビット反転しデータを
受けた時には１ビットエラー報告信号６を、２ビット反
転したデータを受けた時には２ビットエラー報告信号７
をレジスタ８に対して送信し、レジスタ８は１ビットも
しくは２ビットエラー検出回路が正常動作していること
を確認することができる。
１ビット反転部１５にはデータ１ビット反転出力イネー
ブル信号１１を、またデータ２ビット反転部１６にはデ
ータ２ビット反転出力イネーブル信号１２を交互に送信
して１ビットもしくは２ビット反転したデータがＥＤＣ
ＬＳＩ３に送られるようにしておき、中央制御処理装
置１７が主記憶装置１に対して読出し動作を行なう。読
出し動作を受けた主記憶装置１はデータ１ビット反転部
１５もしくはデータ２ビット反転部１６によってＥＤＣ
ＬＳＩ３に対して１ビット反転したデータもしくは２
ビット反転したデータを送信する。ＥＤＣ ＬＳＩ３で
は、ビットエラー検出回路４が１ビット反転しデータを
受けた時には１ビットエラー報告信号６を、２ビット反
転したデータを受けた時には２ビットエラー報告信号７
をレジスタ８に対して送信し、レジスタ８は１ビットも
しくは２ビットエラー検出回路が正常動作していること
を確認することができる。
【００１１】また、１ビットエラーデータは１ビットエ
ラー訂正回路５でエラー訂正され、メインデータバス１
３を通って中央制御処理装置１７に送信される。この訂
正されたはずのデータと先に正常データ送信部１４を通
して送信したデータとを比較して、同一データならば１
ビットエラー訂正回路５が正常動作していることを確認
することができる。
ラー訂正回路５でエラー訂正され、メインデータバス１
３を通って中央制御処理装置１７に送信される。この訂
正されたはずのデータと先に正常データ送信部１４を通
して送信したデータとを比較して、同一データならば１
ビットエラー訂正回路５が正常動作していることを確認
することができる。
【００１２】
【発明の効果】以上説明したように本発明は、あらかじ
め主記憶装置にエラーデータエリアを設けなくても、主
記憶装置と汎用ＥＤＣ ＬＳＩ間にビット反転部とビッ
ト反転制御部をハードウェアで構成することにより、簡
単にＥＤＣ ＬＳＩの正常動作確認を行なえるという効
果を有する。
め主記憶装置にエラーデータエリアを設けなくても、主
記憶装置と汎用ＥＤＣ ＬＳＩ間にビット反転部とビッ
ト反転制御部をハードウェアで構成することにより、簡
単にＥＤＣ ＬＳＩの正常動作確認を行なえるという効
果を有する。
【図１】本発明のＥＤＣ ＬＳＩチェック装置の一実施
例を示すブロック図である。
例を示すブロック図である。
１ 主記憶装置 ２ データバス ３ 汎用ＥＤＣ ＬＳＩ ４ ビットエラー検出回路 ５ １ビットエラー訂正回路 ６ １ビットエラー報告信号 ７ ２ビットエラー報告信号 ８ レジスタ ９ ＥＤＣビット反転制御部 １０ 正常データ出力イネーブル信号 １１ データ１ビット反転出力イネーブル信号 １２ データ２ビット反転出力イネーブル信号 １３ メインデータバス １４ 正常データ送信部 １５ データ１ビット反転部 １６ データ２ビット反転部 １７ 中央制御処理装置 １８ 読出し信号
Claims (4)
- 【請求項１】 データを記憶する主記憶装置と、この主
記憶装置からのデータ読出し制御を行なう中央制御処理
装置と、汎用ＥＤＣ ＬＳＩと、この汎用ＥＤＣ ＬＳ
Ｉからのデータビットエラー報告信号を保持するレジス
タと、通常動作時の正常データ送信部と、前記主記憶装
置からのデータのデータビットを反転させるデータビッ
ト反転部と、前記正常データ送信部のデータ送信制御お
よび前記データビット反転部のデータビット反転制御を
行なうＥＤＣビット反転制御部とを備え、前記汎用ＥＤ
Ｃ ＬＳＩは前記主記憶装置から読み出された前記デー
タおよび前記データビット反転部からのビット反転され
たデータを入力して前記データビットエラー報告信号を
前記レジスタに送信するビットエラー検出回路と、１ビ
ットエラーの訂正を行なう１ビットエラー訂正回路とを
備えることを特徴とするＥＤＣ ＬＳＩチェック装置。 - 【請求項２】 前記データビット反転部はそれぞれ前記
主記憶装置からの前記データの１ビット反転，２ビット
反転を行なうデータ１ビット反転部，データ２ビット反
転部からなり、前記ＥＤＣビット反転制御部は前記デー
タ１ビット反転部，データ２ビット反転部に交互にイネ
ーブル信号を送って制御することを特徴とする請求項１
記載のＥＤＣ ＬＳＩチェック装置。 - 【請求項３】 前記ビットエラー検出回路は前記１ビッ
ト反転したデータ，２ビット反転したデータを入力して
１ビットエラー報告信号，２ビットエラー報告信号を出
力することを特徴とする請求項１または２記載のＥＤＣ
ＬＳＩチェック装置。 - 【請求項４】 前記汎用ＥＤＣ ＬＳＩは前記ビットエ
ラー検出回路からの１ビットエラーデータのエラー訂正
を行なう１ビットエラー訂正回路を備え、前記中央制御
処理装置は前記正常データ送信部からの正常データと前
記１ビットエラー訂正回路出力の訂正済みデータとを比
較チェックすることを特徴とする請求項１記載のＥＤＣ
ＬＳＩチェック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206382A JP3016311B2 (ja) | 1992-08-03 | 1992-08-03 | Ｅｄｃ ｌｓｉチェック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206382A JP3016311B2 (ja) | 1992-08-03 | 1992-08-03 | Ｅｄｃ ｌｓｉチェック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652008A true JPH0652008A (ja) | 1994-02-25 |
| JP3016311B2 JP3016311B2 (ja) | 2000-03-06 |
Family
ID=16522420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206382A Expired - Lifetime JP3016311B2 (ja) | 1992-08-03 | 1992-08-03 | Ｅｄｃ ｌｓｉチェック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016311B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018041402A (ja) * | 2016-09-09 | 2018-03-15 | 株式会社デンソー | 電子制御装置 |
-
1992
- 1992-08-03 JP JP4206382A patent/JP3016311B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018041402A (ja) * | 2016-09-09 | 2018-03-15 | 株式会社デンソー | 電子制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016311B2 (ja) | 2000-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991124 |