JPH0652057A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】 【目的】 変換索引バッファを用いて論理アドレを実ア
ドレスに変換するアドレス変換方式に関し，変換モード
に関わらず高速に変換することができるアドレス変換方
式を提供することを目的とする。 【構成】 論理アドレス信号と変換モード信号とに基づ
いてアドレス変換する方式において，バッファ手段は論
理アドレスに対応するエントリに実アドレス及びモード
フラグを記憶し，検索手段はバッファ手段から対応する
エントリを検索し，比較手段はモード信号と検索された
エントリのモードフラグとを比較し，出力手段はエント
リが正しく検索され，かつ，比較手段による比較が一致
するとき，エントリ内の実アドレスを記憶装置へ出力
し，そうでないとき，通知手段は実アドレスの不在を通
知し，通知に従って，エントリ作成手段は論理アドレス
信号に対応する実アドレスを求め，モードフラグと共に
バッファ手段の対応するエントリへ書き込むように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，変換索引バッファ（tr
anslation lookaside buffer：以下，ＴＬＢという）を
用いて論理アドレを実アドレスに変換するアドレス変換
方式に関する。

【０００２】近年，データ処理装置の命令実行速度の高
速化が進み，アドレス変換やメモリアクセスの速度が計
算機システムの動作サイクルを決定する要因となる場合
が多く，その高速化が要求されている。メモリアクセス
に関しては，高速のキャッシュメモリを設けるなどの工
夫がなされており，アドレス変換の高速化が益々，重要
になっている。

【０００３】一般に，メモリへのアクセスは，論理アド
レスを実アドレスにアドレス変換することによって仮想
アドレス空間をサポートする仮想アドレスモード（以
下，Ｖモードという）と，論理アドレスをそのまま，実
アドレスとする実アドレスモード（以下，Ｒモードとい
う）の２つのモードを有する。従って，上に述べた理由
から，どちらのモードにおいても高速に論理アドレスか
ら実アドレスを生成するアドレス変換方式が望まれてい
る。

【０００４】

【従来の技術】図４は，Ｖモードのアドレス変換を例示
する図である。仮想記憶システムでは，アドレス空間を
ページと呼ばれる所定の大きさ（例えば，4096バイト）
の区画に分割して扱う（例えば，主メモリと補助メモリ
間でデータを転送するページングなど）。プロセッサの
命令によって出力される論理アドレスは，このページ位
置を指定するページアドレス部とページ内のバイト位置
を示すバイトアドレス部とから構成される。ページアド
レス部は，オペレーティングシステム（ＯＳ）によって
主メモリ上に用意された変換テーブル20の内容に基づい
て，ページ位置を指定する実アドレスに変換され，論理
アドレスのバイトアドレス部と結合されて，バイト位置
を示す実アドレスが生成される。アドレス変換はこのよ
うに，論理アドレスのページアドレス部について行われ
るので，以後，ページアドレス部のみに注目して説明す
る。

【０００５】主メモリ上にある変換テーブル20を参照す
るための連想遅れを取り戻すために，変換テーブル20か
ら読み出した情報は，高速メモリで構成されるＴＬＢ1a
にも格納しておき，後の同じテーブルエントリを必要と
する変換は，ＴＬＢ1a内に記憶された情報（ページの実
アドレス）を使用して行う。論理アドレスに基づいてＴ
ＬＢ1aを索引した結果，対応する実アドレスがＴＬＢ1a
に存在しないときは，プロセッサに通知され，プロセッ
サは，前記の手順で変換テーブル20を索引して論理アド
レスに対応する実アドレスを求め，ＴＬＢ1aに格納して
再度，論理アドレスを出力することによりＴＬＢ1aによ
るアドレス変換を可能にする。以後，同じページ内のア
ドレスについては，ＴＬＢ1aを索引することにより高速
にアドレス変換を行うことができる。

【０００６】図５は，Ｒモードのアドレス変換を例示す
る図である。Ｒモードにおいて論理アドレスは，そのま
ま実アドレス（メモリへの物理アドレス）として使用さ
れるが，実際には，次に示すような理由で何らかのアド
レス変換を必要とする。一般に，メモリアドレスの小さ
い領域はファームウェアの作業領域として，または，マ
ルチプロセッサシステムの各プロセッサに個別に割り当
てられた領域として使用する場合が多い。従って，これ
ら領域への一般命令によるアクセスを避け，また，その
メモリ空間を有効に使うため，一般命令でアクセスでき
るメモリの領域に下限値（又は基底アドレス）を設け，
加算回路21を用いて実アドレス（即ち，論理アドレス）
にこの下限値を加算した値を物理アドレスとしてメモリ
に送出するように構成される。

【０００７】図６は，従来例を示すブロック図である。
全図を通して，同一符号は同一又は同様な構成要素を示
す。図において，ＴＬＢ1aは，上述したように，変換テ
ーブル20を索引して求めた結果の，論理アドレスに対応
する実アドレスを格納する高速メモリで構成される。Ｖ
モード時には，論理アドレスを基に索引され，対応する
実アドレスを読み出すことによってアドレス変換を行
う。

【０００８】加算回路21は，上述したように論理アドレ
スに下限値を加算し，加算結果を物理アドレスとして出
力する。切替回路22は，マルチプレクサで構成され，プ
ロセッサからのアクセスモード（Ｖモード又はＲモー
ド）の指定に従って，Ｖモード時にはＴＬＢ1aの出力
を，また，Ｒモード時には加算回路22の出力を切り替え
て，メモリ9aに対して物理アドレスを出力する。

【０００９】

【発明が解決しようとする課題】上記のように従来方法
によると，ＴＬＢ1aにより仮想アドレスをサポートする
計算機においては，少なくともアドレスの切替回路1aを
必要とするので，アドレス情報が経由する回路の段数増
加による遅延のため，アドレス変換に要する時間が長く
なっていた。

【００１０】また，Ｒモードにおける物理アドレスへの
変換については，ＴＬＢ1aがプロセッサを含む大規模集
積回路（ＬＳＩ）に内蔵されることによりアドレス変換
が高速化されているのに対し，加算回路21によるアドレ
ス加算に要する時間がアドレス変換速度を遅らせるとい
う問題点があった。

【００１１】本発明は，ＴＬＢを使用してアドレス変換
を行う計算機において，ＲモードとＶモードの如何に関
わらず高速にアドレス変換を行うことができるアドレス
変換方式を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は，本発明の原理ブ
ロック図を示す。図中，９は，記憶装置，１は，論理ア
ドレスに対応するエントリに，実アドレス及びそれが変
換されたアドレス変換方法を示すモードフラグを記憶す
るバッファ手段，２は，バッファ手段１から，論理アド
レス信号に対応するエントリを検索する検索手段，３
は，モード信号と検索されたエントリのモードフラグと
を比較する比較手段，４は，検索手段２によってエント
リが正しく検索され，かつ，比較手段３による比較結果
が一致のとき，検索されたエントリから実アドレスを記
憶装置９へ出力する出力手段，５は，検索手段２によっ
てエントリが正しく検索されなかった，もしくは，比較
手段３による比較結果が不一致のとき，論理アドレス信
号に対応する実アドレスが不在であることを通知する通
知手段，６は，通知手段５からの通知に基づいて，論理
アドレス信号に対応する実アドレスをモード信号が指定
する変換方法に従って求め，実アドレス及びモードフラ
グをバッファ手段１の論理アドレス信号に対応するエン
トリへ書き込むエントリ作成手段である。

【００１３】

【作用】 本発明によれば，論理アドレス信号とモード
信号が指定されたとき検索手段２は，エントリに実アド
レス及びモードフラグを記憶するバッファ手段１から論
理アドレス信号に対応するエントリを検索し，比較手段
３はモード信号と検索されたエントリのモードフラグと
を比較し，出力手段４は検索手段２によってエントリが
正しく検索され，かつ，比較手段３による比較結果が一
致するとき，検索されたエントリの実アドレスを記憶装
置９へ出力し，そうでないとき通知手段５は，論理アド
レス信号に対応する実アドレスが不在であることを通知
し，通知手段５からの通知に基づいてエントリ作成手段
６は論理アドレス信号に対応する実アドレスを求め，実
アドレス及びモードフラグをバッファ手段１の論理アド
レス信号に対応するエントリへ書き込むので，同じ論理
アドレス信号とモード信号が指定されたとき，バッファ
手段１を使用してアドレス変換が可能となる。

【００１４】

【実施例】図２は，本発明の実施例を示すブロック図で
ある。全図を通して，同一符号は同一又は同様な構成要
素を示す。図において，メモリ9bは，後述するメモリ管
理ユニット（memory management unit: 以下ＭＭＵとい
う）11から指定された物理アドレスに対応するメモリ素
子に対して，データの書き込み／読み出しを行う。

【００１５】ＭＭＵ11は，ＣＰＵコア10，入出力制御装
置（図示省略）等からのメモリアクセス要求に基づい
て，メモリ9bの読み出し／書き込みを制御する機能に加
えて，論理アドレスに対応する物理アドレス（即ち，実
アドレスを指す，以下，実際にメモリ9bをアドレス指定
する意味で物理アドレスという）を記憶するＴＬＢ1bを
有し，ＣＰＵコア10からの論理アドレス（logical addr
ess:ＬＯＧＡという）を動的に，メモリの物理アドレス
（physical address: ＰＨＡという）に変換する機能を
有する。

【００１６】ＣＰＵコア10から，論理アドレスＬＯＧ
Ａ，バリッド（Ｖ）及び変換モード（ＭＯＤＥ，Ｖ又は
Ｒモード）信号を伴ってメモリアクセスが要求されたと
き，変換モードの如何に関わらず論理アドレスを基にＴ
ＬＢ1bを読み出す。読み出したエントリに，論理アドレ
スＬＯＧＡに対応する物理アドレスＰＨＡが存在するか
否かをＴＬＢＦ検出回路12によってチェックする。存在
するときには，その物理アドレスＰＨＡをメモリ3bへ送
出する。対応する物理アドレスＰＨＡが存在せず，アド
レス変換が実行できなかった場合には，ＴＬＢフォール
ト（ＴＬＢＦ）をＣＰＵコア10ヘ通知する。

【００１７】ＴＬＢ1bは，ダイレクトマッピング方式の
メモリで構成され，論理アドレスＬＯＧＡの一部（例え
ば，上位の複数ビット：ＬＯＧＡｈとする）でアドレス
指定され，そのエントリは，当該エントリに対応するＬ
ＯＧＡの残りの部分（ＬＯＧＡl とする）を記憶するＬ
ＯＧ’，ＬＯＧＡに対応する物理アドレスＰＨＡ，その
ＰＨＡに対応する変換モードＭＯＤＥ’（Ｖ又はＲモー
ド），及びその変換モードに対応して当該エントリのデ
ータが有効か否かを示すＶ’ビットの領域から構成され
る。

【００１８】ＴＬＢ検出回路12は，排他的論理和回路
（以下，ＥＯＲという）で構成される比較回路2c,2d 及
び3b並びに論理和回路 OR1及びOR2 から構成される。比
較回路2cは，ＴＬＢ1bのエントリのＬＯＧ’とＬＯＧＡ
の一部であるＬＯＧＡl 信号とを比較し，不一致のとき
論理１を出力する。ＬＯＧＡｈ信号でアドレス指定され
たエントリのＬＯＧ’とＬＯＧＡl とが一致する（論理
０を出力する）ことは，変換モード（Ｖ又はＲ）は別に
して，少なくとも，ＣＰＵコア10からの論理アドレスＬ
ＯＧＡ信号に対応する物理アドレスＰＨＡが当該エント
リに存在することを示す。

【００１９】比較回路2dは，ＴＬＢ1bのエントリのＶ’
とＣＰＵコア10からのＶ信号とを比較し，不一致のとき
論理１を出力する。一致（論理０を出力）することは，
指定された変換モードとの対応において当該エントリの
データが有効であることを示す。

【００２０】比較回路3bはＴＬＢ1bのエントリのＭＯＤ
Ｅ’とＣＰＵコア10からの変換モードＭＯＤＥ信号とを
比較し，不一致のとき論理１を出力する。一致（論理０
を出力）することは，そのエントリがＣＰＵコア10によ
って指定された変換モードに関するものであることを示
す。従って，Ｖ’ビットがＶ信号と一致（比較回路2dは
論理０を出力）し，比較回路2cによる比較結果が一致
（論理和回路OR1 は論理０を出力）し，かつ，比較回路
3bによる比較結果が一致（論理和回路OR2 は論理０を出
力）するとき，当該エントリのＰＨＡがＣＰＵコア10か
らのＬＯＧＡに対応する物理アドレスであることを示
し，ＭＭＵ11は物理アドレスとしてＰＨＡ，及びそれが
有効であることを示すタイミング信号（ＳＴＢ）をメモ
リ9bへ出力することによってアドレス変換を完了する。
上記の条件以外のとき，即ち，何れかの回路が論理１を
出力して最終的に論理和回路OR2 が論理１を出力すると
き，ＴＬＢＦ検出回路12は，当該エントリに該当する物
理アドレスが存在しないことを示すＴＬＢＦ信号をＣＰ
Ｕコア10へ送出する。

【００２１】ＣＰＵコア1bは，通常のプロセッサの基本
的な機能である命令の実行，メモリアクセス時の論理ア
ドレスの送出等に加えて，ＴＬＢフォールト（ＴＬＢ
Ｆ）に基づく割込み処理（後述）等を行う。即ち，ＴＬ
ＢＦ信号に基づいてＴＬＢＦ割込みを発生してＴＬＢＦ
割込み処理部6bを起動する。ＴＬＢＦ割込み処理部6b
は，例えば，ファームウェアで構成されたプログラムル
ーチンであって，割込み要因となったＣＰＵコア10の変
換モードがＶモードであったときは，「従来の技術」の
項で説明したように変換テーブル20を索引して論理アド
レスに対応する実アドレスを求める。この実アドレス及
びＶモードを指定するデータをＴＬＢ書込みデータとし
てＭＭＵ11へ送出して，それぞれ，ＴＬＢ1bのＰＨＡ及
びＭＯＤＥ’領域へ書き込む。また，Ｒモードであった
ときは，前記のようにＬＯＧＡに下限値を加算した値を
求めてＰＨＡとし，ＭＯＤＥ’をＲモードとするＴＬＢ
書込みデータをＭＭＵ11へ送出してＴＬＢ1bに新たなエ
ントリを作成する。こうしておいて，再度，論理アドレ
スを出力することにより，今回の論理アドレスに対して
ＴＬＢ1bを使用したアドレス変換が可能になる。以後，
今回と同じページ領域を指定する論理アドレスはＴＬＢ
1bを使用して高速にアドレス変換が行われる。

【００２２】図３は，本発明の実施例のフローチャート
である。本発明の実施例の作用を図３に基づき，図３を
参照して説明する。 (1) ＣＰＵコア10は命令を実行して，論理アドレスＬＯ
ＧＡ及びＭＯＤＥ信号をＭＭＵ11へ送出してメモリアク
セスする。 (2) ＭＭＵ11は，ＭＯＤＥ信号で指定される変換モード
の如何に関わらず，ＬＯＧＡｈでＴＬＢ1bをアドレス指
定して，該当するエントリを読み出す。 (3) ＴＬＢＦ検出回路12は，当該エントリのデータが有
効か否かをＶ’ビットとＶ信号とを比較することによっ
てチェックし， (4) 比較回路2cによって，ＬＯＧ’とＬＯＧＡl とを比
較し， (5) 比較回路3bによって，ＣＰＵコア10からのＭＯＤＥ
（Ｖ又はＲモード）とエントリのＭＯＤＥ’とを比較す
る。 (6) 前記(3) でＶビットがオンで，かつ，(4) 及び(5)
における比較結果が共に一致するときは，当該エントリ
に論理アドレスＬＯＧＡに対応する物理アドレスＰＨＡ
が存在するので，そのＰＨＡと共にタイミング信号ＳＴ
Ｂをメモリ9bへ送出することによりアドレス変換を完了
する。 (7) 前記(3) でＶビットがオフ，または(4) 及び(5) に
おける比較結果の何れかまたは両方が不一致のときは，
対応する物理アドレスＰＨＡが存在せず（ＴＬＢＦ検
出），ＴＬＢＦ信号をＣＰＵコア10ヘ送出する。 (8) ＣＰＵコア10は，ＴＬＢＦ信号に基づいて割込みを
発生し，ＴＬＢＦ割込み処理を行う。 (9) ＣＰＵコア10の変換モードがＶモードであったとき
は変換テーブル20を索引して（図４参照），論理アドレ
スＬＯＧＡに対応する実アドレスを求め， (10)Ｒモードであったときは，ＬＯＧＡに前記の下限値
を加算して実アドレスを求める。 (11)前記(9) 又は(10)で求めた実アドレス及び変換モー
ド（Ｖ又はＲ）を含むＴＬＢ書込みデータをＭＭＵ11へ
送出して，それぞれ，ＴＬＢ1bのＰＨＡ及びＭＯＤＥ’
領域へ書き込む。こうしておいて，前記(1) へ戻って，
再度，論理アドレスを出力することにより，今回，及び
以降の同一ページを指定する論理アドレスのＴＬＢ1bに
よるアドレス変換を可能にする。

【００２３】以上説明したように，論理アドレスに対応
してＴＬＢ1bのエントリに，Ｖモードにより変換された
物理アドレスＰＨＡに加えてＲモードによるＰＨＡをも
記憶すると共に，その変換モードを示すＭＯＤＥ’を設
け，ＣＰＵコア10から指定されたＭＯＤＥモード信号の
如何に関わらず論理アドレスＬＯＧＡに対応するＴＬＢ
1bのエントリを索引し，ＭＯＤＥとＭＯＤＥ’が一致す
るとき，エントリのＰＨＡを物理アドレスとして出力す
ることによってアドレス変換する。

【００２４】

【発明の効果】以上説明したように本発明によると，論
理アドレスに対応してバッファ手段のエントリに，変換
された実アドレス及びその変換方法を示すモードフラグ
を記憶し，プロセッサからのモード信号の如何に関わら
ず，プロセッサからの論理アドレス信号に基づいてバッ
ファ手段から対応するエントリを索引し，モードフラグ
とモード信号が一致するとき，エントリ内の実アドレス
を変換後の実アドレスとして記憶装置へ出力することに
よってアドレス変換する。このようにアドレス変換を変
換モードに関わらずアドレス変換を一元化するので，従
来法で必要とした切替回路22が不要となるためアドレス
変換が高速化される，また，切替回路22及び加算回路21
が不要となるため計算機システムのコストを低減するこ
とができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の原理ブロック図

【図２】 本発明の実施例を示すブロック図

【図３】 本発明の実施例のフローチャート

【図４】 Ｖモードのアドレス変換を例示する図

【図５】 Ｒモードのアドレス変換を例示する図

【図６】 従来例を示すブロック図

【符号の説明】

１ バッファ手段 ２ 検索手段 ３ 比較手段 ４ 出力手段 ５ 通知手段 ６ エントリ作成手段 ９ 記憶装置 1b 変換索引バッファ（ＴＬＢ） 2c，3b 比較回路（ＥＯＲ） 6b ＴＬＢＦ割込み処理部 9b メモリ 10 ＣＰＵコア 11 メモリ管理ユニット（ＭＭＵ） 12 ＴＬＢＦ検出回路 20 変換テーブル 2c,2d,3b 比較回路 OR1, OR2 論理和回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシャイ チョンスワンナパイサーン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 指定された論理アドレス信号と，複数の
   アドレス変換方法を指定するモード信号とに基づいて，
   論理アドレスを記憶装置(9) の実アドレスに変換するア
   ドレス変換方式において，論理アドレスに対応するエン
   トリに，実アドレス及びそれが変換されたアドレス変換
   方法を示すモードフラグを記憶するバッファ手段(1)
   と，該バッファ手段(1) から，論理アドレス信号に対応
   するエントリを検索する検索手段(2) と，前記モード信
   号と検索されたエントリのモードフラグとを比較する比
   較手段(3) と，該検索手段(2) によってエントリが正し
   く検索され，かつ，該比較手段(3) による比較結果が一
   致のとき，検索されたエントリから実アドレスを前記記
   憶装置(9) へ出力する出力手段(4) と，該検索手段(2)
   によってエントリが正しく検索されなかった，もしく
   は，該比較手段(3) による比較結果が不一致のとき，論
   理アドレス信号に対応する実アドレスが不在であること
   を通知する通知手段(5) と，該通知手段(5) からの通知
   に基づいて，論理アドレス信号に対応する実アドレスを
   前記モード信号が指定する変換方法に従って求め，実ア
   ドレス及びモードフラグを該バッファ手段(1) の論理ア
   ドレス信号に対応するエントリへ書き込むエントリ作成
   手段(6) とを設けることを特徴とするアドレス変換方
   式。
2. 【請求項２】 前記バッファ手段(1) のエントリは，さ
   らに，論理アドレスを第１及び第２の部分に分割する第
   １の部分を記憶し，前記検索手段(2) は前記論理アドレ
   ス信号の第２の部分に基づいて前記バッファ手段(1) の
   エントリを読み出し，読み出された第１の部分と論理ア
   ドレス信号の第１の部分とを比較し，一致したときにエ
   ントリが正しく検索されたと判定することを特徴とする
   請求項１のアドレス変換方式。
3. 【請求項３】 中央処理装置が前記論理アドレス信号及
   びモード信号を指定すると共に前記通知手段(5) からの
   通知を割込み信号として入力し，前記エントリ作成手段
   (6) は割込み信号によって起動される中央処理装置のプ
   ログラムとして構成され，実アドレス及びモードフラグ
   をエントリへ書き込むと共に前記の論理アドレス及びモ
   ード信号を再指定することを特徴とする請求項１及び２
   のアドレス変換方式。
4. 【請求項４】 前記モード信号が指定する複数のアドレ
   ス変換方法は，仮想記憶方式のアドレス変換規則に従っ
   て変換する方法と，変換操作を施すことなく，論理アド
   レスをそのまま実アドレスとする方法とを含むことを特
   徴とする請求項３のアドレス変換方式。
5. 【請求項５】 前記モード信号が指定する複数のアドレ
   ス変換方法は，仮想記憶方式のアドレス変換規則に従っ
   て変換する方法と，論理アドレスに所定値を加算して実
   アドレスを生成する方法とを含むことを特徴とする請求
   項３のアドレス変換方式。