JPH0652093A - 双方向バッファ - Google Patents
双方向バッファInfo
- Publication number
- JPH0652093A JPH0652093A JP3011746A JP1174691A JPH0652093A JP H0652093 A JPH0652093 A JP H0652093A JP 3011746 A JP3011746 A JP 3011746A JP 1174691 A JP1174691 A JP 1174691A JP H0652093 A JPH0652093 A JP H0652093A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- bidirectional buffer
- state
- output
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 title abstract description 57
- 230000002457 bidirectional effect Effects 0.000 title abstract description 55
- 238000003708 edge detection Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【構成】双方向バッファ内に入出力共用端子１３から双
方向バッファの入力部６への経路の導通，絶縁を行うス
イッチ１２と、イネーブル信号の変化を検知し、スイッ
チの導通，絶縁を制御するエッヂ検出回路１とイネーブ
ル信号の変化前に双方向バッファの入力部へ入力された
データを保持する記憶回路９とを有する。 【効果】複数の双方向バッファのイネーブル切換え時に
発生する出力短絡状態及び入力フローティング状態を防
止する事が出来る。
方向バッファの入力部６への経路の導通，絶縁を行うス
イッチ１２と、イネーブル信号の変化を検知し、スイッ
チの導通，絶縁を制御するエッヂ検出回路１とイネーブ
ル信号の変化前に双方向バッファの入力部へ入力された
データを保持する記憶回路９とを有する。 【効果】複数の双方向バッファのイネーブル切換え時に
発生する出力短絡状態及び入力フローティング状態を防
止する事が出来る。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の双方向バッ
ファに関し、特にイネーブル切換え時に発生する出力短
絡状態及び入力フローティング状態を防止する機能を有
する双方向バッファに関する。
ファに関し、特にイネーブル切換え時に発生する出力短
絡状態及び入力フローティング状態を防止する機能を有
する双方向バッファに関する。
【０００２】
【従来の技術】一般に、双方向バッファは、図２に示す
様に、複数の双方向バッファの入出力共用端子を共通に
接続し、複数の双方向バッファのうち必ず１ケのみ出力
状態にし、その他は入力状態になる様に各々の双方向バ
ッファのイネーブル信号を制御して、使用している。
様に、複数の双方向バッファの入出力共用端子を共通に
接続し、複数の双方向バッファのうち必ず１ケのみ出力
状態にし、その他は入力状態になる様に各々の双方向バ
ッファのイネーブル信号を制御して、使用している。
【０００３】この回路では、図３に示す様に、イネーブ
ル信号の制御のタイミングにより複数の双方向バッファ
が同時に出力状態になる恐れや、共通に接続した全ての
双方向バッファが入力状態になる恐れがある。
ル信号の制御のタイミングにより複数の双方向バッファ
が同時に出力状態になる恐れや、共通に接続した全ての
双方向バッファが入力状態になる恐れがある。
【０００４】複数の双方向バッファが同時に出力状態と
なった場合、これらから出力する値が異っていると、出
力短絡状態となり、双方向バッファの入力部への信号が
不定となり、これにつながる論理回路に誤動作を引き起
こすばかりでなく、ハイレベルを出力している双方向バ
ッファからロウレベルを出力している双方向バッファに
過大電流が流れて、双方向バッファの破壊もしくは性能
劣化を生じる可能性がある。
なった場合、これらから出力する値が異っていると、出
力短絡状態となり、双方向バッファの入力部への信号が
不定となり、これにつながる論理回路に誤動作を引き起
こすばかりでなく、ハイレベルを出力している双方向バ
ッファからロウレベルを出力している双方向バッファに
過大電流が流れて、双方向バッファの破壊もしくは性能
劣化を生じる可能性がある。
【０００５】共通に接続した全ての双方向バッファが入
力状態になった場合には、これらの双方向バッファの入
力部が入力フローティング状態となり、これにつながる
論理回路に誤動作を引き起こす可能性がある。
力状態になった場合には、これらの双方向バッファの入
力部が入力フローティング状態となり、これにつながる
論理回路に誤動作を引き起こす可能性がある。
【０００６】この為従来この種の論理回路では、必ず１
ケの双方向バッファのみが出力状態となり、他の双方向
バッファは入力状態になる様にイネーブル信号の制御の
タイミングを考慮した設計を行い、使用するか又は全て
のイネーブル信号の制御が終了する迄の時間を避けて使
用していた。
ケの双方向バッファのみが出力状態となり、他の双方向
バッファは入力状態になる様にイネーブル信号の制御の
タイミングを考慮した設計を行い、使用するか又は全て
のイネーブル信号の制御が終了する迄の時間を避けて使
用していた。
【０００７】
【発明が解決しようとする課題】この従来の双方向バッ
ファでは、前述した様に、双方向バッファのイネーブル
信号の制御のタイミングによって出力短絡状態や入力フ
ローティング状態になった場合に、双方向バッファに過
大電流が流れる事による双方向バッファの破壊もしくは
性能劣化を生じる欠点や、双方向バッファの入力部への
信号が不定又は入力フローティング状態になる事により
これにつながる論理回路に誤動作を引き起こすという欠
点があった。従って、イネーブル信号の制御のタイミン
グ設計を厳密に行うか、もしくは全てのイネーブル信号
の制御が終了する迄の時間を避けて使用する等の使用上
及び設計上の制限があった。
ファでは、前述した様に、双方向バッファのイネーブル
信号の制御のタイミングによって出力短絡状態や入力フ
ローティング状態になった場合に、双方向バッファに過
大電流が流れる事による双方向バッファの破壊もしくは
性能劣化を生じる欠点や、双方向バッファの入力部への
信号が不定又は入力フローティング状態になる事により
これにつながる論理回路に誤動作を引き起こすという欠
点があった。従って、イネーブル信号の制御のタイミン
グ設計を厳密に行うか、もしくは全てのイネーブル信号
の制御が終了する迄の時間を避けて使用する等の使用上
及び設計上の制限があった。
【０００８】本発明の目的は、以上の欠点を解決し、新
たに外部からの制御信号をもたずして、イネーブル切換
え時に、発生する出力短絡状態及び入力フローティング
状態を防止する機能を有する双方向バッファを提供する
ことにある。
たに外部からの制御信号をもたずして、イネーブル切換
え時に、発生する出力短絡状態及び入力フローティング
状態を防止する機能を有する双方向バッファを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の双方向バッファ
は、イネーブル信号を入力とし、このイネーブル信号の
変化を検知するエッヂ検出回路と、双方向バッファの入
出力共用端子から双方向バッファの入力部への経路の導
通，絶縁を行うスイッチと双方向バッファの入力部へ入
力されたデータを保持する記憶回路とを備え、エッヂ検
出回路がスイッチの導通，絶縁を制御し、記憶回路が、
スイッチと双方向バッファの入力部との間に接続される
様に構成される。
は、イネーブル信号を入力とし、このイネーブル信号の
変化を検知するエッヂ検出回路と、双方向バッファの入
出力共用端子から双方向バッファの入力部への経路の導
通，絶縁を行うスイッチと双方向バッファの入力部へ入
力されたデータを保持する記憶回路とを備え、エッヂ検
出回路がスイッチの導通，絶縁を制御し、記憶回路が、
スイッチと双方向バッファの入力部との間に接続される
様に構成される。
【００１０】この様にする事により、イネーブル信号が
変化した際、エッヂ検出回路が、スイッチを一定時間、
絶縁状態にさせ、入出力共用端子へ入力された信号をた
ちきり、その間記憶回路に保持されたイネーブル信号の
変化前の値を双方向バッファの入力部へ入力する事によ
り、イネーブル切換え時に発生する出力短絡状態及び入
力フローティング状態を防止する事ができる。
変化した際、エッヂ検出回路が、スイッチを一定時間、
絶縁状態にさせ、入出力共用端子へ入力された信号をた
ちきり、その間記憶回路に保持されたイネーブル信号の
変化前の値を双方向バッファの入力部へ入力する事によ
り、イネーブル切換え時に発生する出力短絡状態及び入
力フローティング状態を防止する事ができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の双方向バッファ回路図で
ある。この図においてエッヂ検出回路１は遅延回路２と
ＥＸ−ＮＯＲ３を用いた微分回路により構成する。
る。図１は本発明の一実施例の双方向バッファ回路図で
ある。この図においてエッヂ検出回路１は遅延回路２と
ＥＸ−ＮＯＲ３を用いた微分回路により構成する。
【００１２】尚、遅延回路２の遅延量は入出力共用端子
を共通に接続した全双方向バッファのイネーブル信号の
制御に必要な時間を考慮し、この時間以上の時間幅に決
定すればよい。
を共通に接続した全双方向バッファのイネーブル信号の
制御に必要な時間を考慮し、この時間以上の時間幅に決
定すればよい。
【００１３】スイッチ１２はトランスファゲート７とイ
ンバータ８により構成する。記憶回路９は、環状に接続
したインバータ１０，１１により構成する。
ンバータ８により構成する。記憶回路９は、環状に接続
したインバータ１０，１１により構成する。
【００１４】エッヂ検出回路１は、イネーブル信号４が
変化した際、遅延回路２の遅延量分の時間幅のロウレベ
ルを出力する。この間、スイッチ１２が絶縁状態とな
り、入出力共用端子１３に入力されたいかなる信号も双
方向バッファの出力部５及び入力部６へは伝達されな
い。
変化した際、遅延回路２の遅延量分の時間幅のロウレベ
ルを出力する。この間、スイッチ１２が絶縁状態とな
り、入出力共用端子１３に入力されたいかなる信号も双
方向バッファの出力部５及び入力部６へは伝達されな
い。
【００１５】これにより、双方向バッファが入力状態か
ら出力状態に変化した際に、入出力共用端子１３に接続
している双方向バッファが未だ出力状態であっても、こ
れらの双方向バッファ間での出力短絡状態を防止でき
る。
ら出力状態に変化した際に、入出力共用端子１３に接続
している双方向バッファが未だ出力状態であっても、こ
れらの双方向バッファ間での出力短絡状態を防止でき
る。
【００１６】又、双方向バッファが、出力状態から入力
状態に変化した際には、入出力共用端子１３に接続して
いる双方向バッファの状態によらず、記憶回路９により
保持されている。イネーブル信号変化前に双方向バッフ
ァの入力部６へ入力されていた値が、引き続き入力され
る事により入力フローティング状態を防止できる。
状態に変化した際には、入出力共用端子１３に接続して
いる双方向バッファの状態によらず、記憶回路９により
保持されている。イネーブル信号変化前に双方向バッフ
ァの入力部６へ入力されていた値が、引き続き入力され
る事により入力フローティング状態を防止できる。
【００１７】
【発明の効果】以上説明した様に本発明は、双方向バッ
ファ内に入出力共用端子から双方向バッファの入力部へ
の経路の導通，絶縁を行うスイッチと、イネーブル信号
の変化を検知し、スイッチの導通，絶縁を制御するエッ
ヂ検出回路と、イネーブル信号の変化前に双方向バッフ
ァの入力部へ入力されたデータを保持する記憶回路とを
有する事により、複数の双方向バッファの入出力共用端
子を共通に接続して構成する回路において、本発明の双
方向バッファを従来の双方向バッファに置換え、複数の
双方向バッファのイネーブル切換え時に発生する出力短
絡状態及び入力フローティング状態を防止する事が出来
るという効果を有する。
ファ内に入出力共用端子から双方向バッファの入力部へ
の経路の導通，絶縁を行うスイッチと、イネーブル信号
の変化を検知し、スイッチの導通，絶縁を制御するエッ
ヂ検出回路と、イネーブル信号の変化前に双方向バッフ
ァの入力部へ入力されたデータを保持する記憶回路とを
有する事により、複数の双方向バッファの入出力共用端
子を共通に接続して構成する回路において、本発明の双
方向バッファを従来の双方向バッファに置換え、複数の
双方向バッファのイネーブル切換え時に発生する出力短
絡状態及び入力フローティング状態を防止する事が出来
るという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の双方向バッファの回路図で
ある。
ある。
【図２】従来の双方向バッファを使用した回路例を示す
回路図である。
回路図である。
【図３】第２図における動作波形図である。
１ エッヂ検出回路 ２ 遅延回路 ３ ＥＸ−ＮＯＲ ４，１４ イネーブル信号 ５，１５ 双方向バッファの出力部 ６，１６ 双方向バッファの入力部 ７ トランスファゲート ８，１０，１１ インバータ ９ 記憶回路 １２ スイッチ １３，１９ 入出力共用端子 １７ 論理回路 １８，２０ 従来の双方向バッファ
Claims (1)
- 【請求項１】 イネーブル信号を入力としこのイネーブ
ル信号の変化を検知するエッヂ検出回路と、前記エッヂ
検出回路の制御信号に応じて入出力共用端子から入力部
への経路の導通・絶縁を行うスイッチと、前記スイッチ
と前記入力部との間に接続され前記入力部へ入力された
データを保持する記憶回路とを有することを特徴とする
双方向バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011746A JPH0652093A (ja) | 1991-02-01 | 1991-02-01 | 双方向バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011746A JPH0652093A (ja) | 1991-02-01 | 1991-02-01 | 双方向バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652093A true JPH0652093A (ja) | 1994-02-25 |
Family
ID=11786589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011746A Pending JPH0652093A (ja) | 1991-02-01 | 1991-02-01 | 双方向バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724224B1 (en) * | 2003-04-07 | 2004-04-20 | Pericom Semiconductor Corp. | Bus relay and voltage shifter without direction control input |
-
1991
- 1991-02-01 JP JP3011746A patent/JPH0652093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724224B1 (en) * | 2003-04-07 | 2004-04-20 | Pericom Semiconductor Corp. | Bus relay and voltage shifter without direction control input |
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