JPH0652126A

JPH0652126A - 相互接続ノード・ネットワークのメッセージ通過装置及びそのコンピュータ・システム

Info

Publication number: JPH0652126A
Application number: JP5119335A
Authority: JP
Inventors: Norman Barker Thomas; トーマス・ノーマン・バーカー; Charles Dap Michael; ミッチェル・チャールス・ダップ; Walren Difenderfer James; ジェイムス・ワーレン・ディフェンダファ; Mitchell Resmeesta Donald; ドナルド・ミッチェル・レスミースタ; Richard Edward Nier; リチャード・エドワード・ニーア; Eugene Letter Eric; エリック・ユージーン・レター; List Richardson Robert; ロバート・リースト・リチャードソン; John Smooral Vincent; ビンセント・ジョーン・スモーラル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-05-22
Filing date: 1993-04-23
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】大規模並列コンピュータ・システムの相互接
続処理要素間を通るＩ／Ｏメッセージを急速に送信する
こと。【構成】Ｉ／Ｏ構成の設定処理及び主メモリー帯域幅
の使用を除き、ノードの処理資産を使用せずにノードの
主メモリーからの出力メッセージを記憶し通過する機構
を有し、入−出力データ経路を動的に接続する制御及び
通信経路が与えられ、処理、メモリー帯域幅、又はノー
ドの記憶資産を使用せずに動的に接続した入−出力経路
を使用してメッセージにノードを通過させ、ノード２０
はメモリー及び入力データの要求がない場合メッセージ
を動的に接続した入−出力経路を通過させると共に、ノ
ードのフル・メモリー帯域幅を使用してメモリーと入力
データとを同時に処理する機能を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多重又はマルチ・プロセ
ッサ並列計算システムに関し、特に密並列プロセッサ及
び処理要素間でＩ／Ｏメッセージを急速転送する能力を
有するアーキテクチャに関する。本発明は単一命令複数
データ（ＳＩＭＤ）及び複数命令複数データ（ＭＩＭ
Ｄ）のオペレーション・モード間を動的に切替える能力
を有する。

【０００２】

【従来の技術】相互参照特許出願本願は下記の関連特許出願の部分継続出願であり、その
優先権を要求する。“並列連想プロセッサ・システム”
と称するジェイ・ディーフェンダーファほかにより１９
９０年１１月１３日に提出の米国特許出願６１１，５９
４号。“動的複数モード並列プロセッサ・アレイ・アー
キテクチャ”と称するピー・エム・コージにより１９９
１年１１月２７日に提出の米国特許出願７９８，７８８
号。

【０００３】更に、本願は本願と同時出願の下記特許出
願と関連がある。“ＳＩＭＤ処理要素内の命令”と称す
るピー・エイ・ウイルキンソンほかにより１９９２年５
月２２日に提出の米国特許出願。“ＳＩＭＤ機における
浮動小数点の実現”と称するピー・エイ・ウイルキンソ
ンほかにより１９９２年５月２２日に提出の米国特許出
願。“ＳＩＭＤピケットのグループ化”と称するピー・
エイ・ウイルキンソンほかにより１９９２年５月２２日
に提出の米国特許出願。“アレイ・プロセッサ用スライ
ド・ネットワーク”と称するピー・エイ・ウイルキンソ
ンほかにより１９９２年５月２２日に提出の米国特許出
願。“ＳＩＭＤ機におけるピケットの自律化”と称する
ピー・エイ・ウイルキンソンほかにより１９９２年５月
２２日に提出の米国特許出願。“Ｈ−ＤＯＴＳに基づく
アレイ・プロセッサ通信ネットワーク”と称するピー・
エイ・ウイルキンソンほかにより１９９２年５月２２日
に提出の米国特許出願。“ＳＩＭＤ／ＭＩＭＤ機用制御
機能”と称するアール・アール・リチャードソンほかに
より１９９２年５月２２日に提出の米国特許出願。

【０００４】更に、本願は下記特許出願に関連がある。
“拡張並列アレイ・プロセッサ”と称するティー・バー
カほかにより１９９２年５月２２日に提出の米国特許出
願。“ＳＩＭＤ／ＭＩＭＤ処理メモリー要素”と称する
ティー・バーカほかにより１９９２年５月２２日に提出
の米国特許出願。“ＰＭＥ記憶及び転送／回路切替モー
ド”と称するティー・バーカほかにより１９９２年５月
２２日に提出の米国特許出願。“完全分散処理メモリー
要素”と称するティー・バーカほかにより１９９２年５
月２２日に提出の米国特許出願。“Ｎ次元修正ハイパー
コード”と称するティー・バーカほかにより１９９２年
５月２２日に提出の米国特許出願。

【０００５】“拡張並列プロセッサ・アレイ・ディレク
タ”と称するエム・ダップほかにより１９９２年５月２
２日に提出の米国特許出願。“ＡＰＡＰ機械的パッケー
ジ”と称するエム・ダップほかにより１９９２年５月２
２日に提出の米国特許出願。“ＡＰＡＰＩ／Ｏプロ
グラマブル・ルータ”と称するエム・ダップほかにより
１９９２年５月２２日に提出の米国特許出願。“ＡＰＡ
ＰＩ／Ｏジッパ接続”と称するティー・バーカほか
により１９９２年３月に提出の米国特許出願。

【０００６】本願及び上記出願中の特許出願はニューヨ
ーク州アーモンクのインターナショナル・ビジネス・マ
シーンズ・コーポレイションに譲渡され所有されてい
る。上記出願中の特許出願の記載は参照事項により本願
に編入される。

【０００７】他の相互参照特許出願本願と同一譲受人に譲渡され、本願出願時に所有した相
互参照特許出願は下記のものを含む。１９８８年９月２
７日に提出され、現在は“ＳＩＭＤアレイ・プロセッ
サ”と称するジェイムス・エル・テイラにより１９９０
年５月４日に提出されたその継続出願第０７／５１９，
３３２号の利益となるように放棄された米国特許出願第
０７／２５０，５９５号（１９８９年５月３日にＥＰＯ
出願第８８３０７８５５／８８−Ａとして最初開示され
た）。

【０００８】“ポリモルフィック・メッシュに任意なグ
ラフを実現する回路及び方法”と称するエイチ・リーに
より１９８８年５月１３日に提出の米国特許出願第０７
／１９３，９９０号。“大容量並列ＳＩＭＤコンピュー
タ用２次元入出力方式”と称するアール・ジャフェほか
により１９８９年１０月２４日に提出の米国特許出願第
０７／４２６，１４０号。“並列プロセッサ・システム
におけるメモリー保護操作実行装置及び方法”と称する
ダヴリュー・シー・ディートリック，ジュニアほかによ
り１９８９年１１月２１日に提出の米国特許出願第０７
／４３９，７５８号。

【０００９】“相互接続処理要素システム及び相互接続
方法”と称するダヴィド・ビー・ロルフにより１９９１
年５月１３日に提出の米国特許出願第０７／６９８，８
６６号。出願中の上記参照全特許出願は本願と同一譲受
人であるインターナショナル・ビジネス・マシーンズ・
コーポレイションに譲渡され所有されている。上記特許
出願の記載は参照事項により本願に編入される。

【００１０】使用用語集・ＡＬＵプロセッサの演算論理装置である。・アレイ１次元以上の構成要素又は要素の配列を示す。アレイは
ホートランのような言語において単一名で識別される順
序付きデータ項目（アレイ要素）群を含む。他の言語に
おいては、かかる順序付きデータ項目群の名称は全べて
同一属性を有するデータ要素群又は順序付き集合を示
す。

【００１１】プログラム・アレイは一般に数又は次元属
性によって指定された次元を有する。又、アレイの宣言
子はある言語のアレイの各次元のサイズを指定すること
ができる。ある言語において、アレイはテーブルの要素
の配列である。ハードウェアを意味する場合、アレイは
大規模並列アーキテクチャの全体的に同一な構造（機能
要素）の集合である。データ並列演算におけるアレイ要
素は、並列が各独立であり、要求されたオペレーション
を並列に実行することができるときに、そのオペレーシ
ョンを割当てることができる要素である。一般に、アレ
イは処理要素の格子とみなすことができる。アレイの各
部には、部分データが正規の格子パターンの周囲を移動
することができるように、その部分データを割当てるこ
とができる。しかし、データはアレイの任意な位置に割
振り、又は割当てることができる。

【００１２】・アレイ・ディレクタアレイに対する制御装置としてプログラムされた装置で
ある。アレイ・ディレクタはアレイに配列された機能要
素のグループ化に対するマスタ・コントローラ（又は制
御装置）の機能を実行する。

【００１３】・アレイ・プロセッサ２つの主なタイプのアレイ・プロセッサがある。その１
つは複数命令複数データ（ＭＩＭＤ）アレイ・プロセッ
サであり、他方は単一命令複数データ（ＳＩＭＤ）アレ
イ・プロセッサである。ＭＩＭＤアレイ・プロセッサに
おいては、アレイの処理要素は共通の命令ストリームを
経由する同一命令に制限されるが、各処理要素に関連す
るデータは個有である。本発明の好ましいアレイ・プロ
セッサは他の特性を有する。それは拡張アレイ・プロセ
ッサと呼称され、頭字語ＡＰＡＰを使用する。

【００１４】・非同期正規の時間関係がないことである。一方の機能の遂行に
より他方の機能の遂行を予想することができないという
ことである。すなわち、他方の機能の遂行との関係にお
いて規則的な又は予想可能な時間関係を持たずに発生す
るものである。制御状況下において、データが遊休要素
をアドレスするのを待ち状態にあるとき、コントローラ
は制御を引渡す位置を指定する。これによりオペレーシ
ョンの順次は維持されるが、他の事象の発生時刻と一致
しない。

【００１５】・ＢＯＰＳ／ＧＯＰＳＢＯＰＳ又はＧＯＰＳは秒当り大量（数１０億）のオペ
レーションと同じ意味を有する頭字語である。ＧＯＰＳ
参照。

【００１６】・回路切替／記憶転送これらの用語はノード・ネットワークを通してデータ・
パケットを移動する２つの機構を示す。記憶転送は各中
間ノードがデータ・パケットを受信し、そのメモリーに
記憶し、そしてその受信先の方に転送する。回路切替は
データ・パケットを中間ノード・メモリーに入力せず
に、そのノードを通して受信先の方に直接データ・パケ
ットを通過するよう、中間ノードの入力ポートを出力ポ
ートに論理的に接続することを指令する機構である。

【００１７】・クラスタクラスタは制御装置（クラスタ・コントローラ）及びそ
れに接続されたハードウェア（ターミナル機能装置、又
は仮想構成要素でよい）とから成るステーション（又は
端末、機能装置）である。本願のクラスタはノード・ア
レイとも称するＰＭＥのアレイを含む。通常、クラスタ
は５１２ＰＭＥを持つ。本願の全ＰＭＥノード・アレイ
は、各々がクラスタ・コントローラ（ＣＣ）によって支
援されるクラスタ群から成る。

【００１８】・クラスタ・コントローラクラスタ・コントローラは１以上の装置又はそれに接続
されている機能装置に対する入出力（Ｉ／Ｏ）オペレー
ションを制御する装置である。クラスタ・コントローラ
は通常、それがＩＢＭ３６０１金融機関通信制御装置に
存在する場合には、装置に記憶されそこで遂行されるプ
ログラムによって制御されるが、それがＩＢＭ３２７２
制御装置に存在する場合には、ハードウェアにより全体
的に制御されうるものである。

【００１９】・クラスタ・シンクロナイザクラスタ・シンクロナイザは構成要素の同期オペレーシ
ョンを維持するため、クラスタの一部又は全部のオペレ
ーションを管理する機能装置である。この機能装置はプ
ログラムの遂行と特定の時間関係を維持する。

【００２０】・コントローラコントローラは相互接続ネットワークのリンクを経由し
てデータ及び命令の送信を制御する装置である。そのオ
ペレーションはコントローラが接続されているプロセッ
サで遂行されるプログラムにより、又は装置内で遂行さ
れるプログラムによって制御される。

【００２１】・ＣＭＯＳＣＭＯＳは相補型金属酸化物半導体技術に対する頭字語
である。それは通常動的ランダム・アクセス・メモリー
（ＤＲＡＭ）の製造に使用される。ＮＭＯＳはＤＲＡＭ
の製造に使用される他の技術である。ＣＭＯＳが好まし
いが、ＡＰＡＰの製造に使用する技術は現に使用されて
いる半導体技術の範囲に制限されるべきものではない。

【００２２】・ドッティング（Dotting) ドッティングは３以上のリードを物理的に共に接続する
ことにより結合することを示す。ほとんどのバックパネ
ル・バスはこの接続方式を共用する。この用語は経過時
間のオア・ドット（OR DOT）も表わすが、ここでは非常
に簡単なプロトコルによりバスに組合わせることができ
る複数のデータ源の識別に使用される。

【００２３】本発明におけるＩ／Ｏジッパ（Zipper、後
述する）の概念は、ノードに入るポートがノードから出
るポートによって駆動され、又はシステム・バスからく
るデータによって駆動することができる概念の実現に使
用することができる。逆に、ノードから出るデータは他
のノードに対する入力と、システム・バスに対する入力
の両方に使用可能である。システム・バス及び他のノー
ドの両方に対するデータ出力は同時には行われず、サイ
クルが別である。

【００２４】ドッティングは、２ポートＰＥ或はＰＭＥ
又はピケットがドッティングを利用することによって各
種編成のアレイに使用することができる場合におけるＨ
−ＤＯＴの検討で使用される。２Ｄ及び３Ｄメッシュ、
基数２Ｎ−立方（又は３次元）、疎基数４Ｎ−立方、及
び疎基数８Ｎ−立方等を含み、数個のトポロジが検討さ
れる。

【００２５】・ＤＲＡＭＤＲＡＭは動的ランダム・アクセス・メモリーの頭字語
であり、コンピュータの主メモリー用の記憶装置として
一般に使用される。用語ＤＲＡＭはキャッシュとして、
又は主メモリーではないメモリーとしての使用にも適用
される。

【００２６】・浮動小数点（FLOATING-POINT）浮動小数点の数は２つの部分で表わされる。それらは、
固定小数点又は小数部と、ある想定の基数又はベース
（radix 、base）に対する指数部とである。指数は１０
進小数点の実際の配置を示す。典型的な浮動小数点の表
現として、例えば、実数０．０００１２３４は０．１２
３４−３として表わされる。その場合、０．１２３４は
固定小数点部であり、−３は指数である。

【００２７】この例において、浮動小数点の基数又はベ
ース（radix 、base）は１０である。この１０は単位よ
り大きく、浮動小数点表示の指数により明示的に表わさ
れるか、浮動小数点表示の特性によって表示される冪で
累乗されてから、固定小数点部に乗算することにより実
数の表示を決定するようにした暗黙固定の正の整数の基
数を表わす。数字リテラルは実数同様浮動小数点の表記
法で表わすことができる。

【００２８】・ＦＬＯＰＳこの用語は秒当りの浮動小数点命令数を示す。浮動小数
点の計算は加算（ＡＤＤ）、減算（ＳＵＢ）、乗算（Ｍ
ＰＹ）、割算（ＤＩＶ）及び他の多くのものを含む。秒
当りの浮動小数点命令のパラメータは屡加算又は乗算命
令を使用して計算され、一般に５０／５０比の混合を有
するものと推定することができる。この計算は指数、小
数、及び全べての必要な小数正規化の生成を含む。本実
施例においては、３２ビット又は４８ビット浮動小数点
ホーマットをアドレスすることができる（本実施例にお
いて、混合の場合、それを計数しなかったがより長くす
ることができる）。浮動小数点の計算は、固定小数点命
令によって行う場合、乗算命令を必要とする。あるもの
は結果を数字表示する場合１０対１比を使用するが、あ
る特定の研究においてはより適切な使用として６．２５
比を示した。各種アーキテクチャは異なる比率を有す
る。

【００２９】・機能装置機能装置は目的を達成することができるハードウェア、
ソフトウェア、又は両方の実体又はエンティティであ
る。

【００３０】・ＧバイトＧバイト（Ｇbytes)は１０億（１０⁹）バイトを示す。
Ｇbytes/ｓは秒当り１０億バイトを表わす。

【００３１】・ＧＩＧＡＦＬＯＰＳこの用語は秒当り（１０）^**９浮動小数点命令を意味す
る。

【００３２】・ＧＯＰＳ及びＰＥＴＡＯＰＳＧＯＰＳ及びＢＯＰＳは意味が同一であり、秒当り１０
⁹オペレーションを意味する。PETAOPS は秒当り１０¹²
オペレーションという現行機械の能力を意味する。本実
施例によるＡＰＡＰ機のそれは、正に秒当り１０⁹命令
を意味するＢＩＰ／ＧＩＰと同一である。ある機械にお
いて、その命令は２以上のオペレーション（すなわち、
加算及び乗算）を発生するかもしれないが、本発明はそ
のようなことはしない。その代り、１オペレーションを
実行するに多くの命令を使用するかもしれない。例え
ば、本発明は、６４ビット演算を実行するに複数の命令
を使用する。しかし、本発明におけるオペレーションの
計数の際、ログ・オペレーションの計数を選択しなかっ
た。ＧＯＰＳは、成果又はパホーマンスの表示に使用す
るに好ましいものであるかもしれないが、表示した使用
法に一貫性がない。あるものはＭＩＰＳ／ＭＯＰＳに遭
遇し、次にＢＩＰＳ／ＢＯＰＳ、及びＭｅｇａ（メガ）
FLOPS ／Ｇｉｇａ（ギガ）FLOPS ／Ｔｅｒａ（テラ）FL
OPS ／Ｔｅｔａ（テタ）FLOPS に遭遇する。

【００３３】・ＩＳＡＩＳＡは命令セット・アーキテクチャを意味する。

【００３４】・リンクリンクは物理的又は論理（ロジック）的であり、要素又
は構成要素である。物理的リンクは構成要素又は装置を
接続する物理的接続であるが、コンピュータのプログラ
ミングにおいて、リンクはプログラムの離れた部所間に
おいて制御及びパラメータを通過させる命令又はアドレ
スである。多重システムにおいて、リンクは実アドレス
又は仮想アドレスによって識別することができるリンク
識別用プログラム・コードによって指定することができ
る２システム間の接続である。かくして、一般に、リン
クは、論理的及び物理的両方において、物理的媒体及び
全プロトコルと、関連装置及びプログラミングとを含
む。

【００３５】・ＭＦＬＯＰＳこの用語は秒当り（１０）^**６浮動小数点命令を意味す
る。

【００３６】・ＭＩＭＤＭＩＭＤはプロセッサ・アレイ・アーキテクチャを示す
ことに使用される。そこで、アレイの各プロセッサはそ
れ自体の命令ストリーム、すなわち複数の命令ストリー
ムを有し、各処理要素当り１つ配置された複数データ・
ストリームを遂行する。

【００３７】・モジュールモジュールは他の構成要素と共に使用するよう設計され
たハードウェアの個別的且つ識別可能なプログラム装置
又は単位、又は機能装置又は単位である。又、単一電子
チップに含まれているＰＥの集合もモジュールと呼ばれ
る。

【００３８】・ノード一般にノードはリンクの接合又は接合点である。一般的
ＰＥアレイの１ＰＥはノードであることができる。ノー
ドは、又モジュールと称するＰＥの集合を含むことがで
きる。本実施例において、ノードはＰＭＥのアレイを構
成し、ＰＭＥの集合をノードと称する。ノードは８ＰＥ
Ｍであることが好ましい。

【００３９】・ノード・アレイＰＭＥから成るモジュールの集合は屡ノード・アレイと
称し、それは、モジュールから成るノードのアレイであ
る。ノード・アレイは通常数個のＰＭＥより多いが、ノ
ード・アレイの用語は複数を包含する。

【００４０】・ＰＤＥＰＤＥは、部分微分方程式を示す。

【００４１】・ＰＤＥ緩和解答法ＰＤＥ緩和解答法はＰＤＥ（部分微分方程式）を解答す
るための方法である。ＰＤＥ解答は公知汎用のほとんど
のスーパ・コンピュータ能力を使用するので、緩和法
（relaxation process）のよい例であるかもしれない。
ＰＤＥ方程式を解く方法は多数有り、１より多い数値法
は緩和法を含む。例えば、有限構成要素法によりＰＤＥ
を解く場合、緩和法は大量のコンピュータ時間を消費す
る。

【００４２】今、熱伝導の世界における例を考える。煙
突内部に熱いガスがあり、外には冷い風が吹いている場
合、煙突レンガ内の温度勾配はどのように形成されるだ
ろうか。各レンガを小さなセグメントと仮定し、各セグ
メント間における熱の流れ方を温度差の関数として方程
式を表わすことにより、熱伝導ＰＤＥは、有限要素問題
に変換することができる。そこで、内部及び外部を除く
全べての要素が室温であるのに対し、その境界セグメン
トが熱ガス温度及び冷風温度であったとして、緩和の開
始を決定しなければならない。

【００４３】コンピュータ・プログラムはそのセグメン
トに流入する又は流出する熱の量に基づく各セグメント
の温度変数を更新することにより時間をモデル化する。
その場合、煙突を横切る温度変数群を緩和して、物理的
煙突において発生する実際の温度分布を与えるようにす
るまで、モデルの全セグメントを処理するに多数のサイ
クルを必要とする。

【００４４】目的が煙突のガス冷却をモデル化すること
である場合、構成要素はガス方程式にまで拡張しなけれ
ばならず、煙突内部の境界の状態は他の有限リンク・モ
デルに連結され、処理又はプロセスを続行する。熱の流
れはセグメントとその隣接間温度差によって異なること
に注意する。温度変数を分布させるため、ＰＥ間通信経
路を使用する。それはこの隣接通信パターン、又はＰＤ
Ｅ関係を並列演算に大いに適用可能にする特性である。

【００４５】・ピケット（ＰＩＣＫＥＴ）ピケットはアレイ・プロセッサを構成する構成要素のア
レイの要素である。それはデータ・フロー（ＡＬＵＲ
ＥＧＳ）、メモリー、制御、要素に関連する通信マトリ
ックスの部分である。その装置はそれらの制御及びアレ
イ相互通信機構部分を有する並列プロセッサ及びメモリ
ー要素から成る第１／第ｎのアレイ・プロセッサを示
す。ピケットはプロセッサ・メモリー要素又はＰＭＥの
形態である。本発明によるＰＭＥチップ設計プロセッサ
・ロジックは関連出願のピケット・ロジックを実現する
ことができ、ノードとして形成されたプロセッサ・アレ
イに対するロジックを有する。

【００４６】用語ピケットは一般に使用の処理要素用の
アレイ用語ＰＥに類似し、１クロック・サイクルでビッ
ト並列情報バイトを処理する、好ましくは処理要素と局
所メモリーとの組合せからなる処理アレイの構成要素で
ある。バイト幅データ・フロー・プロセッサと３２ｋバ
イト以上のメモリーとから成るこの好ましい実施例は、
本質的に他のピケットに対する通信を制御し、接続す
る。

【００４７】用語ピケットは機能的には軍によるピケ・
ラインの類推が相当ぴったりに適合するものと思われる
が、その語源はトム・ソイヤ（Tom Sawyer）及び彼の白
柵からとったものである。

【００４８】・ピケット・チップピケット・チップは単一シリコン・チップ上に複数のピ
ケットを含む。

【００４９】・ピケット・プロセッサ・システム（又は
サブシステム）ピケット・プロセッサはピケットのアレイ、通信ネット
ワーク、入出力（Ｉ／Ｏ）システム、及びマイクロプロ
セッサ、走査ルーチン・プロセッサ、及びアレイを走行
するマイクロ−コントローラから成るＳＩＭＤコントロ
ーラで構成される。

【００５０】・ピケット・アーキテクチャピケット・アーキテクチャは下記のような問題を含む数
々の異なる種類の問題に適応する機能を有するＳＩＭＤ
アーキテクチャに対する好ましい実施例である。 −集合連想処理 −並列数値的集中処理 −イメージに類似の物理的アレイ処理

【００５１】・ピケット・アレイピケット・アレイは幾何学的順序で配列されたピケット
の集合、正規のアレイである。

【００５２】・ＰＭＥ又はプロセッサ・メモリー要素ＰＭＥはプロセッサ・メモリー要素に対して使用され
る。用語ＰＭＥは単一プロセッサ、メモリー、及び入出
力（Ｉ／Ｏ）可能システム要素又は本発明による並列ア
レイ・プロセッサの１つを形成する装置を示す。プロセ
ッサ・メモリー要素はピケットを包含する用語である。
プロセッサ・メモリー要素はプロセッサと、その関連メ
モリーと、制御インターフェースと、アレイ通信ネット
ワーク機構の部分とから成る第１／第ｎのプロセッサ・
アレイである。この要素はピケット・プロセッサ内又は
サブアレイの一部にあるような、又ここで説明する多重
プロセッサ・メモリー要素ノードにあるような正規のア
レイの接続機能を有するプロセッサ・メモリー要素を持
つことができる。

【００５３】・経路指定経路指定はメッセージを受信先に到達させるまでの物理
的経路の指定である。経路指定はソース又は発信元と受
信先とを有する。これら要素又はアドレスは一時的関係
又は類縁性を有する。メッセージの経路指定は屡指定表
を参照して得られるキーに基づき行われる。ネットワー
クにおいて、受信先はリンクを識別する経路制御アドレ
スに従い送信される情報の受信先としてアドレスされた
如何なる端末、ステーション、又はネットワーク・アド
レス可能な装置でよい。受信先フィールドはメッセージ
・ヘッダに置かれ、その受信先コードによって受信先が
識別される。

【００５４】・ＳＩＭＤＳＩＭＤはアレイの全プロセッサが単一の命令ストリー
ムから指令されて、処理要素当り１つ配置されている複
数データ・ストリームを遂行するようにしたプロセッサ
・アレイ・アーキテクチャである。

【００５５】・ＳＩＭＤＭＩＭＤ又はＳＩＭＤ／ＭＩＭＤこの用語はある複雑な命令を処理する期間、ＭＩＭＤか
らＳＩＭＤに切換えることができる二重機能を有する。
すなわち、２モードを有する機械を示す用語である。シ
ンキング・マシーンズ社の接続機型式ＣＭ−２は、ＭＩ
ＭＤ機の前端又は後端として置かれた場合、オペレーシ
ョンが異なる問題部分を遂行するため異なるモードを実
行すること（屡々二重モードという）を可能とする。

【００５６】これらの機械はイリアク（Illiac）以来存
在し、マスタＣＰＵと他のプロセッサとを相互接続する
バスを使用した。マスタ制御プロセッサは他のＣＰＵの
処理の割込能力を有する。他のＣＰＵは独立のプログラ
ム・コードを走行することができる。割込み中チェック
ポイント機能（制御されるプロセッサの現行状況の閉鎖
及び保管）に寄与する機能がなければならない。

【００５７】・ＳＩＭＩＭＤこの用語はアレイの全プロセッサが単一の命令ストリー
ムから指令されて、処理要素当り１つ配置されている複
数データ・ストリームを遂行するようにしたプロセッサ
・アレイ・アーキテクチャである。この構造内で、命令
遂行を指定する各ピケット内のデータ従属オペレーショ
ンはＳＩＭＤ命令ストリームによって制御される。

【００５８】これはＳＩＭＤ命令ストリームを使用して
複数データ・ストリーム（ピケット当り１つ）を操作す
る複数命令ストリーム（ピケット当り１つ）の逐次能力
を有する単一命令ストリーム機である。

【００５９】・ＳＩＳＤＳＩＳＤは単一命令単一データの頭字語である。

【００６０】・スワッピングスワッピングとは、ある記憶区域のデータ内容を他の記
憶区域のデータ内容と交換することである。

【００６１】・同期オペレーションＭＩＭＤ機の同期オペレーションは、各活動が事象（通
常クロック）に関連する動作モードである。それはプロ
グラム・シーケンスで正規に発生する指定事象であるこ
とができる。オペレーションは独立して機能を実行する
よう多数のＰＥにディスパッチされる。制御はオペレー
ションが終了するまでコントローラに戻されない。機能
装置のアレイにオペレーション命令があった場合、その
要求は、制御がコントローラに戻されるまで、それらオ
ペレーションを終了しなければならない各アレイの要素
に対しコントローラから発生する。

【００６２】・ＴＥＲＡＦＬＯＰＳこの用語はＴＥＲＡ（テラ）とFLOPS （前述）との結合
語であり、秒当り（１０）^**１２浮動小数点メモリーを
意味する。

【００６３】・ＶＬＳＩＶＬＳＩは集積回路に対して使用された場合における超
大規模集積の頭字語である。

【００６４】・ジッパ（Zipper）ジッパは新たに与えられた機能である。それはアレイ構
造の正規な相互接続の外部にある装置から接続されるべ
きリンクを考慮するものである。使用用語集（追加）回路切替：アレイのＰＭＥ間のデータ転送方法。
そこで、中間ＰＭＥは中間ＰＭＥにおいて処理を加える
ことなく、中間ＰＭＥを通してメッセージを最終受信先
の方へ通過させるよう、入力ポートを出力ポートに論理
的に接続する。

【００６５】記憶及び転送：アレイのＰＭＥ間のデー
タ転送方法。そこで、中間ＰＭＥは各メッセージを受信
して、そのメッセージを最終受信先の方へ再送信しなけ
ればならない。

【００６６】入力転送終了割込：Ｉ／Ｏメッセージ・
ワードを転送終了タグと共に受信したときに発生するＰ
ＭＥプログラム・コンテキスト切替要求。

【００６７】直接メモリー・アクセス（ＤＭＡ）：Ｉ
／Ｏポートをコンピュータ・メモリー・システム及び自
己管理データ転送に直接接続するようにした機構。

【００６８】ブレーク・イン：プロセッサを透過コン
テキスト切替にし、プロセッサを自己管理データ転送機
能に対するデータ・フロー及び制御経路指定に使用する
ようにした機構。

【００６９】実行時間ソフトウェア：処理要素で遂行
するソフトウェア。それは、オペレーティング・システ
ム、遂行プログラム、アプリケーション・プログラム、
サービス・プログラム等を含む。

【００７０】メモリー・リフレッショ：現行情報が再
書込みされている間、メモリーの使用を中断するように
した動的ＲＡＭ（ＤＲＡＭ）技術の必須機能。

【００７１】ウエイポイントＰＭＥ：メッセージの発
信元でも受信先でもないＰＭＥのネットワークを通るメ
ッセージ経路におけるＰＭＥ。

【００７２】背景技術より高速なコンピュータに対する終りなき探求におい
て、今日の機械を困惑させる複雑な問題を克服するた
め、分割して数百及び数千のロー・コスト・マイクロプ
ロセッサを並列に連結することによりスーパ・スーパコ
ンピュータを作成するようにしてきた。かかる機械は大
規模並列と呼ばれる。大規模並列システムを作成するた
め、本発明者は新たな方法を作成した。本発明者が行っ
た多くの改良に対しては他の多くの業績の背景が考慮さ
れなければならない。

【００７３】技術分野の要約において他の出願に対し参
照が行われた。その点については、本発明者による並列
連想プロセッサ・システム（米国特許出願第６０１，５
９４号）と、拡張並列アレイ・プロセッサ（ＡＰＡＰ）
に対する関連出願を参照するとよい。特定のアプリケー
ションに最もよく適合するアーキテクチャを選出するた
めにシステム交換が要求されるが、一つの解決法も満足
するものはなかった。そして、本発明者の思想は解決を
与えることを容易にした。

【００７４】

【発明が解決しようとする課題】以上記述した従来技術
においては、データ経路の中間ノードを透過する使用は
提案されておらず、又その接続構造は非常に複雑である
ばかりでなく、各ノードにおいて処理と通信とを分離し
て行う必要があった。

【００７５】従って、本発明の目的は、大規模並列アプ
リケーションに使用することができるコンピュータ・シ
ステムの相互接続ノード・ネットワークを通してメッセ
ージを通過させる能力を有する大規模並列コンピュータ
・システムを提供することである。

【００７６】

【課題を解決するための手段】本発明者は新規な概念に
より設計されたシステム及び新たな“チップ”を作成す
ることにより大規模並列プロセッサ及び他のコンピュー
タ・システムを作成する新たな方法を創作した。本出願
はかかるシステムに向けられる。本願及び関連出願にお
いて、開示されるべき各種概念はそれら出願において見
ることができる。各出願に記述されている構成要素はこ
のシステムに組合わされて新たなシステムとすることが
できる。それらは現行技術と組合わせることもできる。

【００７７】本願及び関連出願において、拡張並列アレ
イ・プロセッサ（ＡＰＡＰ）と称するピケット・プロセ
ッサを考案した。ピケット・プロセッサはＰＭＥを使用
することができるということに注意するべきである。ピ
ケット・プロセッサは、非常にコンパクトなアレイ・プ
ロセッサを希望するような軍の適用に特に有益であるか
もしれない。その点に関し、このピケット・プロセッサ
は、幾分、本願の拡張並列アレイ・プロセッサ（ＡＰＡ
Ｐ）に対する好ましい本実施例とは異なるかもしれな
い。しかし、共通性は在り、本実施例のある面及び機能
は、異なる機械に適用することができる。

【００７８】用語ピケットは、プロセッサ及びメモリー
から成るアレイ・プロセッサの第１／第ｎの要素と、ア
レイ相互間通信に適用可能な、そこに含まれている通信
要素とを含む。ピケットの概念は、又、第１／第ｎのＡ
ＰＡＰ処理アレイにも適用可能である。

【００７９】ピケットの概念は、データ幅、メモリー・
サイズ、及びレジスタの数においてＡＰＡＰとは異なり
うるが、ピケットはＡＰＡＰの代替である大規模並列実
施例においては、第１／第ｎの正規のアレイに対し接続
可能に構成されるのに対し、ＡＰＡＰのＰＭＥはサブア
レイの一部であるという点において異なる。両システム
共、ＳＩＭＩＭＤを遂行することはできるが、ピケット
・プロセッサは、ＰＥのＭＩＭＤを有するＳＩＭＤ機と
して構成されるので、ＳＩＭＩＭＤを直接遂行すること
ができるのに対し、MIMD APAP 構造は、ＳＩＭＤをシミ
ュレートするよう制御されたMIMD PE を使用することに
よってＳＩＭＩＭＤを遂行する。又、両機械共ＰＭＥを
使用する。

【００８０】両システム共並列アレイ・プロセッサとし
て構成することができ、アレイ通信ネットワークと相互
接続された“Ｎ”要素を有するアレイに対するアレイ処
理装置から成る。その第１／第Ｎのプロセッサ・アレイ
は処理要素と、その関連メモリーと、制御バス・インタ
ーフェースと、アレイ通信ネットワークの一部とから成
る。

【００８１】並列アレイ・プロセッサは２重オペレーシ
ョン・モード機能を持ち、そこで、処理装置はどちらか
のモード又は２つのモードで指令され、ＳＩＭＤオペレ
ーション及びＭＩＭＤオペレーションに対する、これら
２つのモード間を自由に移動することができる。ＳＩＭ
Ｄがその組織のモードである場合には、処理装置はＳＩ
ＭＩＭＤモードで自己の命令を遂行するよう各要素を指
令するべき能力を持ち、ＭＩＭＤが処理装置の組織に対
する実施モードである場合は、処理装置はＭＩＭＤの遂
行をシミュレートするようアレイの選ばれた要素を同期
化するべき能力を持つ（これをMIMD-SIMD と称する）。

【００８２】両アレイの並列アレイ・プロセッサはアレ
イの要素間で情報を通過させ、通り抜けさせる経路を持
つアレイ通信ネットワークを提供する。情報の移動は２
つの方法のいずれかによって制御することができる。第
１の方法としては、移動データが受信先を規定せず、全
メッセージを同時且つ同一方向に移動するようアレイ・
コントローラが指示する。第２の方法としては、各メッ
セージがその開始位置に受信先を規定したヘッダを持
ち、自己経路指定するものである。

【００８３】複数のアレイ・プロセッサのアレイのセグ
メントは単一半導体チップ上に設けられている処理装置
の複数のコピーを持ち、そのアレイ・セグメントの各コ
ピーは、アレイ通信ネットワークを拡張するため、その
セグメント及びバッファと、ドライバと、マルチプレク
サと、そのアレイ・セグメントがアレイの他のセグメン
トと一体的に接続可能にする制御とに接続されたアレイ
通信ネットワークの一部を含む。コントローラからの制
御バス又は経路は、アレイの各要素及びそれらの活動の
制御機能まで延長するよう各処理装置に配設される。

【００８４】並列アレイの各処理要素セグメントはプロ
セッサ・メモリー要素の複数のコピーを含み、それは単
一半導体チップの限界内に含まれ、アレイ・セグメント
は、チップに含まれているアレイ・セグメントに対する
制御機能の通信を支援するため、アレイ制御バス及びレ
ジスタ・バッファの一部を含む。

【００８５】両方共メッシュ移動又は経路指定移動を実
現することができる。通常、ＡＰＡＰは、チップ上に一
方法で相互関係する８要素を持ち、チップは他の方法で
相互関係するようにした２重相互接続構造を実現する。
チップのプログラマブル経路指定は、一般に、上記のＰ
ＭＥ間にリンクを設定して行われるが、ノードは他の方
法で接続してもよく、通常他の方法で接続される。チッ
プ上で、正規のＡＰＡＰ構造は本質的に、２×２メッシ
ュであり、そのノード相互接続は経路指定された疎８進
Ｎ−立方（３次元）であることができる。両システム
共、マトリックスを点対点経路で構成可能にするＰＥ
（ＰＭＥ）の間にＰＥ間相互接続経路を有する。

【００８６】更に、本発明においては、上記の課題を解
決するため、次に述べるように構成した。本発明による
大規模並列コンピュータ・システムは、大規模並列オペ
レーションにおいて使用することができるコンピュータ
・システムの相互接続ネットワークを通してメッセージ
を通過（又は透過）送信させる能力を有する。

【００８７】それは、Ｉ／Ｏ構造のセットアップ処理及
び主メモリー帯域幅の使用を除き、ノードの資産処理を
使用せずに、各ノードの主メモリーから出力メッセージ
を送信する機構、及びメモリーに対する機構を持つ。そ
して、データ経路は通信経路に設けられ、ノードの入力
データ経路の１つをその出力経路の１つに動的且つ論理
的に接続するよう制御する。システムはノードの記憶資
産、メモリー帯域幅、又は処理を使用せずに、動的且つ
論理的に接続された入力経路及び出力経路を使用して、
ノードを通しメッセージを通過又は透過する。

【００８８】ノードはノードのメモリー帯域幅を全部使
用して、メモリーと入力データとを同時に処理する能力
を有するが、メッセージがメモリー又は入力データの処
理が論理的に接続されている経路の使用を要求しない限
り、動的に接続されている入力及び出力経路を通してそ
のメッセージを通過させる。そして本発明は論理的に接
続された入力及び出力経路にあるメッセージの終端を認
識する。経路に沿った将来の入力メッセージはノードの
処理資産及び記憶装置を使用しうるように、接続されて
いる入力経路を出力経路から動的且つ論理的に遮断す
る。

【００８９】

【実施例】以下、添付図面に基づき本発明の好ましい実
施例を詳細に説明する。最初、本願に関連する“並列連
想プロセッサ・システム”（米国特許出願第６１１，５
９４号）について説明する。それはコンピュータ・メモ
リーの集積及び単一チップ内の制御ロジックと、チップ
内の組合せの複製と、単一チップの複製から成るプロセ
ッサ・システムの構築との考え方を記述する。この方法
はチップの境界超過及び配線長を減少することによって
実行性能を拡張又は強化するものではあるが、単一チッ
プ・タイプのみの開発及び製造の犠牲により大規模並列
処理能力を提供するシステムに導入される。

【００９０】上記米国特許出願第６１１，５９４号はチ
ップ内のその構造に対して接続された複数のＳＩＭＤ処
理メモリー要素（ＰＭＥ）を持つ１次元Ｉ／Ｏ構造の使
用方法を記述している。本発明は１より大きい次元にそ
の概念を拡張し、データ転送及びプログラム割込みの両
方を持つ完全Ｉ／Ｏシステムを含むよう入念に完成した
ことを特徴とする。

【００９１】関連する米国出願は、異なる他の面におい
て、先の発明を拡張し、入念に考案した。以下に記述す
る本発明の実施例はチップ当り８つのＳＩＭＤ／ＭＩＭ
ＤＰＭＥを持つ４次元Ｉ／Ｏ構造によって説明するが、
その説明より大きい次元及び多いＰＭＥに拡張すること
もできる。

【００９２】本発明はプロセッサ間通信から外部入力／
出力機能まで本発明の概念を拡張する上、更に処理アレ
イの制御に必要なインターフェース及び要素を提供す
る。要約すると、それら３つのタイプのＩ／Ｏは、
（イ）プロセッサ間、（ロ）外部に対する（又は、から
の）プロセッサ、及び（ハ）同報通信／制御等である。
大規模並列処理システムはこれらすべてのタイプのＩ／
Ｏ帯域幅を要求し、プロセッサ計算能力と平衡すること
を要求する。

【００９３】アレイ内におけるこれらの要求は、ＰＭＥ
と称し、非常に高速な割込み状態スワッピング能力によ
り増補された１６ビット命令セット・アーキテクチャ・
コンピュータの複製によって充足させることができる。
ＰＭＥの特性は他の大規模並列処理機の処理要素には存
在しない。本発明による機械は処理、経路指定、記憶、
及びＩ／Ｏオペレーションを完全に分散させることがで
きる。この特性は他の設計のいずれにも存在しない。

【００９４】次に、図１に基づき、詳細に説明する。図
１は、特に“拡張並列アレイ・プロセッサ”（ＡＰＡ
Ｐ）（上記参照の米国特許出願の１つ）の主な要素及び
ホスト・プロセッサに対するＡＰＡＰインターフェース
を示すＡＰＡＰのブロック図である。図１において、１
はこのＡＰＡＰが付属するホスト・プロセッサであり、
このホスト・プロセッサのプログラム遂行によりデータ
及びコマンドが発行される。３はこれらデータ及びコマ
ンドを受信して解釈するアレイ・ディレクタのアプリケ
ーション・プログラム・インターフェース（ＡＰＩ）で
ある。

【００９５】ＡＰＩはクラスタ・シンクロナイザ４及び
クラスタ・コントローラ５を経由してデータ及びコマン
ドをクラスタ６まで通過させる。クラスタはＡＰＡＰの
メモリー及び並列処理を提供する。クラスタ・シンクロ
ナイザ及びクラスタ・コントローラから供給される機能
はデータ及びコマンドを適切なクラスタに経路指定し、
クラスタ間に平衡なロードを与えることである。アレイ
・ディレクタに対するより詳細な説明は、“拡張並列プ
ロセッサ・アレイ・ディレクタ”と称する米国特許出願
記述されている。

【００９６】クラスタは変更ハイパーキューブとして相
互接続された多数のＰＭＥから成る。ハイパーキューブ
における各セルは、その隣りのどのセルのアドレスもど
の単一ビット位置においても異なるというようにアドレ
スすることができる。リング内のどのセルもそれらのア
ドレスが±１異なる２つの隣り合うセルとしてアドレス
することができる。ＡＰＡＰに対して使用される変更ハ
イパーキューブはリング外にハイパーキューブを構築す
ることによってこれらアプローチを組合わせる。リング
の交点はノードと定義される。

【００９７】次に、図２に基づき本発明の好ましい実施
例について詳細に説明する。図２に例示した好ましい実
施例のノードは、“ＳＩＭＤ／ＭＩＭＤ処理メモリー要
素”と称する米国特許出願においては、２ｎのＰＭＥ２
０と同報通信及び制御インターフェース（ＢＣＩ）部２
１とから成る。ＰＭＥは２×ｎアレイとしてノード内で
構成される。アレイを特徴付けるアレイのリング又は次
元数は“ｎ”で表わされ、チップのＩ／Ｏポートの数、
従って物理的なチップ・パッケージによって制限される
が、本実施例ではｎ＝４である。チップ技術の改良によ
り、“ｎ”が増加した場合チップ内のアレイの次元を高
くすることができる。

【００９８】図６及び図７はＰＭＥからアレイに対する
発展を示す。８つのＰＭＥがノード１５１を形成するよ
う相互接続される。８個のノード・グループはＸ次元リ
ング（１６ＰＭＥ）で相互接続され、オーバーラップす
る８個のノード・グループはＹ次元リング１５２で相互
接続される。これはノードの８×８アレイ（５１２ＰＭ
Ｅ）を持つ単一２次元クラスタを形成する。

【００９９】クラスタは４次元アレイ要素１５３を形成
するよう８×８アレイまで組合わされる。アレイ要素を
横切る各８個のノード・グループはＷ次元及びＺ次元の
両方で相互接続される。４次元全べての単一ノードに対
する相互接続経路は１５４で示す。アレイは規則的な又
は直角のいずれかである必要はないということに注意す
るべきである。特定のアプリケーション又は構成は全べ
て又はどの次元においてもノードの数を再定義すること
ができる。

【０１００】各ＰＭＥはノードの１リング２６のみに存
在する（図２）。それらリングはＷ，Ｘ，Ｙ，及びＺで
示す。チップ内のＰＭＥ２０は１つがノードのリングに
沿い、外部で時計方向にデータを移動するように対にさ
れる（すなわち、＋Ｗ，−Ｗ）。その他のものはノード
のリング２３，２６に沿い、外部で反時計方向にデータ
を移動して、各ノードの外部ポートにＰＭＥを接続す
る。各リングの２つのＰＭＥはそれら外部のＩ／Ｏポー
ト（＋Ｗ，−Ｗ，＋Ｘ，−Ｘ，＋Ｙ，−Ｙ，＋Ｚ，−
Ｚ）によって指定される。ノード内には、又、４＋ｎの
ＰＭＥと４−ｎのＰＭＥとを相互に接続する２つのリン
グ２２がある。

【０１０１】これら内部リングは外部リング間でメッセ
ージを移動する経路を提供する。ＡＰＡＰは４次元直交
アレイ１５１〜１５４と考えられるので、内部リングは
全次元のアレイを通してメッセージを移動することがで
きる。これは、どのＰＭＥでも、ノードそれ自体のリン
グのＰＭＥかそのノード内の隣接ＰＭＥをアドレスする
ことによりメッセージを目的の方へステップすることが
できる。

【０１０２】図８は回路切替経路を示す転送インターフ
ェースのブロック図である。図８において、各ＰＭＥは
４入力ポート及び４出力ポートを有する（左８５，９
２、右８６，９５、垂直９３，９４、及び外部８０，８
１）。３つの入力ポートと３つの出力ポートはチップの
他のＰＭＥに対し全二重点対点接続を与える。第４のポ
ートはオフチップＰＭＥに対し全二重点対点接続を与え
る。ピン及び電力がこの好ましい実施例の物理的パッケ
ージに制限があるため、実際のＩ／Ｏインターフェース
は、図９に例示するように、ＰＭＥ間データ・ワード９
６，１００の４ニブルの多重化に使用される４ビット幅
経路９７，９８，９９である。

【０１０３】各ＰＭＥは、その４入力ポート８０，８
５，８６，９３の１つを、ＰＭＥの主データ・フロー８
７，８８，８９にデータを入力することなく、その４出
力ポート８１，９２，９４，９５の１つに直接切替える
ことができるＩ／Ｏの回路切替モードを有する。回路切
替における発信元１６２と受信先１６１（図４）の選択
はＰＭＥのソフトウェアの遂行による制御によって行わ
れる。他の３入力ポートは、第４の入力が出力ポートに
切替えられている間、ＰＭＥの主記憶に対するアクセス
が続けられる。

【０１０４】ＰＭＥ入力ポートのデータは局所ＰＭＥに
向けるか、又はリングを更に下がるＰＭＥに向けるか予
め定めておくことができる。リングを更に下がるＰＭＥ
に対してデータを予め定めておくと、そのデータは局所
ＰＭＥ主メモリーに記憶され、その後目標ＰＭＥ（記憶
及び転送）８４，８７，８８，８９，９０，９１の方に
局所ＰＭＥから転送することができる。又は、局所入力
ポートはデータが目標ＰＭＥに対する途上の局所ＰＭＥ
８４，９０を通して“透過的”に通過するように、特定
の局所出力ポート（回路切替）に対し論理的に接続する
ことができる。

【０１０５】局所ＰＭＥソフトウェアは、局所ＰＭＥが
４入力及び４出力のいずれかに対し記憶及び転送モード
にするか、又は回路切替モードにするか否かを動的に制
御する（１７０）。回路切替モードにおいて、ＰＭＥは
回路切替に関連する機能を除く全べての機能を同時に処
理する。記憶及び転送モードにおいては、ＰＭＥは全べ
て他の処理機能を中断してＩ／Ｏ転送処理を開始する。

【０１０６】この好ましい実施例において、ＰＭＥＩ
／Ｏの設計は下記の３つのＩ／Ｏオペレーティング・モ
ードを提供する。

【０１０７】１．正規のモード：２つの隣接するＰＭＥ
間におけるデータ転送に使用される。このデータの転送
はＰＭＥソフトウェアによって開始される。隣接ＰＭＥ
以外のＰＭＥに対して予め定められたデータは隣接ＰＭ
Ｅによって受信されて後、それがその隣接ＰＭＥから発
信するかの如くに送信しなければならない。例えば、＋
Ｗで発信され、−Ｘに向けて予め定められた２進ハイパ
ーキューブ１５１データは＋Ｗから＋Ｚに転送される。
その後、それは＋Ｚから＋Ｘに転送される。最終的に、
それは＋Ｗから＋Ｚに転送される。この処理は、ノード
内のＰＭＥと、異なるノードのＰＭＥの両方に適用され
る。

【０１０８】２．回路切替モード：データ及び制御をＰ
ＭＥを横切り通過させることができる。これは即近でな
いＰＭＥ間の通信を高速に行うことができる。上記１．
の例において、＋Ｗは−Ｘに対する回路切替経路を要求
して＋Ｚに対してメッセージを送信する。＋Ｚはそのメ
ッセージを＋Ｘに転送して後、＋Ｗ入力に接続されてい
る回路スイッチを＋Ｘ出力にセットする。

【０１０９】＋Ｘは、＋Ｚ入力に接続されている回路切
替経路を−Ｘ出力にセットする。そこで、＋Ｗは＋Ｚを
通してデータを直接−Ｘに転送する。図７はこの状態を
示す。図８において、＋ＸＰＭＥはマルチプレクサ
（ＭＵＸ）８４、ＭＵＸ９０、及びデマルチプレクサ
（DEMUX)９１を介して左（ＬＥＦＴ）入力８５を垂直
（VERTICAL）出力９４に接続する。＋ＺＰＭＥは左入
力８５を右出力９５に接続することを除き、上記と類似
の経路を設定する。

【０１１０】この方法又はプロセスはノード内転送及び
ノード間転送に等しく適用される。ノード間回路の切替
転送は、通過する２つのノードにおける出力バッファ・
レジスタ８３と入力バッファ・レジスタ８２とに対する
ロードが必要なため、通過する各ノードにおいて追加の
クロック・サイクルが消費されるので、ノード内回路切
替転送よりわずか遅い。しかし、それでもなお、ネット
ワークの直径は各回路切替ＰＭＥに対するものより減じ
られる。

【０１１１】３．ジッパ・モード：このモードはアレイ
・コントローラによりクラスタのノードからデータを読
取り又はロードするために使用されるＩ／Ｏ転送モード
である。ジッパ(Zipper)モードは標準的機能及び回路切
替モードを使用して、クラスタ・カードのＰＭＥのアレ
イに対し及びそこからデータを急速に転送する。本実施
例による好ましいジッパは“ＡＰＡＰＩ／Ｏジッパ接
続”と称する米国特許出願に示されているジッパであ
る。

【０１１２】Ｉ／Ｏ転送モード、正規のモード、及び回
路切替モードの３基本モードに加え、スプリッタ・サブ
モードが設けられる。正規のデータ転送サブモードにお
いて、データ経路が設定されると、データの全べては発
信元１６２から単一指定受信先１６１に転送される（図
４）。スプリッタ・サブモードにおいて、基本１６１及
び代替１６７受信先の両方がワード・カウント１６８と
同様に指定される。メッセージのデータ・ワードはスプ
リッタ・ワード・カウントが０に達するまで基本受信先
に転送される。そこで、スプリッタは代替受信先に切替
え、スプリッタ・ワード・カウントが再び０に達するま
で次のデータ・ワード群を転送し、そして基本受信先に
戻る。このプロセスは全メッセージが送信されるまで続
けられる。

【０１１３】概念的に、データは発信元ＰＭＥの主メモ
リーから受信先ＰＭＥの主メモリーに転送される。本実
施例においては、各インターフェースに対するメモリー
の２つの位置に出力データ・ブロック２３０の開始アド
レスと、ブロック２３１に含まれているワードの数とを
含むよう割付けられる。その上、ＰＭＥ制御レジスタ１
（図４）はデータ出力のモード及び受信先を制御する。

【０１１４】ＰＭＥ実行時間ソフトウェアは割付けられ
たメモリー位置をロードして出力データ・ブロックを定
義し、ＰＭＥ制御レジスタ１をロードして、存在する場
合、スプリット・ワード・カウント１６８と、受信先１
６１と、ノード１６３，１６５と、代替受信先１６７と
を定義し、定義したブロックがメッセージを終了したか
否か規定し、その実行時間プログラム１６５を続行する
前にＰＭＥが終了したデータ・ブロックを転送するか否
かを規定する。出力オペレーションを実行するため、Ｐ
ＭＥ実行時間ソフトウェアは最初アドレス及びカウント
を指定メモリー位置にロードする。次に、該ソフトウェ
アはＰＭＥ制御レジスタ１にロードし、最後に該ソフト
ウェアはデータ送信シーケンスを開始する出力命令を遂
行する。

【０１１５】各データ・ワードを送信するため、送信シ
ーケンスはカウント２３１を減分し、開始アドレス２３
０を増分し、データ・ワードをメモリー４１から読取
る。データ・ワードは送信レジスタ４７，９６にロード
され、選択されたＰＭＥ９７，１６１に送信される。送
信シーケンスは正規のＰＭＥ処理に入ってメモリー４１
及びＡＬＵ４２に対するアクセスをサイクル・スチール
し、Ｉ／Ｏアドレス及びカウント・フィールドを更新
し、送信レジスタ４７，９６をロードする。ＰＭＥ制御
レジスタ１のＣＸビット１６５はＰＭＥ処理が送信シー
ケンス中命令をインターリーブし続けるか、又は送信シ
ーケンスが終了するまで遊休か否かを判別する。このシ
ーケンスはカウントが０に達するまで続けられる。

【０１１６】データ転送インターフェースは４ビット幅
９７であるため、各１６ビット・データ・ワード２２０
は４ビット片（ニブル）で送信される。又、タグ・ニブ
ル２２１及びパリティ・ニブル２２２はデータと共に送
信される。２２３に転送ホーマットを示す。

【０１１７】図１１は転送シーケンスのホーマットを示
す。インターフェースの送信ＰＭＥは受信ＰＭＥに対し
て要求２２５を発生する。受信確認２２６を受信したと
き、送信ＰＭＥはデータ送信を開始し、次の送信シーケ
ンスを発生させることができる。次の送信シーケンスは
受信確認を受取るまで発行されない。

【０１１８】ＰＭＥ制御レジスタ１におけるＴＣタグ・
ビット１６４がセットされると、ＴＣビット２２４は転
送される最後のデータ・ワードのタグ・フィールドでセ
ットされる。このビットはデータ転送が終了したという
ことを受信ＰＭＥに知らせるビットである。

【０１１９】正規のモードにおいて、ＰＭＥはＬ８５，
Ｖ９３，Ｒ８６，及びＸ８０インターフェースからデー
タを受信することができる。ＰＭＥがインターフェース
からデータを受信することができるようになるまでに、
そのインターフェースに対するメモリーの入力バッファ
をセットアップしなければならない。メモリーの２つの
記憶位置は各入力データ・バッファ２３２の開始アドレ
スと、バッファ２３３に含まれているワードの数とを含
むよう割付けられる。更に、ＰＭＥ制御レジスタ２が入
力インターフェース１７３を使用可能にすること、及び
Ｉ／Ｏ割込み１７２を許容することの両事象を行うよう
にしたマスク・ビットを含む。

【０１２０】ＰＭＥ実行時間ソフトウェアは割付けられ
たメモリー位置をロードして出力データ・ブロックを定
義し、ＰＭＥ制御レジスタ２をロードして入力データ転
送を使用可能にする。入力バッファが定義され、使用可
能にされると、ＰＭＥ実行時間ソフトウェアは他の処理
タスクを続行し、Ｉ／Ｏ割込みを待つ。

【０１２１】インターフェースの１つが要求２４０を検
出したとき、受信ＰＭＥは受信確認２４１を送出し、デ
ータを入力レジスタ８７にロードする。そこで、受信シ
ーケンスは開始され、カウント２３３をフェッチし、減
分し、入力バッファ・アドレス２３２をフェッチし、増
分し、ＰＭＥメモリー４１にデータ・ワードを記憶す
る。受信シーケンスは送信シーケンスと類似である。受
信シーケンスは正規のＰＭＥ処理に入り、メモリー４１
及びＡＬＵ４２に対するアクセスをサイクル・スチール
し、Ｉ／Ｏアドレス及びカウント・フィールドを更新
し、入力データ・ワードをメモリー４１にロードする。

【０１２２】ＰＭＥプロセッサはＰＭＥ制御レジスタ１
のＣＸビット１６５の状態に関係なく、受信シーケンス
中、命令をインターリーブし続ける。このシーケンス
は、カウントが０に達するか、ＴＣタグを受信するかの
いずれかとなり、その結果、対応する入力割込レジスタ
のビットが“入力バッファ・フル”又は“転送終了”を
示す割込コード１９０によりセットされる１７１まで継
続される。

【０１２３】ＰＭＥは、下記の条件に合致する場合、要
求に応答して受信確認２２６を発生する。１．入力レジスタ８７，１００は自由である。２．要求は禁止されない１７４。３．割込１８２は要求入力に対して保留ではない。４．要求入力は回路切替されない。５．要求入力は現行要求のどれよりも最高優先権を有す
る。

【０１２４】入力レジスタ８７，１００は、受信確認２
２６が発生したときから受信シーケンスがデータ・ワー
ドをメモリーに記憶するまで使用中とされる。入力レジ
スタが使用中の場合、受信確認は禁止される。使用中状
態においては、受信シーケンスが発生するまで、入力レ
ジスタに対する重ね書きが防がれる（受信シーケンスが
メモリー・リフレッシュ又は他のＰＭＥオペレーション
を遅らせるため）。

【０１２５】ＴＣタグ・ビット２２４が送信ＰＭＥから
送信された場合、Ｉ／Ｏ割込ラッチがそのインターフェ
ースのためにセットされる１７１。そのインターフェー
スに対するそれ以上の受信確認２２６は、割込ラッチが
ＰＭＥ実行時間ソフトウェアによってリセットされるま
で発生しない。他の全べてのインターフェースは活動状
態に維持される。例えば、ＴＣタグ・ビット２２４が左
インターフェース８５からのデータ転送のためにセット
された場合、左からのそれ以上の要求は、Ｌ割込みが取
られ、Ｌ割込ラッチがリセットされるまで禁止される。
Ｖ９３，Ｒ８６，Ｘ８０からの要求２２５は普通にとる
ことができる。

【０１２６】共通の入力レジスタ８７，１００に対し単
一の経路８４，９９があるため、受信確認２２６優先権
は下記に示すようになる。

【０１２７】受信ＰＭＥが受信確認２２６を発生する
と、入力マルチプレクサ８４，９９は正しい入力ソース
にセットされる。ワード転送の終端において、入力レジ
スタ８７，１００はロックされる。入力レジスタは受信
シーケンスが発生するまでロック状態に維持され、デー
タは正しいメモリー・バッファに転送される。この時間
中、入力レジスタは使用中であるため、全受信確認は禁
止される。

【０１２８】データ・ワードはＴＣタグ２２４ビット集
合と共に転送され、受信ＰＭＥが正規のモードにある
と、Ｉ／Ｏ割込みが関連インターフェースに対して発生
する１７１。その上、バッファ・カウントは、ＴＣタグ
が送信ＰＭＥから送られまで０になり、Ｉ／Ｏ割込み
は、入力バッファのオーバーフローに反映するよう割込
コード集合と関連するインターフェースに対して生成さ
れる。

【０１２９】正規のプロセス又は処理は隣り合うＰＭＥ
間のデータ転送に使用される。ＰＭＥ実行時間ソフトウ
ェア・プロトコルは、それがデータに対する最終受信先
か又は単なる中間地点であるかを受信ＰＭＥソフトウェ
アに示す情報をそのメッセージのヘッダに挿入する。そ
れが中間地点であるとＰＭＥ実行時間ソフトウェアが判
別した場合、データを最終受信先の方へ移動するよう送
信シーケンスを設定しなければならない。

【０１３０】この処理は記憶及び転送として知られる。
記憶及び転送はデータをその最終受信先の方に移動す
る。しかし、このデータ移動は、ＰＭＥメモリー帯域幅
を使用して、中間地点ごとにＩ／Ｏバッファ区域をロー
ドし、アンロードする両方でＩ／Ｏオーバーヘッドを発
生し、ヘッダ情報を処理し、ＰＭＥを通過する各メッセ
ージに対する送信シーケンスを初期化するためのＣＰＵ
処理オーバーヘッドを増加する。

【０１３１】回路切替モードにおいては、発信元ＰＭＥ
実行時間ソフトウェアと最終受信先ＰＭＥ実行時間ソフ
トウェアが正規のプロセス又は処理を使用する。回路切
替機構は、発信元ＰＭＥから各中間地点ＰＭＥを通して
最終受信先ＰＭＥに送信された（正規のモードで）ソフ
トウェア・プロトコル・メッセージに応答して、中間地
点ＰＭＥ実行時間ソフトウェアによって呼出される。

【０１３２】中間地点ＰＭＥは回路切替モードを呼出す
ことはできないが、中間地点はプロトコル・メッセージ
及びデータ・メッセージを記憶し、及び転送する。記憶
及び転送する中間地点ＰＭＥの受信側に残る中間地点Ｐ
ＭＥは、ソフトウェア・プロトコル・メッセージを受信
するときに回路切替モードを呼出す。

【０１３３】回路切替経路は局所ＰＭＥ実行時間ソフト
ウェアによって動的に制御される。実行時間ＰＭＥソフ
トウェアは、ＰＭＥが回路切替１９１を既に実行し、図
４に示すＰＭＥ制御レジスタ１をロードしているか否か
を判別する。この回路切替はＣＳ１７０で可能とされ、
入力ソースはＲＡ１６２で選択され、出力受信先はＴＡ
１６１で選択される。その上、ソフトウェアはスプリッ
タ・サブモード１６６を使用可能にし、代替受信先を選
択し１６７、スプリッタ・ワード・カウント１６８を使
用することができる。

【０１３４】回路切替経路は、介入するＰＭＥ処理又は
主記憶資産８７，８８，８９を通さずに、ＰＭＥ入力経
路８２，８５，８６，９３を直接出力経路８３，９２，
９４，９５に接続する。この回路切替はタグ２２１、デ
ータ２２０、及びタグ２２２を通過する。中間地点ＰＭ
Ｅは制御タグＴＣ２２４に対するタグを監視する。

【０１３５】ＰＭＥが制御タグＴＣを検出したとき、そ
れは適当な割込要求１７１をセットする。実行時間ＰＭ
Ｅソフトウェアが割込みをかけたとき、それは回路切替
１７０及びスプリット１６６をリセットするような要求
ソフトウェア・プロトコルを処理し、代替受信先経路１
６７に対しメッセージを送信して、他の中間地点ＰＭＥ
に対する回路切替を終了する。

【０１３６】ＰＭＥが回路切替モードにある間、それ
は、出力マルチプレクサＭＵＸ９０が回路切替経路内に
あるので、データ転送を開始することはできない。しか
し、回路切替入力９９を除くいかなる入力からでもデー
タを受信することができ、又メモリー４１、ＡＬＵ４
０、又は他の処理機能８８のどれも回路切替経路を使用
しないので、即時データ出力を要求しない処理全べてを
実行することができる。

【０１３７】例えば、Ｌ８５入力が４出力８１，９２，
９４，９５の１つに回路切替された場合、入力データの
転送はＶ９３，Ｒ８６，又はＸ８０入力から受信するこ
とができる。これら入力データの転送は受信シーケンサ
からＰＭＥメモリーに対して入力データをロードするシ
ーケンスを発生させる。その上、ＰＭＥ内の計算処理は
回路切替モードが使用可能である間続けられる。

【０１３８】発信元及び受信先ＰＭＥに対する回路切替
の利点は、データ・メッセージを記憶し、処理し、再送
信する中間地点ＰＭＥに関連する遅延時間を除去するこ
とができるということである。これは、回路切替モード
で動作する各中間地点ＰＭＥに対する遅延時間の除去に
よってアレイの通信直径を有効に減じることができるか
らである。

【０１３９】中間地点ＰＭＥに対する回路切替の利点
は、中間地点ＰＭＥを通して通過するデータを記憶し、
再送信するため、中間地点ＰＭＥのＩ／Ｏがメモリー帯
域幅を使用しないということである。又、中間地点ＰＭ
Ｅ実行時間ソフトウェアはデータ・メッセージの再送信
に要求されるオーバーヘッドを持たない。回路切替の本
質的効果は中間地点ＰＭＥに対するより高い処理帯域幅
と、発信元及び受信先ＰＭＥに対するより短い通信直径
とにある。

【０１４０】以上、本発明の好ましい実施例を詳細に説
明したが、本発明はそれのみでなく、現在及び将来、本
発明の範囲において、更に改良、変更、及び拡張しうる
ことは明らかである。

【０１４１】

【発明の効果】本発明は以上説明したように構成し、メ
モリー及び入力データが要求しない限り、メッセージを
動的に接続して入力経路及び出力経路を通過させると共
に、ノードのフル・メモリー帯域幅を使用してメモリー
と入力データとを同時に処理する機能を提供したことに
より、並列プロセッサ及び処理要素間でＩ／Ｏメッセー
ジを急速転送させることができるマルチ・プロセッサ並
列コンピュータ・システムを提供することができる。

【図面の簡単な説明】

【図１】特に、拡張並列アレイ・プロセッサＡＰＡＰの
主要素及びホスト・プロセッサに対するＡＰＡＰインタ
ーフェースを示す典型的なＡＰＡＰの機能ブロック図

【図２】本発明による処理メモリー要素ノードの実施例
であって、特にかかるノードを構成する各種要素の相互
接続を示す機能ブロック図

【図３】処理メモリー要素（ＰＭＥ）の実施例によるデ
ータ・フローを示し、データ・フローの基本部には主記
憶、汎用レジスタ、ＡＬＵ及びレジスタ、及び相互接続
メッシュの一部を含むブロック図

【図４】割込み及び相互接続ネットワークの実現を支援
するＰＭＥ制御レジスタを例示する構成図

【図５】ＰＭＥ状況レジスタ及び割込レベル優先権割当
を示す構成図

【図６】変更２進ハイパーキューブを例示する構成図

【図７】変更２進ハイパーキューブを例示する構成図

【図８】回路切替経路を示す転送インターフェースのデ
ータ・フロー図

【図９】ＰＥＩ／Ｏデータ・フロー及び相互接続ネッ
トワークに対する抱き合せを例示するその構成図

【図１０】タグ、パリティ、及びＰＭＥＩ／Ｏ間で転
送されるデータ・ワードを例示するその構成図

【図１１】ＰＭＥＩ／Ｏ間で順序付けされる出力イン
ターフェースを例示するその構成図

【図１２】ＰＭＥＩ／Ｏ間で順序付けされる入力イン
ターフェースを例示するその構成図

【図１３】割込み及びＩ／Ｏ処理に対する予約記憶位置
を示すその構成図

【符号の説明】

１ホスト・プロセッサ２ホスト・メモリー３アプリケーション・プロセッサ・インターフェース４クラスタ・シンクロナイザ５クラスタ・コントローラ６クラスタ２０処理メモリー要素（ＰＭＥ）２１同報通信及び制御インターフェース（ＢＣＩ）４１主メモリー４２ＡＬＵ４７送信レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ミッチェル・チャールス・ダップアメリカ合衆国13760、ニューヨーク州、エンドウェル、イボン・アベニュー、1130 番地 (72)発明者ジェイムス・ワーレン・ディフェンダファアメリカ合衆国13827、ニューヨーク州、オウゴ、フロント・ストリート、396番地 (72)発明者ドナルド・ミッチェル・レスミースタアメリカ合衆国13850、ニューヨーク州、ベスタル、コリンズ・ヒル・ロード、108 エイ番地 (72)発明者リチャード・エドワード・ニーアアメリカ合衆国13732、ニューヨーク州、アパラチン、ホーレスト・ヒル・ロード、 109番地 (72)発明者エリック・ユージーン・レターアメリカ合衆国18851、ペンシルバニア州、ワレン・センタ、ボックス29ビー、エイチシーアール 34番地 (72)発明者ロバート・リースト・リチャードソンアメリカ合衆国13850、ニューヨーク州、ベスタル、ボックス81、マーソン・ロード、アール．ディー．＃２（番地なし) (72)発明者ビンセント・ジョーン・スモーラルアメリカ合衆国13760、ニューヨーク州、エンドウェル、スキーレイン・テラス、 812番地

Claims

【特許請求の範囲】

【請求項１】相互に接続されたノードを含むネットワ
ークを介しメッセージを通すメッセージ通過装置であっ
て、各ノードの主メモリーに入力メッセージを記憶し、Ｉ／
Ｏ構造のセットアップ処理及び主メモリーの帯域幅の使
用を除き、ノードの処理資産を使用することなく、各ノ
ードの主メモリーからの出力メッセージを送信する手段
と、ノードの入力データ経路の１つをその出力経路の１つに
動的且つ論理的に接続する手段と、ノードの処理、メモリー帯域幅、又は記憶資産を使用せ
ず、動的且つ論理的に接続された入力及び出力経路を使
用して、ノードを通しメッセージを通過させる手段と、メモリー又は入力データが論理的に接続された経路の使
用を要求していない処理である限り、前記動的に接続さ
れた入力及び出力経路を介してメッセージが通過してい
る間に、完全なノードのメモリー帯域幅を使用してメモ
リー及び入力データをノードが同時に処理する手段と、論理的に接続された入力及び出力経路にメッセージの終
端を認識させる手段と、前記経路に沿い将来入力メッセージがノードの記憶装置
及び処理資産を使用するよう、接続された入力経路を出
力経路から動的且つ論理的に切断する手段とを含むこと
を特徴とするメッセージ通過装置。
【請求項２】前記出力経路に対する前記入力経路の論
理的接続は、かかる構成の各ノードに対するネットワー
ク通信直径を１減じることを特徴とする請求項１記載の
メッセージ通過装置。
【請求項３】前記メッセージ通過装置は、更に、最初
のｎワード・メッセージがＲに通り、次のｎワードがＳ
に通り、次のｎワードがＴに通り、次のｎワードがＵに
通り、次のｎワードがＲに通るようにした前記Ｒ、Ｓ、
Ｔ、Ｕの如き複数の最隣接経路間で出力経路を代替する
手段を含む請求項１記載のメッセージ通過装置。
【請求項４】前記ノードは処理メモリー要素（ＰＭ
Ｅ）であることを特徴とする請求項１記載のメッセージ
通過装置。
【請求項５】内部データ・フロー及び制御用手段と、データ及び制御通信用手段と、有意な量の局所記憶と、回路切替モード及び記憶及び転送モードとから成る複数
の複数処理メモリー要素（ＰＭＥ）を含み、前記ＰＭＥ対ＰＭＥ通信ネットワークがデータを通過さ
せ、前記複数処理メモリー要素間に制御を配分するよう
にしたことを特徴とするコンピュータ・システム。
【請求項６】前記コンピュータ・システムは、更に、
前記処理メモリー要素内において、メッセージ及びデータの転送を可能にする記憶及び転送
／回路切替機能に対するＳＩＭＤ及びＭＩＭＤオペレー
ション・モード間を動的に切替える手段を含むことを特
徴とする請求項５記載のコンピュータ・システム。
【請求項７】各前記処理メモリー要素のメモリーは、
ブロック化が生じていないとき、回路切替モードを提供
して、前記処理メモリー要素において目標としたメッセ
ージか又は記憶及び転送モードにおいて移動したメッセ
ージのいずれかと、特定の処理メモリー要素が要求出力
ポートに直接送信されるよう目標を設定しないメッセー
ジとに対するデータ受信先を供給することを特徴とする
請求項５記載のコンピュータ・システム。
【請求項８】各前記処理メモリー要素のメモリーは、
ブロック化が生じていないとき、回路切替モードを提供
して、前記処理メモリー要素において目標としたメッセ
ージか又は記憶及び転送モードにおいて移動したメッセ
ージのいずれかと、特定の処理メモリー要素が要求出力
ポートに直接送信されるよう目標を設定しないメッセー
ジとに対するデータ受信先を供給し、前記処理メモリー
要素のソフトウェア制御は回路切替モードと記憶及び転
送モードとを動的に選択することにより選択された送信
モードの経路指定及び判別の実行を制御するようにした
ことを特徴とする請求項５記載のコンピュータ・システ
ム。
【請求項９】前記処理メモリー要素は直接メモリー・
アドレス指定と、回路切替モードと記憶及び転送モード
との間の動的選択の通信とを支援し、内部出力ポートに
切替えられた回路に存在するデータは単一サイクルのデ
ータ転送を可能にするクロックによらずにチップ内で転
送され、チップ交差の発生を検出するようにしたことを
特徴とする請求項５記載のコンピュータ・システム。
【請求項１０】前記処理メモリー要素は直接メモリー
・アドレス指定と、回路切替モードと記憶及び転送モー
ドとの間の動的選択の通信とを支援し、データ転送は透
過モードで動作し、直接メモリー・アドレス指定及びチ
ップ外転送を実行する処理メモリー要素からの受信確認
を検出するべく数段を通して調査する手段を供給する全
べてに対し、前方向データ経路及び後方向データ経路を
使用するようにしたことを特徴とする請求項５記載のコ
ンピュータ・システム。