JPS5916071A - 並列処理システム - Google Patents
並列処理システムInfo
- Publication number
- JPS5916071A JPS5916071A JP12534182A JP12534182A JPS5916071A JP S5916071 A JPS5916071 A JP S5916071A JP 12534182 A JP12534182 A JP 12534182A JP 12534182 A JP12534182 A JP 12534182A JP S5916071 A JPS5916071 A JP S5916071A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- mimd
- instruction
- instruction stream
- simd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多数のプロセッサを用いて処理を行なう、いわ
ゆるマルチゾロセッサシステムにおける並列処理システ
ムに係り、特に単一の命令ストリームが多数のデータス
トリームを同時処理するＳＩＭＤ （ｓｉｎｇｌｅ １
ｎａｔｒｕｃｔｉｏｎ ｓｔｒｅａｍ −ｍｕｌｔｌｐ
ｌｅ ｄａｔａ ｓｔｒｅａｍ ）動作から、複数個の
独立した命令ストリームが異なるデータストリームヲ処
理するＭＩＭＤ （ｍｕｌｔｉｐｌｅ ｉｎｓｔｒｕｃ
ｔｉｏｎｓｔｒｅａｍ −ｍｕｌｔｉｐｌｅ ｄａｔａ
ｓｔｒｅａｍ ）動作への移行を可能とする並列処理
システムに関するものである。
ゆるマルチゾロセッサシステムにおける並列処理システ
ムに係り、特に単一の命令ストリームが多数のデータス
トリームを同時処理するＳＩＭＤ （ｓｉｎｇｌｅ １
ｎａｔｒｕｃｔｉｏｎ ｓｔｒｅａｍ −ｍｕｌｔｌｐ
ｌｅ ｄａｔａ ｓｔｒｅａｍ ）動作から、複数個の
独立した命令ストリームが異なるデータストリームヲ処
理するＭＩＭＤ （ｍｕｌｔｉｐｌｅ ｉｎｓｔｒｕｃ
ｔｉｏｎｓｔｒｅａｍ −ｍｕｌｔｉｐｌｅ ｄａｔａ
ｓｔｒｅａｍ ）動作への移行を可能とする並列処理
システムに関するものである。
従来のＳＩＭＤ 動作とＭＩＭＤ動作の両制御方式の可
能な並列処理システムの多くは、例えば第１図に示すご
とく複数台の処理装置ＪＡ、ＩＢ・・・とそれらの制御
装置２が共通パス３を介して接続されており、制御装置
２の内部にＳＩＭＤ 動作のための命令ス） ＩＪ−ム
を格納するＳＩＭＴ）用制御メモリ４をもち、各処理装
置７Ａ、ＩＢ、・・・は内部にＭＩＭＤ 動作のための
各処理装置ＩＡ。
能な並列処理システムの多くは、例えば第１図に示すご
とく複数台の処理装置ＪＡ、ＩＢ・・・とそれらの制御
装置２が共通パス３を介して接続されており、制御装置
２の内部にＳＩＭＤ 動作のための命令ス） ＩＪ−ム
を格納するＳＩＭＴ）用制御メモリ４をもち、各処理装
置７Ａ、ＩＢ、・・・は内部にＭＩＭＤ 動作のための
各処理装置ＩＡ。
ＩＢ、・・・独自の命令ストリームを格納するＭＩＭ”
Ｄ 用制御メモリ５Ａ、５Ｂ、・・・を有している。
Ｄ 用制御メモリ５Ａ、５Ｂ、・・・を有している。
制御装置２内のＳＩＭＤ 用制御メモリ４から共通バス
３を介して送られてくる命令ストリームを各処理装置Ｚ
Ａ、ＪＢ、・・・が実行することによジＳＩＭＤ 処理
が、また制御装置２から共通バス３を介して、各処理袋
＠、ＩＡ、ＩＢ、・・・ごとに異なる命令ストリームを
それぞれ各ＭＩＭＤ 用制御メモリ５ Ａ 、 ５ Ｂ
、・・・に格納し、各処理装置１に、ＩＢ、・・・が
同時に自己のＭＩＭＤ用制御メモリ５１．５Ｂ、・・・
の命令ストリーム全実行することによりＭＩＭＤ 並列
処理がそれぞれ行なわれる。
３を介して送られてくる命令ストリームを各処理装置Ｚ
Ａ、ＪＢ、・・・が実行することによジＳＩＭＤ 処理
が、また制御装置２から共通バス３を介して、各処理袋
＠、ＩＡ、ＩＢ、・・・ごとに異なる命令ストリームを
それぞれ各ＭＩＭＤ 用制御メモリ５ Ａ 、 ５ Ｂ
、・・・に格納し、各処理装置１に、ＩＢ、・・・が
同時に自己のＭＩＭＤ用制御メモリ５１．５Ｂ、・・・
の命令ストリーム全実行することによりＭＩＭＤ 並列
処理がそれぞれ行なわれる。
しかるに、このような従来の方式においては、ＳＩＭＤ
動作を行なっている処理装置ＩＡ、ＩＢ。
動作を行なっている処理装置ＩＡ、ＩＢ。
・・・は演算途中においてＭＩＭＤ動作へ移行すること
ができないという問題があり、ＳＩＭＤ動作を行なって
いる処理装置ＪＡ、ＪＲ，・・・いずれかをＳＩＭＤ
動作からＭＩＭＤ 動作へ移行させたい場合には、処理
装置１ＷｚＡ、ＩＢ、・・・すべてのＳＩＭＤ動作が終
了した後に、当該処理装置１に、１ＲのＭＩＭＤ 動作
を行なわせることになり、効率的な処理が行なえなかっ
た。
ができないという問題があり、ＳＩＭＤ動作を行なって
いる処理装置ＪＡ、ＪＲ，・・・いずれかをＳＩＭＤ
動作からＭＩＭＤ 動作へ移行させたい場合には、処理
装置１ＷｚＡ、ＩＢ、・・・すべてのＳＩＭＤ動作が終
了した後に、当該処理装置１に、１ＲのＭＩＭＤ 動作
を行なわせることになり、効率的な処理が行なえなかっ
た。
本発明の目的は、マルチプロセッサシステムの効率的並
列処理を実現し得る並列処理システムを提供することに
ある。
列処理を実現し得る並列処理システムを提供することに
ある。
本発明は、並列処理システムにおいて、ＳＩＭＤ動作中
に上記処理装置の処理結果が指定された判定条件を満た
す場合、それを検出してその条件の成立した上記処理装
置を別の処理ルーチンへ分岐させる回路を上記処理装置
に設け、この分岐によ、りＳＩＭＤ 動作からＭＩＭＤ
動作へ移行させることを特徴としている。
に上記処理装置の処理結果が指定された判定条件を満た
す場合、それを検出してその条件の成立した上記処理装
置を別の処理ルーチンへ分岐させる回路を上記処理装置
に設け、この分岐によ、りＳＩＭＤ 動作からＭＩＭＤ
動作へ移行させることを特徴としている。
第２図に本発明の一実施例の構成を示す。
第２図において、第１図と同様の構成要素については同
符号を付して示しており、ＩＡ。
符号を付して示しており、ＩＡ。
ＪＢ、・・・は処理装置、２は制御装置、３は共通バス
、４はＳＩＭＤ 用制御メモリ、５Ａ、・・・はＭＩＭ
Ｄ 用制御メモリである。そして、ここでは処理装置Ｉ
Ａ内の構成について詳細に説明するが、他の処理装置ｆ
ｌＢ、ＩＣ，・・・も処理装置ＩＡと同様に構成されて
いるものとする。６人はパイプラインレジスタ、７Ａは
共通ノ々ス３を通して送られる制御装置２内のＳＩ！ｌ
／［）用制御メモリ４の命令ストリームと処理装置ＩＡ
内のＭＩＭＤ 用制御メモリ５Ａの命令ストリームのい
ずれか一方を出力として選択するマルチプレクサである
。また８Ａはマルチプレクサ７Ａの出力選択を制御する
フリップフロップであり、このフリップフロップ８Ａが
セットされるとマルチプレクサ７ＡでＡイブラインレジ
スタ６Ａカニ選択されＭＩＭＤ 冷令ストリーム〃！
出力される。
、４はＳＩＭＤ 用制御メモリ、５Ａ、・・・はＭＩＭ
Ｄ 用制御メモリである。そして、ここでは処理装置Ｉ
Ａ内の構成について詳細に説明するが、他の処理装置ｆ
ｌＢ、ＩＣ，・・・も処理装置ＩＡと同様に構成されて
いるものとする。６人はパイプラインレジスタ、７Ａは
共通ノ々ス３を通して送られる制御装置２内のＳＩ！ｌ
／［）用制御メモリ４の命令ストリームと処理装置ＩＡ
内のＭＩＭＤ 用制御メモリ５Ａの命令ストリームのい
ずれか一方を出力として選択するマルチプレクサである
。また８Ａはマルチプレクサ７Ａの出力選択を制御する
フリップフロップであり、このフリップフロップ８Ａが
セットされるとマルチプレクサ７ＡでＡイブラインレジ
スタ６Ａカニ選択されＭＩＭＤ 冷令ストリーム〃！
出力される。
９Ａはアンドダートであり、このアンドゲート９Ａには
この並列処理グロセッサのシステム・クロックＯＬ、処
理装置ＩＡが実行している命令が分岐命令である場合に
“１＃となる信号Ｂ８．および演算結果が指定された判
定条件を満たす場合に１”になる信号Ｃ８が入力される
。
この並列処理グロセッサのシステム・クロックＯＬ、処
理装置ＩＡが実行している命令が分岐命令である場合に
“１＃となる信号Ｂ８．および演算結果が指定された判
定条件を満たす場合に１”になる信号Ｃ８が入力される
。
次にこのような構成における動作について説明する。
初期状態においてフリップフロップ８Ａがリセットされ
ており、処理装置ＩＡが８ＩＭＤ 用制御メモリ４の８
ＩＭＤ 命令ストリームを実行していて、次に分岐命令
が実行される場合を考える。
ており、処理装置ＩＡが８ＩＭＤ 用制御メモリ４の８
ＩＭＤ 命令ストリームを実行していて、次に分岐命令
が実行される場合を考える。
例えばその分岐命令が演算の結果オーバーフローが生じ
ていた場合にある番地へ飛べというものであったとする
。
ていた場合にある番地へ飛べというものであったとする
。
分岐命令がマルチプレクサＩＡから出力されると、飛先
番地のアドレスがＭＩＭＤ 用制御メモＩＪ ５ Ａに
入り、飛先番地の命令が出力される。
番地のアドレスがＭＩＭＤ 用制御メモＩＪ ５ Ａに
入り、飛先番地の命令が出力される。
一方、このとき実行している命令が分岐命令であるので
、アンドグー）９Ａの入力信号ＢＳ は１″となり、こ
のとき演算結果がオーバーフローを起こしていればアン
ドゲート９Ａの今一つの入力信号Ｃ８もＪ″となり、こ
れらと共にアンドヶ”−ト９Ａに入力されているシステ
ム・クロックＣＬの立上りでフリップフロッグ８Ａがセ
ットされマルチプレクサ７Ａの出力がパイプラインレジ
スタ６Ａからの入力に切り換えられる。
、アンドグー）９Ａの入力信号ＢＳ は１″となり、こ
のとき演算結果がオーバーフローを起こしていればアン
ドゲート９Ａの今一つの入力信号Ｃ８もＪ″となり、こ
れらと共にアンドヶ”−ト９Ａに入力されているシステ
ム・クロックＣＬの立上りでフリップフロッグ８Ａがセ
ットされマルチプレクサ７Ａの出力がパイプラインレジ
スタ６Ａからの入力に切り換えられる。
またフリップフロップ８Ａをセットした同じシステム・
クロックＣＬの立上りでＭＩＭＤ用制御メモＩＪ ５
Ａから出力された飛先番地の命令がパイプラインレジス
タ６Ａでラッチされ、マルチプレクザ７Ａ全通して実行
処理系に与えられ実行される。
クロックＣＬの立上りでＭＩＭＤ用制御メモＩＪ ５
Ａから出力された飛先番地の命令がパイプラインレジス
タ６Ａでラッチされ、マルチプレクザ７Ａ全通して実行
処理系に与えられ実行される。
一方、上記分岐命令の実行時に分岐命令の判定条件が成
立していなければ、フリップフロッグ８Ａはセットされ
ず、ＳＩＭＤ 命令ストリームが引き続き実行される。
立していなければ、フリップフロッグ８Ａはセットされ
ず、ＳＩＭＤ 命令ストリームが引き続き実行される。
このようにして、ＳＩＭＤ 動作を行なっている任意の
処理装＋ｌ￥ＪＡ、ＪＢ、・・・が演算結果により別の
命令ストリームを実行するというＭＩＭＤ動作へ移行す
ることができ、並列処理ゾロセラ、すの効率的利用が行
なえる。
処理装＋ｌ￥ＪＡ、ＪＢ、・・・が演算結果により別の
命令ストリームを実行するというＭＩＭＤ動作へ移行す
ることができ、並列処理ゾロセラ、すの効率的利用が行
なえる。
なお、本発明は」；述し且つ図面に示す実施例にのみ限
定されることなく、その要旨を変更しない範囲内で種々
変形して実施することができる。
定されることなく、その要旨を変更しない範囲内で種々
変形して実施することができる。
本発明によれば簡単な構成でマルチプロセッサシステム
の効率的な並列処理を実現し得る並列処理システムを提
供することができる。
の効率的な並列処理を実現し得る並列処理システムを提
供することができる。
第１図は従来のＳＩＭＤ ！＃作とＭＩＭＤ 動作の両
制御可能な並列処理システムの一例の概略構成を示すブ
ロック図、第２図は本発明の一実施例の原理的構成を示
すブロック図である。 １に、ＩＢ、ＪＣ・・・処理装置、２・・・制御装置、
３・・・共通バス、４・・・ＳＩＭＤ用制御メモリ、５
Ａ。 ５Ｂ、５Ｃ・・・ＭＩＭＤ用制御メモリ、６Ａ・・・・
ヤイゾラインレジスタ、７Ａ・・・マルチプレクサ、８
Ａ・・・フリップフロッグ、９Ａ・・・アンドダート。
制御可能な並列処理システムの一例の概略構成を示すブ
ロック図、第２図は本発明の一実施例の原理的構成を示
すブロック図である。 １に、ＩＢ、ＪＣ・・・処理装置、２・・・制御装置、
３・・・共通バス、４・・・ＳＩＭＤ用制御メモリ、５
Ａ。 ５Ｂ、５Ｃ・・・ＭＩＭＤ用制御メモリ、６Ａ・・・・
ヤイゾラインレジスタ、７Ａ・・・マルチプレクサ、８
Ａ・・・フリップフロッグ、９Ａ・・・アンドダート。
Claims (1)
- 複数の処理装置およびこれらの制御を行なう制御装置が
共通パスで結合され、複数個の独立した命令ストリーム
で各々異なるデータストリームを処理するＭＩλ０動作
のための命令ス） ＩＪ−ムを格納するＭＩＭＤ用制御
記憶手段を上記各処理装置内に有し、且つ上記全処理装
部が同一の命令ストリームでそれぞれ異なるデータスト
リームを原則として同時処理するＳＩＭＤ動作のだめの
命令ス） ＩＪ−ムを格納するＳＩＭＤ用制御記憶手段
を上記制御装置内に有しており、ＭＩＭＤ 動作および
ＳＩＭＤ 動作のいずれによる並列処理をも行ない得る
並列処理システムにおいて、ＳＩＭＤ 動作中に上記処
理装置の処理結果が指定された判定条件金満たす場合、
それを検出してその条件の成立した上記処理装置を別の
処理ルーチンへ分岐させる回路を上記処理装置に設け、
この分岐によりＳＩＭＤ動作からＭＩＭＤ 動作へ移行
させるこ−とを特徴とする並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12534182A JPS5916071A (ja) | 1982-07-19 | 1982-07-19 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12534182A JPS5916071A (ja) | 1982-07-19 | 1982-07-19 | 並列処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916071A true JPS5916071A (ja) | 1984-01-27 |
Family
ID=14907716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12534182A Pending JPS5916071A (ja) | 1982-07-19 | 1982-07-19 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916071A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622989A1 (fr) * | 1987-11-06 | 1989-05-12 | Thomson Csf | Machine multiprocesseur reconfigurable pour traitement du signal |
| JPH01191985A (ja) * | 1987-12-10 | 1989-08-02 | Internatl Business Mach Corp <Ibm> | 画像処理方法 |
| WO1991017507A1 (fr) * | 1990-05-07 | 1991-11-14 | Mitsubishi Denki Kabushiki Kaisha | Systeme processeur de donnees en parallele |
| JPH0635878A (ja) * | 1992-05-22 | 1994-02-10 | Internatl Business Mach Corp <Ibm> | 単一命令複数データ／複数命令複数データ・プロセッサ・アレイ用コントローラ |
| JPH0652126A (ja) * | 1992-05-22 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | 相互接続ノード・ネットワークのメッセージ通過装置及びそのコンピュータ・システム |
| JPH07122866B1 (ja) * | 1990-05-07 | 1995-12-25 | Mitsubishi Electric Corp | |
| WO2008023576A1 (en) | 2006-08-23 | 2008-02-28 | Nec Corporation | Processing element, mixed mode parallel processor system, processing element method, mixed mode parallel processor method, processing element program, and mixed mode parallel processor program |
-
1982
- 1982-07-19 JP JP12534182A patent/JPS5916071A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622989A1 (fr) * | 1987-11-06 | 1989-05-12 | Thomson Csf | Machine multiprocesseur reconfigurable pour traitement du signal |
| JPH01191985A (ja) * | 1987-12-10 | 1989-08-02 | Internatl Business Mach Corp <Ibm> | 画像処理方法 |
| GB2250362B (en) * | 1990-05-07 | 1994-06-29 | Mitsubishi Electric Corp | Parallel data processing system |
| GB2250362A (en) * | 1990-05-07 | 1992-06-03 | Mitsubishi Electric Corp | Parallel data processing system |
| WO1991017507A1 (fr) * | 1990-05-07 | 1991-11-14 | Mitsubishi Denki Kabushiki Kaisha | Systeme processeur de donnees en parallele |
| JPH07122866B1 (ja) * | 1990-05-07 | 1995-12-25 | Mitsubishi Electric Corp | |
| JPH0635878A (ja) * | 1992-05-22 | 1994-02-10 | Internatl Business Mach Corp <Ibm> | 単一命令複数データ／複数命令複数データ・プロセッサ・アレイ用コントローラ |
| JPH0652126A (ja) * | 1992-05-22 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | 相互接続ノード・ネットワークのメッセージ通過装置及びそのコンピュータ・システム |
| EP0570741A3 (en) * | 1992-05-22 | 1994-09-28 | Ibm | Controller for a simd/mimd processor array |
| WO2008023576A1 (en) | 2006-08-23 | 2008-02-28 | Nec Corporation | Processing element, mixed mode parallel processor system, processing element method, mixed mode parallel processor method, processing element program, and mixed mode parallel processor program |
| US7853775B2 (en) | 2006-08-23 | 2010-12-14 | Nec Corporation | Processing elements grouped in MIMD sets each operating in SIMD mode by controlling memory portion as instruction cache and GPR portion as tag |
| US8051273B2 (en) | 2006-08-23 | 2011-11-01 | Nec Corporation | Supplying instruction stored in local memory configured as cache to peer processing elements in MIMD processing units |
| US8112613B2 (en) | 2006-08-23 | 2012-02-07 | Nec Corporation | Selecting broadcast SIMD instruction or cached MIMD instruction stored in local memory of one of plurality of processing elements for all elements in each unit |
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