JPH0652375A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JPH0652375A JPH0652375A JP20264492A JP20264492A JPH0652375A JP H0652375 A JPH0652375 A JP H0652375A JP 20264492 A JP20264492 A JP 20264492A JP 20264492 A JP20264492 A JP 20264492A JP H0652375 A JPH0652375 A JP H0652375A
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- Japan
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- memory
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- card
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- 230000015654 memory Effects 0.000 claims abstract description 60
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000000470 constituent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】 複数のメモリと、このメモリを選択するデコ
ード回路とを有するＩＣカードにおいて、メモリに接続
されていないデコード回路の出力端子が他の出力端子，
パッド又は電源等に接触した場合に電力が無駄に消費さ
れることを防止する。 【構成】 ３ステート出力バッファ３は、デコード回路
１の出力端Ｙ0 ’〜Ｙ7 ’とデコードＩＣ２の出力端子
ＣＳ１〜ＣＳ８の間に夫々設けられている。デコーダ出
力制御回路８は、入力端子Ｄ，Ｅから入力した信号に基
づいて３ステート出力バッファ３の動作を制御して、出
力端子ＣＳ１〜ＣＳ８におけるメモリＩＣと接続されて
いない出力端子ＣＳ５〜ＣＳ８をハイインピーダンス状
態にすることができる。
ード回路とを有するＩＣカードにおいて、メモリに接続
されていないデコード回路の出力端子が他の出力端子，
パッド又は電源等に接触した場合に電力が無駄に消費さ
れることを防止する。 【構成】 ３ステート出力バッファ３は、デコード回路
１の出力端Ｙ0 ’〜Ｙ7 ’とデコードＩＣ２の出力端子
ＣＳ１〜ＣＳ８の間に夫々設けられている。デコーダ出
力制御回路８は、入力端子Ｄ，Ｅから入力した信号に基
づいて３ステート出力バッファ３の動作を制御して、出
力端子ＣＳ１〜ＣＳ８におけるメモリＩＣと接続されて
いない出力端子ＣＳ５〜ＣＳ８をハイインピーダンス状
態にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、デコード信号に基いて
複数のメモリ集積回路のうちから特定のメモリ集積回路
を選択するデコード回路を有するＩＣカードに関する。
複数のメモリ集積回路のうちから特定のメモリ集積回路
を選択するデコード回路を有するＩＣカードに関する。
【０００２】
【従来の技術】図５は、従来のＩＣカードの一例を示す
ブロック図である。なお、この図５に示すＩＣカード
は、最大８個のメモリＩＣを内蔵可能であるとする。
ブロック図である。なお、この図５に示すＩＣカード
は、最大８個のメモリＩＣを内蔵可能であるとする。
【０００３】図５に示すＩＣカードは、デコード回路１
を内蔵するデコードＩＣ５２と、メモリＩＣ１１〜１４
で構成されているメモリ群７とを有している。また、メ
モリ群７は、必要とするメモリ容量に応じて１個から最
大８個までのメモリＩＣを構成要素とすることができ
る。デコード回路１は、３ビットのデコード信号である
デコード信号Ａ，Ｂ，Ｃと、１ビットの制御信号である
制御信号ＥＮ’とを入力し、８つの出力端である出力端
Ｙ0 ’〜Ｙ7 ’から夫々出力信号を出力する。デコード
回路１の出力端Ｙ0 ’〜Ｙ7 ’とデコードＩＣ５２の出
力端子ＣＳ１〜ＣＳ８とは、夫々１対１に直接に接続さ
れている。そして、デコードＩＣ５２の出力端子ＣＳ１
〜ＣＳ４は、メモリ群７におけるメモリＩＣ１１〜１４
の各チップセレクト端ＣＳ’に１対１に接続されてい
る。
を内蔵するデコードＩＣ５２と、メモリＩＣ１１〜１４
で構成されているメモリ群７とを有している。また、メ
モリ群７は、必要とするメモリ容量に応じて１個から最
大８個までのメモリＩＣを構成要素とすることができ
る。デコード回路１は、３ビットのデコード信号である
デコード信号Ａ，Ｂ，Ｃと、１ビットの制御信号である
制御信号ＥＮ’とを入力し、８つの出力端である出力端
Ｙ0 ’〜Ｙ7 ’から夫々出力信号を出力する。デコード
回路１の出力端Ｙ0 ’〜Ｙ7 ’とデコードＩＣ５２の出
力端子ＣＳ１〜ＣＳ８とは、夫々１対１に直接に接続さ
れている。そして、デコードＩＣ５２の出力端子ＣＳ１
〜ＣＳ４は、メモリ群７におけるメモリＩＣ１１〜１４
の各チップセレクト端ＣＳ’に１対１に接続されてい
る。
【０００４】次に、上述の如く構成された従来のＩＣカ
ードの動作について説明する。デコード回路１が入力す
るデコード信号Ａ，Ｂ，Ｃは、通常、本ＩＣカードにお
けるアドレス信号の一部である。そのアドレス信号であ
るデコード信号Ａ，Ｂ，Ｃに基づいてデコード回路１
は、メモリＩＣ１１〜１４のうちの１つのメモリＩＣを
選択する。また、デコード回路１が入力する制御信号Ｅ
Ｎ’は、メモリ群７における全てのメモリＩＣをスタン
バイ状態にする場合等に使われる。
ードの動作について説明する。デコード回路１が入力す
るデコード信号Ａ，Ｂ，Ｃは、通常、本ＩＣカードにお
けるアドレス信号の一部である。そのアドレス信号であ
るデコード信号Ａ，Ｂ，Ｃに基づいてデコード回路１
は、メモリＩＣ１１〜１４のうちの１つのメモリＩＣを
選択する。また、デコード回路１が入力する制御信号Ｅ
Ｎ’は、メモリ群７における全てのメモリＩＣをスタン
バイ状態にする場合等に使われる。
【０００５】図６は、デコード信号Ａ，Ｂ，Ｃ及び制御
信号ＥＮ’と出力端Ｙ0 ’〜Ｙ7 ’の状態との関係を示
すデコード回路１についての真理値表である。
信号ＥＮ’と出力端Ｙ0 ’〜Ｙ7 ’の状態との関係を示
すデコード回路１についての真理値表である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＩＣカードでは、デコード回路の出力信号が、
デコード回路を内蔵するＩＣの外部まで直接出力されて
いる。このため、ＩＣカードの記憶容量が小さくて、メ
モリＩＣが接続されていないデコード回路の出力端子が
ある場合においても、デコード回路の出力端子の全てに
必ず“ハイ”又は“ロウ”の信号が出力されている。こ
のとき、メモリＩＣに接続されていないデコード回路１
の出力端子又はこの出力端子に接続されているメモリＩ
Ｃを接続するためのパッドが、他の端子又はパッド等と
接触してしまった場合は、電流路が形成されて無駄に電
力を消耗してしまう。特に、ＩＣカードに内蔵する電池
によってメモリのデータを保持している場合は、電池の
寿命が短くなってしまう。
た従来のＩＣカードでは、デコード回路の出力信号が、
デコード回路を内蔵するＩＣの外部まで直接出力されて
いる。このため、ＩＣカードの記憶容量が小さくて、メ
モリＩＣが接続されていないデコード回路の出力端子が
ある場合においても、デコード回路の出力端子の全てに
必ず“ハイ”又は“ロウ”の信号が出力されている。こ
のとき、メモリＩＣに接続されていないデコード回路１
の出力端子又はこの出力端子に接続されているメモリＩ
Ｃを接続するためのパッドが、他の端子又はパッド等と
接触してしまった場合は、電流路が形成されて無駄に電
力を消耗してしまう。特に、ＩＣカードに内蔵する電池
によってメモリのデータを保持している場合は、電池の
寿命が短くなってしまう。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、複数のメモリと、このメモリを選択するデ
コード回路とを有するＩＣカードにおいて、メモリに接
続されていないデコード回路の出力端子が他の出力端
子，パッド又は電源等に接触してしまっても、電力が無
駄に消費されるのを防止することができるＩＣカードを
提供することを目的とする。
のであって、複数のメモリと、このメモリを選択するデ
コード回路とを有するＩＣカードにおいて、メモリに接
続されていないデコード回路の出力端子が他の出力端
子，パッド又は電源等に接触してしまっても、電力が無
駄に消費されるのを防止することができるＩＣカードを
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るＩＣカード
は、複数のメモリ集積回路と、デコード信号に基づいて
これらのメモリ集積回路のうちから特定のメモリ集積回
路を選択するデコード回路とを有するＩＣカードにおい
て、前記デコード回路の出力端子における前記メモリ集
積回路と接続されていない出力端子をハイインピーダン
ス状態にする制御回路を有することを特徴とする。
は、複数のメモリ集積回路と、デコード信号に基づいて
これらのメモリ集積回路のうちから特定のメモリ集積回
路を選択するデコード回路とを有するＩＣカードにおい
て、前記デコード回路の出力端子における前記メモリ集
積回路と接続されていない出力端子をハイインピーダン
ス状態にする制御回路を有することを特徴とする。
【０００９】なお、本願において読み出し専用メモリ
（ＲＯＭ）とは、紫外線による消去及び電気的書き込み
が可能なＵＶＥＰＲＯＭ、１回のみの書き込みが可能な
ＯＴＰＲＯＭ、電気的に書き換えが可能なＥ2 ＰＲＯＭ
並びに、電気的一括消去及び電気的書き込みが可能なフ
ラッシュ（Flash ）Ｅ2 ＰＲＯＭ等の書き込み可能な読
み出し専用メモリを含む。
（ＲＯＭ）とは、紫外線による消去及び電気的書き込み
が可能なＵＶＥＰＲＯＭ、１回のみの書き込みが可能な
ＯＴＰＲＯＭ、電気的に書き換えが可能なＥ2 ＰＲＯＭ
並びに、電気的一括消去及び電気的書き込みが可能なフ
ラッシュ（Flash ）Ｅ2 ＰＲＯＭ等の書き込み可能な読
み出し専用メモリを含む。
【００１０】
【作用】本発明に係るＩＣカードにおいては、複数のメ
モリ集積回路と、デコード信号に基づいてこれらのメモ
リ集積回路のうちから特定のメモリ集積回路を選択する
デコード回路とを有するＩＣカードにおいて、制御回路
は、前記デコード信号を入力することにより、デコード
回路の出力端子における所定の出力端子をハイインピー
ダンス状態にすることができる。従って、制御回路は、
メモリ集積回路と接続されていないデコード回路の出力
端子をハイインピーダンス状態にすることができる。つ
まり、本発明に係るＩＣカードは、メモリ集積回路が接
続されてないデコード回路の出力端子をハイインピーダ
ンス状態にすることができるので、これらのメモリ集積
回路に接続されていないデコード回路の出力端子が他の
出力端子，パッド及び電源等に接触してしまっても、シ
ョート状態になることを防止することができる。
モリ集積回路と、デコード信号に基づいてこれらのメモ
リ集積回路のうちから特定のメモリ集積回路を選択する
デコード回路とを有するＩＣカードにおいて、制御回路
は、前記デコード信号を入力することにより、デコード
回路の出力端子における所定の出力端子をハイインピー
ダンス状態にすることができる。従って、制御回路は、
メモリ集積回路と接続されていないデコード回路の出力
端子をハイインピーダンス状態にすることができる。つ
まり、本発明に係るＩＣカードは、メモリ集積回路が接
続されてないデコード回路の出力端子をハイインピーダ
ンス状態にすることができるので、これらのメモリ集積
回路に接続されていないデコード回路の出力端子が他の
出力端子，パッド及び電源等に接触してしまっても、シ
ョート状態になることを防止することができる。
【００１１】この場合に、前記デコード回路を内蔵する
集積回路の外部から与えられた信号によりハイインピー
ダンス状態にする出力端子を決定してもよいし、アドレ
スバス及びデータバス等に基づいてハイインピーダンス
状態にする出力端子を決定してもよい。また、読み出し
専用メモリに書き込まれたデータに基づいてハイインピ
ーダンス状態にする出力端子を決定してもよい。
集積回路の外部から与えられた信号によりハイインピー
ダンス状態にする出力端子を決定してもよいし、アドレ
スバス及びデータバス等に基づいてハイインピーダンス
状態にする出力端子を決定してもよい。また、読み出し
専用メモリに書き込まれたデータに基づいてハイインピ
ーダンス状態にする出力端子を決定してもよい。
【００１２】なお、前記読み出し専用メモリとしてデー
タの消去及び書き込み可能なＵＶをＰＲＯＭ等を使用す
ることにより、ハイインピーダンス状態にする出力端子
を変更することができるようになる。
タの消去及び書き込み可能なＵＶをＰＲＯＭ等を使用す
ることにより、ハイインピーダンス状態にする出力端子
を変更することができるようになる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１は、本発明の第１の実施例に係るＩＣ
カードを示すブロック図である。なお、図１において、
図５に示す従来のＩＣカードと同一の構成部には、同一
符号を付してその詳しい説明を省略する。
カードを示すブロック図である。なお、図１において、
図５に示す従来のＩＣカードと同一の構成部には、同一
符号を付してその詳しい説明を省略する。
【００１５】図１に示す本第１の実施例に係るＩＣカー
ドにおいて、図５に示す従来のＩＣカードと異なる構成
部分は、デコードＩＣ２における３ステート出力バッフ
ァ３とデコーダ出力制御回路８とが付加されている部分
である。図１に示すように、デコード回路１の出力端Ｙ
0 ’〜Ｙ7 ’と、デコードＩＣ２の出力端子ＣＳ１〜Ｃ
Ｓ８との間には夫々３ステート出力バッファ３が介装さ
れている。これらの３ステート出力バッファ３の各制御
端４は、デコーダ出力制御回路８の出力端ＥＮ１〜ＥＮ
８に夫々接続されている。また、デコーダ出力制御回路
８の第１の入力端は、デコードＩＣ２の入力端子Ｄに接
続されており、デコーダ出力制御回路８の第２の入力端
は、デコードＩＣ２の入力端子Ｅに接続されている。
ドにおいて、図５に示す従来のＩＣカードと異なる構成
部分は、デコードＩＣ２における３ステート出力バッフ
ァ３とデコーダ出力制御回路８とが付加されている部分
である。図１に示すように、デコード回路１の出力端Ｙ
0 ’〜Ｙ7 ’と、デコードＩＣ２の出力端子ＣＳ１〜Ｃ
Ｓ８との間には夫々３ステート出力バッファ３が介装さ
れている。これらの３ステート出力バッファ３の各制御
端４は、デコーダ出力制御回路８の出力端ＥＮ１〜ＥＮ
８に夫々接続されている。また、デコーダ出力制御回路
８の第１の入力端は、デコードＩＣ２の入力端子Ｄに接
続されており、デコーダ出力制御回路８の第２の入力端
は、デコードＩＣ２の入力端子Ｅに接続されている。
【００１６】図３は、図１におけるデコーダ出力制御回
路８の構成例を示す回路図である。図３に示すように、
デコーダ出力制御回路８は、ＮＯＲ回路３１，インバー
タ３２及びＮＡＮＤ回路３３で構成されている。
路８の構成例を示す回路図である。図３に示すように、
デコーダ出力制御回路８は、ＮＯＲ回路３１，インバー
タ３２及びＮＡＮＤ回路３３で構成されている。
【００１７】次に、上述の如く構成された本第１の実施
例に係るＩＣカードの動作について説明する。図２は、
図１における入力端子Ｄ，Ｅの論理レベルとデコードＩ
Ｃ２の出力端子ＣＳ１〜ＣＳ８の状態との関係を示す表
である。但し、図２において、コントロール可能な場合
を○、強制的にハイインピーダンスにする場合をＨｚで
示す。デコーダ出力制御回路８は、入力端子Ｄ，Ｅから
入力する信号に基づいて、図２に示す表のように出力端
子ＣＳ１〜ＣＳ８の状態を制御している。以下に、更に
詳しく本第１の実施例に係るＩＣカードの動作について
説明する。
例に係るＩＣカードの動作について説明する。図２は、
図１における入力端子Ｄ，Ｅの論理レベルとデコードＩ
Ｃ２の出力端子ＣＳ１〜ＣＳ８の状態との関係を示す表
である。但し、図２において、コントロール可能な場合
を○、強制的にハイインピーダンスにする場合をＨｚで
示す。デコーダ出力制御回路８は、入力端子Ｄ，Ｅから
入力する信号に基づいて、図２に示す表のように出力端
子ＣＳ１〜ＣＳ８の状態を制御している。以下に、更に
詳しく本第１の実施例に係るＩＣカードの動作について
説明する。
【００１８】３ステート出力バッファ３は、その制御端
４に“ハイ”信号を印加されているときは入力をそのま
ま出力し、制御端４に“ロウ”信号を印加されていると
きは入力にかかわらず出力端がハイインピーダンス（Ｈ
ｚ）状態になる。
４に“ハイ”信号を印加されているときは入力をそのま
ま出力し、制御端４に“ロウ”信号を印加されていると
きは入力にかかわらず出力端がハイインピーダンス（Ｈ
ｚ）状態になる。
【００１９】入力端子Ｄに“ハイ”信号を印加し、入力
端子Ｅに“ロウ”信号を印加すると、図２に示すように
デコードＩＣ２の出力端子ＣＳ１〜ＣＳ４の論理レベル
は、夫々デコード回路１の出力端Ｙ0 ’〜Ｙ3 ’の論理
レベルと同じになり、出力端子ＣＳ５〜ＣＳ８は強制的
にハイインピーダンス状態に固定される。
端子Ｅに“ロウ”信号を印加すると、図２に示すように
デコードＩＣ２の出力端子ＣＳ１〜ＣＳ４の論理レベル
は、夫々デコード回路１の出力端Ｙ0 ’〜Ｙ3 ’の論理
レベルと同じになり、出力端子ＣＳ５〜ＣＳ８は強制的
にハイインピーダンス状態に固定される。
【００２０】これらにより、本実施例に係るＩＣカード
は、入力端子Ｄに“ハイ”信号を印加し、入力端子Ｅに
“ロウ”信号を印加することによって、メモリＩＣが接
続されずにオープン状態となっている出力端子ＣＳ５〜
ＣＳ８をハイインピーダンス状態に固定することができ
る。従って、本実施例に係るＩＣカードは、メモリＩＣ
に接続されていないデコードＩＣの出力端子が、他の出
力端子，パッド又は電源等に接触してしまっても、電力
が無駄に消費されることを防止できる。
は、入力端子Ｄに“ハイ”信号を印加し、入力端子Ｅに
“ロウ”信号を印加することによって、メモリＩＣが接
続されずにオープン状態となっている出力端子ＣＳ５〜
ＣＳ８をハイインピーダンス状態に固定することができ
る。従って、本実施例に係るＩＣカードは、メモリＩＣ
に接続されていないデコードＩＣの出力端子が、他の出
力端子，パッド又は電源等に接触してしまっても、電力
が無駄に消費されることを防止できる。
【００２１】図４は、本発明の第２の実施例に係るＩＣ
カードを示すブロック図である。なお、図４において、
図１に示すＩＣカードと同一の構成部には、同一符号を
付してその詳しい説明を省略する。
カードを示すブロック図である。なお、図４において、
図１に示すＩＣカードと同一の構成部には、同一符号を
付してその詳しい説明を省略する。
【００２２】図４に示す本第２の実施例に係るＩＣカー
ドにおいて、図１に示す第１の実施例に係るＩＣカード
と異なる構成部分は、入力端子Ｄ，Ｅの代わりに書き込
み可能読出し専用メモリ４３と、アドレスバス４４及び
データバス４５が設けられている部分である。書き込み
可能読出し専用メモリ４３には、アドレスバス４４及び
データバス４５が接続されている。更に、書き込み可能
読出し専用メモリ４３の出力端は、デコーダ出力制御回
路８の入力端に接続されている。
ドにおいて、図１に示す第１の実施例に係るＩＣカード
と異なる構成部分は、入力端子Ｄ，Ｅの代わりに書き込
み可能読出し専用メモリ４３と、アドレスバス４４及び
データバス４５が設けられている部分である。書き込み
可能読出し専用メモリ４３には、アドレスバス４４及び
データバス４５が接続されている。更に、書き込み可能
読出し専用メモリ４３の出力端は、デコーダ出力制御回
路８の入力端に接続されている。
【００２３】次に、上述の如く構成された本実施例に係
るＩＣカードの動作について説明する。書き込み可能読
出し専用メモリ４３には、アドレスバス４４及びデータ
バス４５から入力するデータに対応して、デコードＩＣ
４２の出力端子ＣＳ１〜ＣＳ８のうちの所定の出力端子
をハイインピーダンス状態にする情報を予め記憶してい
る。そして、デコーダ出力制御回路８は、書き込み可能
読み出し専用メモリ４３の出力信号に基づいて３ステー
ト出力バッファ３を制御する信号を出力して、デコード
ＩＣ４２の出力端子ＣＳ１〜ＣＳ８のうちの所望の出力
端子をハイインピーダンス状態にする。
るＩＣカードの動作について説明する。書き込み可能読
出し専用メモリ４３には、アドレスバス４４及びデータ
バス４５から入力するデータに対応して、デコードＩＣ
４２の出力端子ＣＳ１〜ＣＳ８のうちの所定の出力端子
をハイインピーダンス状態にする情報を予め記憶してい
る。そして、デコーダ出力制御回路８は、書き込み可能
読み出し専用メモリ４３の出力信号に基づいて３ステー
ト出力バッファ３を制御する信号を出力して、デコード
ＩＣ４２の出力端子ＣＳ１〜ＣＳ８のうちの所望の出力
端子をハイインピーダンス状態にする。
【００２４】なお、書き込み可能読出し専用メモリ４３
への情報の書き込みは、アドレスバス４４及びデータバ
ス４５の一部を書き込み可能読出し専用メモリ４３に接
続することによって、容易に実現することができる。
への情報の書き込みは、アドレスバス４４及びデータバ
ス４５の一部を書き込み可能読出し専用メモリ４３に接
続することによって、容易に実現することができる。
【００２５】これらにより、本実施例に係るＩＣカード
は、第１の実施例に係るＩＣカードと同様な機能を有す
るとともに、入力端子Ｄ，Ｅが不要となる分だけ端子数
を削減することができる。
は、第１の実施例に係るＩＣカードと同様な機能を有す
るとともに、入力端子Ｄ，Ｅが不要となる分だけ端子数
を削減することができる。
【００２６】
【発明の効果】以上説明したように本発明に係るＩＣカ
ードによれば、複数のメモリ集積回路と、デコード信号
に基づいてこれらのメモリ集積回路のうちから特定のメ
モリ集積回路を選択するデコード回路とを有するＩＣカ
ードにおいて、前記メモリ集積回路が接続されてなくオ
ープン状態となっているデコード回路の出力端子をハイ
インピーダンス状態にすることができるので、これらの
出力端子が他の出力端子，パッド又は電源等に接触して
しまっても、ショート状態になることを防止して電力が
無駄に消費されることを防止できる。
ードによれば、複数のメモリ集積回路と、デコード信号
に基づいてこれらのメモリ集積回路のうちから特定のメ
モリ集積回路を選択するデコード回路とを有するＩＣカ
ードにおいて、前記メモリ集積回路が接続されてなくオ
ープン状態となっているデコード回路の出力端子をハイ
インピーダンス状態にすることができるので、これらの
出力端子が他の出力端子，パッド又は電源等に接触して
しまっても、ショート状態になることを防止して電力が
無駄に消費されることを防止できる。
【図１】本発明の第１の実施例に係るＩＣカードを示す
ブロック図である。
ブロック図である。
【図２】図１における入力端子Ｄ，Ｅの論理レベルとデ
コードＩＣ２の出力端子ＣＳ１〜ＣＳ８の状態との関係
を示す表である。
コードＩＣ２の出力端子ＣＳ１〜ＣＳ８の状態との関係
を示す表である。
【図３】図１におけるデコーダ出力制御回路８の構成例
を示す回路図である。
を示す回路図である。
【図４】本発明の第２の実施例に係るＩＣカードを示す
ブロック図である。
ブロック図である。
【図５】従来のＩＣカードの一例を示すブロック図であ
る。
る。
【図６】図５におけるデコード回路１の真理値表であ
る。
る。
１；デコード回路 ２；デコードＩＣ ３；３ステート出力バッファ ７；メモリ群 ８；デコーダ出力制御回路
Claims (3)
- 【請求項１】 複数のメモリ集積回路と、デコード信号
に基づいてこれらのメモリ集積回路のうちから特定のメ
モリ集積回路を選択するデコード回路とを有するＩＣカ
ードにおいて、前記デコード回路の出力端子における前
記メモリ集積回路と接続されていない出力端子をハイイ
ンピーダンス状態にする制御回路を有することを特徴と
するＩＣカード。 - 【請求項２】 前記デコード回路と前記制御回路とを有
する１つの集積回路であるデコード集積回路を有し、前
記デコード集積回路は、その外部から前記制御回路に与
えられた信号に基づいて前記メモリ集積回路と接続され
ていない出力端子をハイインピーダンス状態にすること
を特徴とする請求項１に記載のＩＣカード。 - 【請求項３】 前記制御回路を制御するデータを記憶す
る読み出し専用メモリを有することを特徴とする請求項
１又は２に記載のＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264492A JPH0652375A (ja) | 1992-07-29 | 1992-07-29 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264492A JPH0652375A (ja) | 1992-07-29 | 1992-07-29 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652375A true JPH0652375A (ja) | 1994-02-25 |
Family
ID=16460761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20264492A Pending JPH0652375A (ja) | 1992-07-29 | 1992-07-29 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1294024C (zh) * | 2003-02-26 | 2007-01-10 | 佳能株式会社 | 存储介质控制电路和包含该电路的装置 |
-
1992
- 1992-07-29 JP JP20264492A patent/JPH0652375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1294024C (zh) * | 2003-02-26 | 2007-01-10 | 佳能株式会社 | 存储介质控制电路和包含该电路的装置 |
| US7511850B2 (en) | 2003-02-26 | 2009-03-31 | Canon Kabuhsiki Kaisha | Storage media control circuit and apparatus including same |
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