JPS6243280B2 - - Google Patents
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- Publication number
- JPS6243280B2 JPS6243280B2 JP54144692A JP14469279A JPS6243280B2 JP S6243280 B2 JPS6243280 B2 JP S6243280B2 JP 54144692 A JP54144692 A JP 54144692A JP 14469279 A JP14469279 A JP 14469279A JP S6243280 B2 JPS6243280 B2 JP S6243280B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- terminal
- output
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は電気的に書込み可能な記憶素子を有す
る集積回路に関するものである。
る集積回路に関するものである。
電気的に書込み可能な読み出し専用メモリすな
わちプログラマブル・リードオンリメモリ（以下
Ｐ−ROMと記す）は各種の方式が発表されてお
り、通常、ニクロム等を半固定記憶素子として使
つたヒユーズ式Ｐ−ROMと、ベース開放のトラ
ンジスタを半固定記憶素子として使つたジヤンク
シヨン式Ｐ−ROMとが知られている。通常これ
らのＰ−ROMに於いては、チツプイネーブル端
子が非選択レベルの時、出力回路が不活性化され
るが、さらにチツプイネーブル端子が非選択レベ
ルの時、出力回路のみならず周辺回路の全部また
は一部を不活性化させ、選択時の半分程度以下の
消費電力とする所謂パワーダウンモードを有する
Ｐ−ROMが知られている。さて、全てのチツプ
イネーブル端子をパワーダウンモード用で使用し
たい場合、例えば、総端子数の関係で、チツプイ
ネーブル端子が１本しかなく、しかもこれをパワ
ーダウン用で使用したい場合がしばしばある。と
ころが、このままではプログラムが不可能とな
る。というのは、通常プログラム電力を印加する
プログラム端子は、端子数節約の為出力端子と共
用されており、出力回路側にプログラム電力が漏
れないよう出力回路を不活性化させるため、チツ
プイネーブル端子を非選択レベルにせねばなら
ず、そうするとプログラムに必要な周辺回路まで
不活性化されてしまうという不都合が生じるから
である。
わちプログラマブル・リードオンリメモリ（以下
Ｐ−ROMと記す）は各種の方式が発表されてお
り、通常、ニクロム等を半固定記憶素子として使
つたヒユーズ式Ｐ−ROMと、ベース開放のトラ
ンジスタを半固定記憶素子として使つたジヤンク
シヨン式Ｐ−ROMとが知られている。通常これ
らのＰ−ROMに於いては、チツプイネーブル端
子が非選択レベルの時、出力回路が不活性化され
るが、さらにチツプイネーブル端子が非選択レベ
ルの時、出力回路のみならず周辺回路の全部また
は一部を不活性化させ、選択時の半分程度以下の
消費電力とする所謂パワーダウンモードを有する
Ｐ−ROMが知られている。さて、全てのチツプ
イネーブル端子をパワーダウンモード用で使用し
たい場合、例えば、総端子数の関係で、チツプイ
ネーブル端子が１本しかなく、しかもこれをパワ
ーダウン用で使用したい場合がしばしばある。と
ころが、このままではプログラムが不可能とな
る。というのは、通常プログラム電力を印加する
プログラム端子は、端子数節約の為出力端子と共
用されており、出力回路側にプログラム電力が漏
れないよう出力回路を不活性化させるため、チツ
プイネーブル端子を非選択レベルにせねばなら
ず、そうするとプログラムに必要な周辺回路まで
不活性化されてしまうという不都合が生じるから
である。
本発明の目的はプログラムを正常に行なうこと
が出来るＰ−ROMを有する集積回路を提供する
ことにある。
が出来るＰ−ROMを有する集積回路を提供する
ことにある。
本発明では、プログラム時に非選択レベルのチ
ツプイネーブル端子入力により不活性化している
周辺回路の内少なくともプログラム時に必要な部
分をプログラム電力の一部（例えば1mAの電
流）によつて再び活性化するよう制御すればよい
ことに着目する。
ツプイネーブル端子入力により不活性化している
周辺回路の内少なくともプログラム時に必要な部
分をプログラム電力の一部（例えば1mAの電
流）によつて再び活性化するよう制御すればよい
ことに着目する。
本発明によれば、ブログラム、すなわち電気的
に書込み可能な固定記憶素子とそのブログラム回
路を含み、周辺回路を不活性化させることによ
り、パワーダウンモードとなるプログラマブル・
モノリシツク集積回路に於いて、書込み端子より
流し込む書き込み電流の一部を利用して不活性化
された周辺回路を活性化させるプログラマブル・
モノリシツク集積回路が得られる。
に書込み可能な固定記憶素子とそのブログラム回
路を含み、周辺回路を不活性化させることによ
り、パワーダウンモードとなるプログラマブル・
モノリシツク集積回路に於いて、書込み端子より
流し込む書き込み電流の一部を利用して不活性化
された周辺回路を活性化させるプログラマブル・
モノリシツク集積回路が得られる。
また本発明によればプログラム、すなわち電気
的に書込み可能な固定記憶素子のアレイとその読
出し用又はプログラム用周辺回路を含み、チツプ
選択入力が非選択レベルの時出力と同時に周辺回
路の全部または一部を不活性化する事により消費
電力を選択時に比べ減少でき、且つ、プログラム
時にチツプ選択入力を非選択レベルとし、プログ
ラム端子をかねた出力端子から印加するプログラ
ム電力の一部により制御される回路により、不活
性化された周辺回路の内プログラムに必要な部分
を再び活性化させるモノリシツク集積回路を得ら
れる。
的に書込み可能な固定記憶素子のアレイとその読
出し用又はプログラム用周辺回路を含み、チツプ
選択入力が非選択レベルの時出力と同時に周辺回
路の全部または一部を不活性化する事により消費
電力を選択時に比べ減少でき、且つ、プログラム
時にチツプ選択入力を非選択レベルとし、プログ
ラム端子をかねた出力端子から印加するプログラ
ム電力の一部により制御される回路により、不活
性化された周辺回路の内プログラムに必要な部分
を再び活性化させるモノリシツク集積回路を得ら
れる。
以下本発明の実施例を図面を参照して説明す
る。
る。
第１図はパワーダウンモードを有するＰ−
ROMの従来の例である。アドレス回路（ADD）
１、デコーダ／ドライバ回路（DD）３、メモリ
セル（MC）５、チツプイネーブル回路（CE）
２、パワー供給回路（PS）４、出力回路（OC）
７、プログラム用バツフア回路（PB）６からな
るブロツク図を示している。端子A1〜Ａo、CE1
〜CEn、O1〜Ｏjは各々アドレス入力、チツプイ
ネーブル入力、出力である。読み出しはアドレス
A1〜Ａoがアドレス回路（ADD）１を経てデコー
ダ／ドライバ回路（DD）３でデコードされ、メ
モリセル（MC）５の選択された語の内容が出力
回路（OC）７を経て出力O1〜ＯJに読出される
事で行なわれる。この時、チツプイネーブル入力
CE1〜CEnはチツプイネーブル回路CEを通じ、
出力回路の活性、不活性をコントロールし、CE1
〜CEnの一部はさらにパワー供給回路（PS）４
を通じADD，DD，OC等の周辺回路の消費電力
を非選択時には抑えて、不活性化するように制御
する。プログラムは、出力端子からブログラム電
力（例えばパルス状の定電流）を印加し、ブログ
ラム用バツフア回路PBやデコーダ／ドライバ回
路（DD）３の一部を使つて所望のパターンをメ
モリセルに書込む。
ROMの従来の例である。アドレス回路（ADD）
１、デコーダ／ドライバ回路（DD）３、メモリ
セル（MC）５、チツプイネーブル回路（CE）
２、パワー供給回路（PS）４、出力回路（OC）
７、プログラム用バツフア回路（PB）６からな
るブロツク図を示している。端子A1〜Ａo、CE1
〜CEn、O1〜Ｏjは各々アドレス入力、チツプイ
ネーブル入力、出力である。読み出しはアドレス
A1〜Ａoがアドレス回路（ADD）１を経てデコー
ダ／ドライバ回路（DD）３でデコードされ、メ
モリセル（MC）５の選択された語の内容が出力
回路（OC）７を経て出力O1〜ＯJに読出される
事で行なわれる。この時、チツプイネーブル入力
CE1〜CEnはチツプイネーブル回路CEを通じ、
出力回路の活性、不活性をコントロールし、CE1
〜CEnの一部はさらにパワー供給回路（PS）４
を通じADD，DD，OC等の周辺回路の消費電力
を非選択時には抑えて、不活性化するように制御
する。プログラムは、出力端子からブログラム電
力（例えばパルス状の定電流）を印加し、ブログ
ラム用バツフア回路PBやデコーダ／ドライバ回
路（DD）３の一部を使つて所望のパターンをメ
モリセルに書込む。
ところが、このままでは出力回路７のみを不活
性化させるチツプイネーブル端子がある場合には
よいが、すべてのチツプイネーブル端子がパワー
ダウンモードを有する場合は出力回路７は不活性
化するが、同時に、プログラムに必要な周辺回路
も不活性化してしまい、プログラムが出来ない。
性化させるチツプイネーブル端子がある場合には
よいが、すべてのチツプイネーブル端子がパワー
ダウンモードを有する場合は出力回路７は不活性
化するが、同時に、プログラムに必要な周辺回路
も不活性化してしまい、プログラムが出来ない。
第２図により本発明の実施例を説明する。ここ
では第１図の従来例に対し、プログラム端子つま
り出力端子O1〜Ｏjからもパワー供給回路（PS）
４を活性化出来るよう、PSを制御する出力を有
する制御回路（PD）８が設けられている。制御
回路（PD）８は次の点に注意して設計せねばな
らない。まず出力端子にプログラム電力が印加さ
れていない時つまり読み出し動作時には、その選
択、非選択動作時を通じ、論理１、０の全電圧域
（通常−0.5V〜＋5.5V）でPB８の出力は常に不活
性でなければならない。さらにプログラム時には
出力端子の電位はプログラム電力によつて一旦論
理電圧域より大きくなるが、記憶素子がプログラ
ムされると、論理電圧域内（＋5.5V以下）に下
がる可能性があり、その場合でもプログラム電力
が印加されている限り、PD８の出力は活性化さ
れたまま維持されねばならない。
では第１図の従来例に対し、プログラム端子つま
り出力端子O1〜Ｏjからもパワー供給回路（PS）
４を活性化出来るよう、PSを制御する出力を有
する制御回路（PD）８が設けられている。制御
回路（PD）８は次の点に注意して設計せねばな
らない。まず出力端子にプログラム電力が印加さ
れていない時つまり読み出し動作時には、その選
択、非選択動作時を通じ、論理１、０の全電圧域
（通常−0.5V〜＋5.5V）でPB８の出力は常に不活
性でなければならない。さらにプログラム時には
出力端子の電位はプログラム電力によつて一旦論
理電圧域より大きくなるが、記憶素子がプログラ
ムされると、論理電圧域内（＋5.5V以下）に下
がる可能性があり、その場合でもプログラム電力
が印加されている限り、PD８の出力は活性化さ
れたまま維持されねばならない。
つぎに第３図を参照して本発明の具体例を示
す。非選択時には、トランジスタQ5が不活性化
するように、そして非選択時のプログラムにおい
て、出力端子からパルス状の定電流（例えば
200mA）を印加した場合、その電流の１部（例
えば1mA）がトランジスタQ1に流れ、ダイオー
ドD1をブレークダウンさせ、トランジスタQ2，
Q3を活性化させ、抵抗R6，R7に流れ込む、その
時の抵抗R7の電位差がトランジスタQ5のしきい
値となるように、トランジスタQ1，Q2，Q3，
Q4，Q5および抵抗R1，R2，R3，R4，R5，R6，R7
ダイオードD1，D2を設定するとチツプイネーブ
ル端子が低（LOW）レベルの選択時にはＣ点は
高（High）レベルとなり、トランジスタQ5，Q8
は不活性化し、トランジスタQ9が活性化し周辺
回路つまりアドレス回路（ADD）１、デコー
ダ／ドライバ回路（DD）３、出力回路（OC）７
が活性化する為に正常な読出動作を行なうことが
出来る。次にチツプイネーブル端子が高レベルの
非選択時には、Ｃ点が低レベルとなりトランジス
タQ8が活性化し、トランジスタQ9が不活性化
し、周辺回路が不活性化されることによりパワー
ダウンモードとなる。そして非選択時のプログラ
ム動作は、出力端子から書込む書込み電流の一部
を利用しダイオードD1をブレークダウンさせる
電圧に達するとトランジスタQ5を活性化させ、
トランジスタQ8を不活性化し、トランジスタQ9
を活性化し、周辺回路が活性化する為、正常なプ
ログラム動作をなすことが出来る。
す。非選択時には、トランジスタQ5が不活性化
するように、そして非選択時のプログラムにおい
て、出力端子からパルス状の定電流（例えば
200mA）を印加した場合、その電流の１部（例
えば1mA）がトランジスタQ1に流れ、ダイオー
ドD1をブレークダウンさせ、トランジスタQ2，
Q3を活性化させ、抵抗R6，R7に流れ込む、その
時の抵抗R7の電位差がトランジスタQ5のしきい
値となるように、トランジスタQ1，Q2，Q3，
Q4，Q5および抵抗R1，R2，R3，R4，R5，R6，R7
ダイオードD1，D2を設定するとチツプイネーブ
ル端子が低（LOW）レベルの選択時にはＣ点は
高（High）レベルとなり、トランジスタQ5，Q8
は不活性化し、トランジスタQ9が活性化し周辺
回路つまりアドレス回路（ADD）１、デコー
ダ／ドライバ回路（DD）３、出力回路（OC）７
が活性化する為に正常な読出動作を行なうことが
出来る。次にチツプイネーブル端子が高レベルの
非選択時には、Ｃ点が低レベルとなりトランジス
タQ8が活性化し、トランジスタQ9が不活性化
し、周辺回路が不活性化されることによりパワー
ダウンモードとなる。そして非選択時のプログラ
ム動作は、出力端子から書込む書込み電流の一部
を利用しダイオードD1をブレークダウンさせる
電圧に達するとトランジスタQ5を活性化させ、
トランジスタQ8を不活性化し、トランジスタQ9
を活性化し、周辺回路が活性化する為、正常なプ
ログラム動作をなすことが出来る。
従つて、全てのチツプイネーブル端子がパワー
ダウン機能を有する場合、選択時には正常な読出
出し動作を行ない、非選択時周辺回路を不活性化
させパワーダウンモードとし、非選択時のブログ
ラム動作は出力端子より書込む書込み電流の一部
を利用して周辺回路を活性化させ正常なプログラ
ム動作が出来るようになる。
ダウン機能を有する場合、選択時には正常な読出
出し動作を行ない、非選択時周辺回路を不活性化
させパワーダウンモードとし、非選択時のブログ
ラム動作は出力端子より書込む書込み電流の一部
を利用して周辺回路を活性化させ正常なプログラ
ム動作が出来るようになる。
以上、説明したように、本発明はＰ−ROMの
大容量化へ進めるにつれ、チツプイネーブル端子
が少なくなり、読出しおよび書込み専用端子とパ
ワーダウンをコントロールする端子を共用した場
合においても、非選択時書込み端子から印加する
プログラム電力の一部により制御される回路によ
り、不活性化された周辺回路を活性化させ、正常
なプログラム動作をすることによりパワーダウン
モードを有する大容量のＰ−ROMを提供するこ
とが出来、本発明の効果は甚大である。
大容量化へ進めるにつれ、チツプイネーブル端子
が少なくなり、読出しおよび書込み専用端子とパ
ワーダウンをコントロールする端子を共用した場
合においても、非選択時書込み端子から印加する
プログラム電力の一部により制御される回路によ
り、不活性化された周辺回路を活性化させ、正常
なプログラム動作をすることによりパワーダウン
モードを有する大容量のＰ−ROMを提供するこ
とが出来、本発明の効果は甚大である。
なおヒユーズ式Ｐ−ROMにおいても本発明の
パワー供給回路を制御する出力を有する制御回路
を用いることによりパワーダウンモードを有する
大容量のＰ−ROMを提供することができ、ヒユ
ーズ式およびジヤンクシヨン式Ｐ−ROMにも本
発明は適用でき効果は甚大である。
パワー供給回路を制御する出力を有する制御回路
を用いることによりパワーダウンモードを有する
大容量のＰ−ROMを提供することができ、ヒユ
ーズ式およびジヤンクシヨン式Ｐ−ROMにも本
発明は適用でき効果は甚大である。
第１図は従来のパワースイツチモードを有する
Ｐ−ROMを説明する図、第２図は本発明の実施
例を示す図、第３図は本発明の具体例を示す図で
ある。 １……アドレス回路、２……チツプイネーブル
回路、３……デコーダ／ドライバ回路、４……パ
ワー供給回路、５……メモリセル、６……バツフ
ア回路、７……出力回路。
Ｐ−ROMを説明する図、第２図は本発明の実施
例を示す図、第３図は本発明の具体例を示す図で
ある。 １……アドレス回路、２……チツプイネーブル
回路、３……デコーダ／ドライバ回路、４……パ
ワー供給回路、５……メモリセル、６……バツフ
ア回路、７……出力回路。
Claims (1)
- 【特許請求の範囲】 １ 電気的に書込み可能な固定記憶素子とそのプ
ログラム回路を含み、チツプ選択入力が非選択レ
ベルの時に周辺回路を不活性化させることによ
り、パワーダウンモードとなる集積回路に於い
て、書込み端子に書込み電圧が印加された時に前
記チツプ選択入力のレベルにかかわらず周辺回路
を活性化させるようにしたことを特徴とする集積
回路。 ２ チツプ選択入力が非選択レベルの時出力と同
時に周辺回路の全部または一部を不活性化するこ
とにより上記パワーダウンを行ない、上記周辺回
路の活性化を書込み時にチツプ選択入力を非選択
レベルとし書込み端子をかねた出力端子に印加さ
れた書込み電圧により制御される回路により、不
活性化された周辺回路の内書込みに必要な部分を
再び活性化させるようにしたことを特徴とする特
許請求の範囲第１項に記載の集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469279A JPS5667964A (en) | 1979-11-08 | 1979-11-08 | Integrated circuit |
| US06/205,547 US4387449A (en) | 1979-11-08 | 1980-11-10 | Programmable memory device having reduced power consumption upon unselection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469279A JPS5667964A (en) | 1979-11-08 | 1979-11-08 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5667964A JPS5667964A (en) | 1981-06-08 |
| JPS6243280B2 true JPS6243280B2 (ja) | 1987-09-12 |
Family
ID=15368041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14469279A Granted JPS5667964A (en) | 1979-11-08 | 1979-11-08 | Integrated circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4387449A (ja) |
| JP (1) | JPS5667964A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857838B2 (ja) * | 1980-12-29 | 1983-12-22 | 富士通株式会社 | デコ−ド回路 |
| US4432070A (en) * | 1981-09-30 | 1984-02-14 | Monolithic Memories, Incorporated | High speed PROM device |
| US4467455A (en) * | 1982-11-01 | 1984-08-21 | Motorola, Inc. | Buffer circuit |
| JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5036493A (en) * | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
| US5197034A (en) * | 1991-05-10 | 1993-03-23 | Intel Corporation | Floating gate non-volatile memory with deep power down and write lock-out |
| US5280452A (en) * | 1991-07-12 | 1994-01-18 | International Business Machines Corporation | Power saving semsing circuits for dynamic random access memory |
| US5324992A (en) * | 1992-07-01 | 1994-06-28 | Carnegie Mellon University | Self-timing integrated circuits having low clock signal during inactive periods |
| US5812861A (en) * | 1995-06-22 | 1998-09-22 | Intel Corporation | Override signal for forcing a powerdown of a flash memory |
| KR100269313B1 (ko) * | 1997-11-07 | 2000-12-01 | 윤종용 | 대기시전류소모가적은반도체메모리장치 |
| JP4530464B2 (ja) * | 2000-03-09 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US6681332B1 (en) * | 2000-03-13 | 2004-01-20 | Analog Devices, Inc. | System and method to place a device in power down modes/states and restore back to first mode/state within user-controlled time window |
| US6781907B2 (en) * | 2002-06-06 | 2004-08-24 | Micron Technology, Inc. | Temperature compensated T-RAM memory device and method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4094012A (en) * | 1976-10-01 | 1978-06-06 | Intel Corporation | Electrically programmable MOS read-only memory with isolated decoders |
| GB1547730A (en) * | 1976-12-01 | 1979-06-27 | Raytheon Co | Monolithic intergrated circuit memory |
| JPS54128231A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Junction breakdown type p-rom |
-
1979
- 1979-11-08 JP JP14469279A patent/JPS5667964A/ja active Granted
-
1980
- 1980-11-10 US US06/205,547 patent/US4387449A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4387449A (en) | 1983-06-07 |
| JPS5667964A (en) | 1981-06-08 |
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