JPH0652475B2

JPH0652475B2 - 電子楽器

Info

Publication number: JPH0652475B2
Application number: JP2279113A
Authority: JP
Inventors: 昭夫日吉; 晧中田; 栄一郎青木
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1990-10-19
Filing date: 1990-10-19
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPH03141396A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は電子楽器に関するものであり、更に詳しくは
外部からの音を電子楽器内の書き込み・読み出し可能な
記憶装置に記憶させ、この記憶装置からその記憶内容を
演奏操作に対応して読み出して楽音を発生させるように
した電子楽器に関するものである。

〔従来の技術〕

特開昭４９−４４７３２号公報には、外部音サンプリン
グ方式の電子楽器が示されている。そこでは、アナログ
遅延回路からなるシリアルアクセス記憶回路に外部音信
号をアナログのまま記憶するようになっている。すなわ
ち、アナログ遅延回路の出力を入力側に帰還することに
より巡回型シフトレジスタと成し、これによりアナログ
波形信号をダイナミックに記憶する（シフトレジスタ内
で時々刻々と巡回させながら記憶する）ようにしてい
る。そのため、入力ゲート回路を介して外部音信号を取
り込むとき、遅延回路内に外部音サンプリング信号が一
通り書き込まれた時点で該ゲート回路をオフして取り込
みを終了しなければならない。そうしないと、既に書き
込まれた信号に対してその後に入力される外部音信号が
加算合成されてしまい、遅延回路に入力される信号がで
たらめになってしまうからである。そのために、遅延回
路の最終段の出力信号を信号検出回路で検出し、該遅延
回路の全段に信号が取り込まれたとき入力ゲート回路を
オフし、外部音信号の取り込みをストップするようにし
ている。

一方、特開昭５２−１２１３１３号公報には、楽音のア
タックからディケイまでの全波形に関するディジタル波
形データを波形メモリに予め記憶しておき、これを押鍵
に対応して読み出すことにより楽音信号を発生すること
が示されている。

特開昭５３−６１３２２号公報には、波形メモリに楽音
の１周期波形を記憶し、該波形メモリから読み出す波形
に対してエンベロープ波形を乗算することにより楽音の
音量エンベロープを付与することが示されている。

〔発明が解決しようとする課題〕

特開昭４９−４４７３２号公報に示された電子楽器にお
いては、アナログ遅延回路に波形信号を順次取り込み、
これを順次シフトして循環するようになっているので、
この遅延回路に対する信号の書き込みタイミングを格別
に制御する必要性がないものである。また、一旦記憶し
た波形信号を常にシフトし循環させて保持し、これを読
み出す場合は単にシフトクロック周波数を押圧鍵に対応
するものに設定するだけであるから、読み出しの際には
任意のサンプル点の信号が最初に出されてしまう。従っ
て、楽音の発音開始が必ずアタック部の最初になるとは
限らず、記憶した外部音の途中から発音されてしまうと
いう問題が生じる。また、アナログ遅延回路から出力し
た信号は単に押鍵操作に応じてゲート制御しているだけ
であるので、楽音の音量エンベロープの制御を自由に行
うことができない、という欠点があった。このように、
この特開昭４９−４４７３２号公報に示された電子楽器
は外部音サンプリング方式の電子楽器の初期のものであ
るため、実用化にあたっては大いに改善の余地があるも
のであった。

一方、特開昭５２−１２１３１３号公報や特開昭５３−
６１３２２号公報においては、アドレス信号によってラ
ンダムアクセス可能な波形メモリを使用して楽音波形を
読み出すことが示されている。しかし、使用する波形メ
モリ自体は、読み出し専用メモリであり、外部音を自由
にサンプリングできるものではなかった。従って、上述
のような従来の外部音サンプリング方式の電子楽器にお
ける欠点を改善することについての示唆は何も与えられ
ていなかった。

この発明は上述の点に鑑みなされたもので、種々の自然
楽器音と全く同様の高品質な楽音を発生することができ
るサンプリング方式の電子楽器において、音の立上がり
から正確に発音させることができるようにすることを目
的とすると共に、楽音の音量エンベロープ制御を自由に
行うことができるようにすることを目的とする。

〔課題を解決するための手段〕

この発明の電子楽器は、書込みと読出しが可能なランダ
ムアクセスメモリからなる記憶手段と、外部から入力さ
れる音の信号を所定サンプリング周期でサンプリングす
ることにより複数周期からなるディジタル波形データを
得て、これを前記記憶手段の書込みデータ入力に供給す
る供給手段と、書込みを指示するための操作手段と、外
部から入力される前記音の立上がりを検出する立上がり
検出手段と、前記操作手段により書込みが指示されたと
き、前記立上がり検出手段により検出した前記音の立上
がりに同期して書込み用アドレス信号の発生を所定の開
始アドレスから開始し、前記ディジタル波形データをこ
のアドレス信号によって指定された前記記憶手段内のア
ドレスに順次書き込み、他方、楽音信号発生指令に対応
して読出し用アドレス信号の発生を前記開始アドレスか
ら開始し、このアドレス信号によって指定された前記記
憶手段内のアドレスから前記ディジタル波形データを順
次読み出すアドレス信号発生手段と、前記記憶手段から
読み出された波形データに基づき得られる楽音信号に対
して音量エンベロープを付与するエンベロープ付与手段
とを具えたことを特徴とするものである。

更に、第２の発明に係る電子楽器は、前記立上がり検出
手段に対する前記音の信号入力タイミングよりも前記記
憶手段に対する前記ディジタル波形データの供給タイミ
ングを所定時間遅らせる遅延手段を具えることを特徴と
するものである。

〔作用〕

第１の発明によれば、アドレス信号発生手段は、操作手
段により書込みが指示されたとき直ちに書込み用アドレ
ス信号を発生して記憶手段への波形データの書込み動作
を行うのではなく、立上がり検出手段による外部音の立
上がり検出に同期して書込み用アドレス信号の発生を所
定の開始アドレスから開始する。従って、外部からサン
プリングした音の立上がりに同期して該音のディジタル
波形データが所定の開始アドレスから記憶手段に記憶さ
れる。また、アドレス信号発生手段は楽音信号発生指令
に対応して読出し用アドレス信号の発生を前記所定の開
始アドレスから開始し、このアドレス信号によって指定
された前記記憶手段内のアドレスから前記ディジタル波
形データを順次読み出す。その結果、楽音信号発生指令
に対応して直ちに音の立上り部分から正しく読出しが行
われることになり、楽音信号発生指令に対応して正しく
楽音信号を発生することができる。また、読み出された
波形データに基づき得られる楽音信号に対して音量エン
ベロープを付与するようにすることにより、外部音サン
プリング方式の電子楽器としての演奏性能を一層高める
ことができる。

更に第２の発明によれば、遅延手段により、立上がり検
出手段に対する外部音の信号入力タイミングよりも記憶
手段に対するディジタル波形データの供給タイミングが
所定時間遅らされる。これにより、立上がり検出手段に
おける音の立上がり検出に要する時間を確保することが
でき、音の立上がり検出以前に、記憶手段に対してディ
ジタル波形データが供給されないようにすることができ
る。外部より入力された音のディジタル波形データを、
その先頭をカットすることなく、先頭から正確に記憶手
段に書き込むことができる。従って、立上がり検出の際
の回路動作等の時間遅れを考慮した書込みが行われるこ
とになり、その結果、楽音信号発生指令に対応して音の
立上り部分から正しく読出しが行われることになり、楽
音信号発生指令に対応して正しく楽音信号を発生するこ
とができる。

〔実施例〕

以下、添付図面を参照してこの発明の一実施例につき詳
細に説明しよう。

第１図はこの発明に係る電子楽器の一実施例を示す概略
ブロック図であり、この電子楽器の機能は、記憶装置４
に外部からの楽器音を記憶させる楽器音書き込み動作と
この楽器音書き込み動作によって記憶装置４に記憶され
た楽器音を押下鍵に対応するレートで読み出して楽音を
発生する楽器音読み出し動作とに大別される。この楽器
音書き込み動作と楽器音読み出し動作とを制御する機能
を有する部分が制御回路７である。制御回路７には上記
した電子楽器の２つの機能を指定する機能指定スイッチ
ＳＷが付設されており、この機能指定スイッチＳＷの可
動接点Ｐを楽器音書き込み動作指定接点Ｗに設定すると
図示していないが制御回路７から電子楽器の各部分（書
き込み装置１や読み出し装置３等）に対し書き込み指定
信号ＷＳが出力され、電子楽器全体が楽器音書き込み動
作に備える。また、機能指定スイッチＳＷの可動接点Ｐ
を楽器音読み出し動作指定接点Ｒに設定すると制御回路
７から電子楽器の各部分に読み出し指定信号ＲＳが出力
され、電子楽器全体が楽器音読み出し動作に備える。ま
た、機能指定スイッチＳＷの可動接点Ｐを記憶内容保持
指定接点Ｋに設定すると図示していないが制御回路７か
ら電子楽器の記憶装置４に対し記憶内容保持信号ＫＳが
出力され、これにより記憶装置４は記憶している楽器音
を保持する。これは、後述する様に記憶装置４として複
数の書き込み読み出し可能なランダムアクセスメモリを
使用しているため、通常電子楽器のメインスイッチ（例
えば電源スイッチ）をオフにすると記憶装置４に記憶さ
れた内容が消滅してしまうことになる。この実施例では
この記憶内容の消滅を防止するため制御回路７の機能指
定スイッチＳＷに記憶内容保持指定接点Ｋを設け、電子
楽器のメインスイッチをオフにした場合でも記憶装置４
に記憶された楽器音を保持する様に構成されている。次
に楽器音書き込み動作と楽器音読み出し動作に分けて、
その概略を説明する。

楽器音書き込み動作制御回路７に付設されている機能指定スイッチＳＷの可
動接点Ｐを楽器音書き込み動作指定接点Ｗに設定すると
前記した様に制御回路７から書き込み指定信号ＷＳが出
力され電子楽器は楽器音書き込み動作に備える。書き込
み装置１には、外部からの楽器音を入力するための楽器
音入力装置（例えば、マイクロホンや後述する実施例の
様にテープレコーダ等）が内蔵されており、この楽器音
入力装置に順に入力される複数の楽器音が適宜のディジ
タル信号の楽器音データＴＤ群にそれぞれ変換されて記
憶装置７に記憶される。尚、後述するとこの発明の実施
例では、記憶装置４は複数のランダムアクセスメモリで
構成されており、ディジタル信号に変換された１つの楽
器音データＴＤを書き込む場合のランダムアクセスメモ
リの指定は書き込み装置１が行い、更にその指定された
ランダムアクセスメモリにおけるアドレス指定に関して
は、読み出し装置３を併用している。即ち、前記した様
に読み出し装置３は書き込み動作指定信号ＷＳを受けて
書き込み動作に備えており、書き込み装置１において楽
器音書き込み動作が開始されると同時にその楽器音を書
き込むための一定速度のアドレス信号ＡＤを順次出力す
る様に構成されている。以上に述べた動作によって順次
複数の楽器音がディジタル信号化（ＴＤ群）されて記憶
装置４の各ランダムアクセスメモリに記憶される。

楽器音読み出し動作制御回路７に付設されている機能指定スイッチＳＷの可
動接点Ｐを楽器音読み出し指定接点Ｒに設定すると、前
記した様に制御回路７から読み出し指定信号ＲＳが出力
され電子楽器は楽器音読み出し動作に備える。この状態
で演奏者が電子楽器の鍵盤部においてある鍵を押鍵する
と鍵盤回路２はその押下鍵に対応する１本の出力線に論
理値“１”を出力する。読み出し装置３は読み出し指定
信号ＲＳを受けて楽器音読み出し動作に備えており、押
下鍵に対応したアドレス信号ＡＤを順次出力する。後述
する実施例では、このアドレス信号ＡＤは記憶装置４を
構成している複数のランダムアクセスメモリのうち１つ
のランダムアクセスメモリを指定する機能を含んでお
り、この指定された１つのランダムアクセスメモリに記
憶されている楽器音データＴＤを押下鍵に対応するレー
トで楽音波形ＭＷとして読み出しキーヤ５に出力する。
キーヤ５は押鍵と同時に鍵盤回路２から出力されるキー
オン信号ＫＯＮを受けて、楽音波形ＭＷに適宜の音量エ
ンベロープを付与する機能を有している。ここで、キー
オン信号ＫＯＮとは鍵盤部においてある鍵が押鍵されて
いることを表わす信号である。従って、キーヤ５におい
て適宜の音量エンベロープが楽音波形ＭＷに付与され、
この楽音波形ＭＷがアンプ・スピーカ等から成るサウン
ドシステム６に入力され楽音として発音される。ここ
で、キーヤ５とサウンドシステム６が前記した楽音発生
装置を構成している。

次に第２図に示す実施例によって、更にこの発明につい
て詳細に説明する。尚、この明細書に添付する図面で
は、アンド回路、オア回路、ナンド回路はそれぞれ第３
図(A)〜(C)に示す表示方法により表わされており、第３
図(A)〜(C)は各論理素子に信号ａ，ｂが入力されている
ことを示している。

第２図に示す様に、書き込み装置１は、外部からの楽器
音を電子楽器に入力するための楽器音入力装置として２
つの再生ヘッド１Ｈ，２Ｈを有するテープレコーダ１０
１を設えている。テープレコーダ１０１の第１再生ヘッ
ド１Ｈの出力端子は増幅器１０５、低域フィルタ１０
６、全波整流器１０７、検波回路１０８をそれぞれ介し
て比較器１０９の入力端子Ｂに接続されている。比較器
１０９の入力端子Ａには可変直流電圧源Ｅが接続されて
おり、比較器１０９の出力端子は遅延回路１１０を介し
てワンショット１１１の入力端子に接続されている。ワ
ンショット１１１の出力端子は、一方においてアンド回
路１１２の入力側に接続され、他方において読み出し装
置３のオア回路３０７の入力側に接続されている。ここ
で、第２図ではワンショット１１１の出力するパルス信
号をＯＳとして表示している。アンド回路１１２の出力
端子はカウンタ１１４の計数入力端子Ｃ_ｉに接続されて
おり、カウンタ１１４のリセット端子Ｒにはワンショッ
ト１１３の出力端子が接続されている。このワンショッ
ト１１３は制御回路７から出力される書き込み指令信号
ＷＳを受けてパルスを１つ出力する。カウンタ１１４の
各出力線は、一方においてデコーダ１１６の各入力端子
に接続されており、他方においてナンド回路１１５を介
してアンド回路１１２の入力側に接続されている。デコ
ーダ１１６の８ビット（８本）の出力線は記憶装置４の
セレクタ４０１の入力端子Ａに接続されている。

テープレコーダ１０１の第２再生ヘッド２Ｈの出力端子
は低域フィルタ１０２を介してサンプルホールド回路１
０３の入力側に接続されており、サンプルホールド回路
１０３の出力側はアナログ・ディジタル変換器（以後Ａ
／Ｄコンバータと称する。）１０４の入力側に接続され
ている。Ａ／Ｄコンバータ１０４の８ビットの出力線は
それぞれ記憶装置４の各ランダムアクセスメモリＲＡＭ
１〜ＲＡＭ８（以後、単にＲＡＭ１〜ＲＡＭ８と称す
る。）の各入力端子Ｔ５に接続されている。

以上が書き込み装置１の構成であるが、ここでテープレ
コーダ１０１の第１再生ヘッド１Ｈと第２再生ヘッド２
Ｈは０．５秒の時間差をもってテープＴＰの同一部分を
再生する様にテープ走行速度及び２つの再生ヘッド１
Ｈ，２Ｈの距離が設定されている。また、テープレコー
ダ１０１にセットされているテープＴＰには、第４図に
示す様に音高が、D₀，F₀，G₀ ^#，B₀，D₁，F₁，G₁ ^#，B₁の
所望の同一楽器音が互いに７秒以上の間隔をあけて録音
されている。更に、比較器１０９は入力端子Ａに入力さ
れている可変直流電圧源Ｅの出力電圧Ｖ_thと入力端子Ｂ
に入力される検波回路１０８の週力電圧Ｖ_TDと比較し、
Ｖ_TD＞Ｖ_thの場合に限って論理値“１”を出力する様に
構成されている。

又、サンプルホールド回路１０３には後述するクロック
パルスφ₁₀が入力されており、クロックパルスφ₁₀のタ
イミングで低域通過フィルタ１０２の出力するアナログ
信号をサンプルホールドする。

鍵盤回路２の各出力線は読み出し装置３のキーコード発
生回路３０１の入力側に接続されており、キーコード発
生回路３０１は第２図に示す様に押下鍵を表わす全体で
１２ビットのキーコードを出力し、その上位８ビットが
前記した記憶装置４のセレクタ４０１の入力端子Ｂに入
力されその下位４ビットがクロックセレクタ３０３の入
力端子Ａに入力されている。クロックセレクタ３０３に
は、クロック発生器３０２の出力するクロックパルスφ
_Co,φ_Co ^#,φ_Do,φ_Do ^#がそれぞれ入力されており、更に
クロックセレクタ３０３の入力端子Ｆには書き込み指令
信号ＷＳが入力されている。クロックセレクタ３０３の
出力端子はリングカウンタ304 の計数入力端子Ｃ_ｉに接
続されており、リングカウンタ３０４の出力端子ＯＰ１
はカウンタ３０５の計数入力端子Ｃ_ｉに接続されてい
る。また、リングカウンタ３０４の出力端子ＯＰ２は、
図示しないが書き込み装置１のサンプルホールド回路１
０３及び記憶装置４の各ＲＡＭ１〜ＲＡＭ８の入力端子
Ｔ４とラッチ回路４０２に接続されている。（ここで、
第２図ではリングカウンタ３０４の出力端子ＯＰ１の出
力する信号をクロックパルスφ₁,出力端子ＯＰ２の出力
する信号をクロックパルスφ₁₀で示している。）カウン
タ３０５はその計数値を１７ビットの２進数として出力
し、各出力線は一方において記憶装置４のＲＡＭ１〜Ｒ
ＡＭ８の各アドレス信号入力端子Ｔ３にそれぞれ接続さ
れ、他方においてアンド回路３０６の入力側に接続され
ている。アンド回路３０６の出力側はＲＳ型フリップフ
ロップ３０８のセット端子Ｓに接続され、このフリップ
フロップ３０８のリセット端子Ｒには鍵盤回路２からの
キーオン信号ＫＯＮと書き込み装置１のワンショット１
１１のパルス信号ＯＳがオア回路３０７を介して入力さ
れている。このＲＳ型フリップフロップ３０８の出力端
子Ｑはカウンタ３０５のリセット端子Ｒに接続されてい
る。

以上が読み出し装置３の構成であるが、ここで、クロッ
ク発生器３０２は音高C_o，C_o ^#，D_o，D_o ^#の本来ピッチの
２５６０倍の周波数のクロックパルスφ_Co,φ_Co ^#,φ_Do,
φ_D ^#を出力する機能を有している。また、クロックセレ
クタ３０３は楽器音書き込み動作時には書き込み指令信
号ＷＳを受けて上記したクロック発生器３０２の出力す
る４つのクロックパルスφ_Co,φ_Co ^#,φ_Do,φ_Do ^#からク
ロックパルスφ_Doを選択して出力し、また楽器音読み出
し動作時にはキーコード発生回路３０１の出力する１２
ビットのキーコードのうち下位４ビットの信号（クロッ
クセレクト信号）を入力端子Ａに受けて、この４ビット
の入力信号によって定められる１個のクロックパルスを
４つのクロックパルスφ_Co〜φ_Do ^#のなかから選択して
出力する。

記憶装置４は、セレクタ４０１と８個のＲＡＭ１〜ＲＡ
Ｍ８とラッチ回路４０２、ディジタル・アナログ変換器
（以後Ｄ／Ａコンバータと略称する。）４０３で構成さ
れている。各ＲＡＭ１〜ＲＡＭ８の入力端子Ｔ２には書
き込み指令信号ＷＳ（論理値“１”）と読み出し指令信
号（論理値“０”）が制御回路７から入力されており、
この両指令信号ＷＳ，ＲＳに従って各ＲＡＭ１〜ＲＡＭ
８は書き込み動作と読み出し動作を行う様に構成されて
いる。更に、各ＲＡＭ１〜ＲＡＭ８の動作期間指定入力
端子Ｔ４には、読み出し装置３のリングカウンタ３０４
の出力端子ＯＰ２から出力されるクロックパルスφ₁₀が
入力されており、各ＲＡＭ１〜ＲＡＭ８はこのクロック
パルスφ₁₀の出力される期間に限って動作可能の状態に
なる様に構成されている。また、セレクタ４０１の８ビ
ット（８本）の出力線はそれぞれ対応する１個のＲＡＭ
（１〜８）の入力端子Ｔ１に接続されており、各ＲＡＭ
１〜ＲＡＭ８はその入力端子Ｔ１に論理値１が入力され
るとクロックパルスφ₁₀が動作期間指定入力端子Ｔ４に
入力されているタイミングに限って動作状態になる様に
構成されている。即ち、ＲＡＭ１〜ＲＡＭ８は、その入
力端子Ｔ２に入力されている論理値（ＷＳ＝論理値
“１”、ＲＳ＝論理値“０”）に従って書き込み動作又
は読み出し動作が選択されるが、その実際の動作は入力
端子Ｔ１に論理値“１”が入力されたＲＡＭに限定さ
れ、更にその書き込み動作又は読み出し動作の動作期間
は動作期間指定入力端子Ｔ４にクロックパルスφ₁₀が入
力されるタイミングに限定される。更に、前記した様に
書き込み装置１のＡ／Ｄコンバータ１０４の出力する８
ビットの楽器音ディジタルデータＴＤが各ＲＡＭ１〜Ｒ
ＡＭ８の入力端子Ｔ５に入力され、読み出し装置３のカ
ウンタ３０５の出力する１７ビットの計数値がアドレス
信号ＡＤとして各ＲＡＭ１〜ＲＡＭ８の入力端子Ｔ３に
入力されている。また、各ＲＡＭ１〜ＲＡＭ８の各出力
端子Ｔ６は８本の出力線（８ビット）で構成され、クロ
ックパルスφ₁₀が入力されているラッチ回路４０２の入
力側に接続されている。ラッチ回路４０２の出力側はＤ
／Ａコンバータ４０３の入力側に接続されており、Ｄ／
Ａコンバータ403 の出力側はキーヤ５の電圧制御型増幅
器５０２の入力側に接続されている。

以上が記憶装置４の構成と各ＲＡＭ１〜ＲＡＭ８の機能
の概略であるが、更にここでラッチ回路４０２はクロッ
クパルスφ₁₀のタイミングで入力される信号をラッチす
る様に構成されている。

また、キーヤ５は電圧制御型増幅器５０２とこれに制御
用電圧を出力するエンベロープ波形発生器５０１と電圧
制御型増幅器５０２の出力側に設けられた低域通過フィ
ルタ５０３で構成されている。

低域通過フィルタ５０３の出力側はアンプ・スピーカ等
から成るサウンド・システム６に接続されている。

また、制御回路７は、その機能指定スイッチＳＷを書き
込み指令接点Ｗに設定すると書き込み指令信号ＷＳとし
て論理値“１”を出力し、機能指定スイッチＳＷを読み
出し指令接点Ｒに設定すると読み出し指令信号ＲＳとし
て論理値“０”を出力する様に構成されている。

以上の構成を有するこの実施例の動作を楽器音書き込み
動作と楽器音読み出し動作に分けて詳細に説明する。

楽器音書き込み動作楽器音書き込み動作を行なう場合には、先ず第４図に示
す様に、音高D₀，F₀，G₀ ^#，B₀，D₁，F₁，G₁ ^#，B₁の所望
の楽器音を互いに７秒以上の間隔をあけて録音したテー
プＴＰを書き込み装置１のテープレコーダ１０１にセッ
トする。次に、制御回路７の機能指定スイッチＳＷを楽
器音書き込み動作指定接点Ｗに設定する。これによっ
て、制御回路７から書き込み指令信号ＷＳとして論理値
“１”が出力される。この書き込み指令信号ＷＳ（論理
値“１”）は、書き込み装置１のワンショット１１３の
トリガ端子及び読み出し装置３のクロックセレクタ３０
３及び記憶装置４のセレクタ401 のセレクト指令端子Ｓ
と各ＲＡＭ１〜ＲＡＭ８の入力端子Ｔ２に入力され、各
部分は楽器音書き込み動作に備える。

即ち、書き込み装置１のワンショット１１３は書き込み
指令信号ＷＳを受けてパルスを１つ出力し、カウンタ１
１４はそのリセット端子Ｒにこのパルスを受けてその内
容を全て“０”の状態にリセットする。

また、読み出し装置３のクロックセレクタ303 は入力端
子Ｆに書き込み指令信号ＷＳを受けて、クロック発生器
３０２の出力する４つのクロックパルスφ_Co,φ_Co ^#,φ
_Do,φ_Do ^#からクロックパルスφ_Doを選択して出力パルス
φ_sとして出力する。即ち、クロックセレクタ３０３は
第７図に示す構成を有しており、入力端子Ｆに書き込み
指令信号ＷＳ（論理値“１”）が入力されると、この論
理値“１”がインバータ３６で論理値“０”に反転され
た後アンド回路３１〜３４に入力される。従って、アン
ド回路３１〜３４は全て遮断状態になる。アンド回路３
５には、上記書き込み指定信号ＷＳ（論理値“１”）が
直接入力されるため、アンド回路３５においてアンド条
件が成立してアンド回路３５は導通状態になる。従っ
て、クロックセレクタ３０３は、アンド回路３５に入力
されているクロック発生器３０２の出力するパルスφ_Do
を出力パルスφ_sとしてアンド回路35とオア回路37を介
して出力する。この出力パルスφ_s(φ_Do)がリングカウ
ンタ３０４の計数入力端子Ｃ_ｉに入力される。ここで、
リングカウンタ３０４は１０のステージを有するリング
カウンタで構成されており、出力端子ＯＰ１からは第１
ステージの内容が出力され、出力端子ＯＰ２からは第１
０ステージの内容が出力される様に構成されている。即
ち、リングカウンタ３０４はその入力端子Ｃ_ｉに入力さ
れる出力パルスφ_s(φ_Do)を第８図に示す様に各ステー
ジで１／10分周して出力する機能を有しており、出力端
子ＯＰ１とＯＰ２から第８図に示すタイミングでそれぞ
れクロックパルスφ₁とφ₁₀を出力する様に構成されて
いる。このうちクロックパルスφ₁₀は書き込み装置１の
サンプルホールド回路１０３及び記憶装置４の各ＲＡＭ
１〜ＲＡＭ８の入力端子Ｔ４とラッチ回路４０２にそれ
ぞれ順次入力される。

記憶装置４のセレクタ４０１はセレクト指定入力端子Ｓ
に書き込み指令信号ＷＳを受けて入力端子Ａに入力され
る信号を出力する様にセットされる。

また、記憶装置４の各ＲＡＭ１〜ＲＡＭ８は入力端子Ｔ
２に書き込み指令信号ＷＳを受けて書き込み可能の状態
にセットされる。

次に、テープレコーダ１０１を作動させると、前記した
様にその再生ヘッド１Ｈ，２ＨはテープＴＰの同一部分
を０．５秒の時間差をもって再生する。従って、第１再
生ヘッド１Ｈの出力する第１アナログ再生信号と第２再
生ヘッド２Ｈの出力する第２アナログ再生信号とは第５
図(A)、(E)にそれぞれ示す様に０．５秒の時間差をもっ
て出力される。ここではテープＴＰに録音されている音
高D₀の楽器音の書き込み動作について、主に説明する
が、他の楽器音（音高Ｆ₀,…Ｂ_１）の場合も全く同様の
動作によって書き込まれる。即ち、第１再生ヘッド１Ｈ
の出力する第１アナログ再生信号は増幅器１０５によっ
て適宜に増幅（例えば、 1000 倍程度）され、低域通過
フィルタ１０６によって高調波成分（例えば周波数４
_KHz以上）が除去された後、全波整流器１０７に入力さ
れる。全波整流器１０７は低域通過フィルタ１０６の出
力する第１アナログ再生信号を全波整流して検波回路10
8 に出力する。全波整流器１０７の出力電流は、第６図
に示す様に検波回路１０８においてダイオード１１を介
してコンデンサ１２を徐々に放電する。従ってコンデン
サ１２の端子ａの電圧Ｖ_TDは徐々に上昇する。

この出力電圧Ｖ_TDは比較器１０９の入力端子Ｂに印加さ
れており、更に前記した様に比較器109 の入力端子Ａに
は可変直流電圧源Ｅの出力電圧Ｖ_thが印加されている。
比較器１０９は前記した様に入力端子Ａ，Ｂに印加され
ている両電圧Ｖ_TD，Ｖ_thがＶ_TD＞Ｖ_thの状態になると論
理値“１”を出力するように構成されている。ここで、
テープレコーダ１０１の第１再生ヘッド１Ｈが第１の楽
器音（Ｄ₀）の再生を開始してから、検波回路108の出力
電圧Ｖ_TDが可変直流電圧Ｅの出力電圧Ｖ_thよりも大きく
なり比較器１０９が論理値“１”を出力するまでに要す
る時間Ｔ１(第５図参照)は通常非常に短い。遅延回路１
０９は、比較器１０９の出力する論理値“１”を受け時
間Ｔ２だけ遅延してこの論理値“１”を出力する様に構
成されており、更に、第５図に示す様に時間Ｔ１と時間
T2の和が正確に０５秒になる様に遅延回路１１０の遅延
時間が設定されている。

ワンショット１１１は、第５図(D)に示す様に遅延回路
１１０の出力する論理値“１”を受けて、パルス幅が７
秒のパルス信号ＯＳを１つ発生する様に構成されてい
る。上記した様に、時間Ｔ１と時間Ｔ２の和が０．５秒
になる様に遅延回路１１の遅延時間が設定されているた
め、パルス信号ＯＳの発生は第１アナログ再生信号が出
力され始めてから正確に０．５秒経過した後に生じる。
また、前記した様に、テープレコーダ１０１の第２再生
ヘッドはテープＴＰの同一部分を第１再生ヘッド1Hの再
生動作よりも０．５秒遅延して再生する様に構成されて
いるため、第５図に示す様にパルス信号ＯＳの発生と同
時に第２再生ヘッドが第２アナログ再生信号の出力を開
始する。このパルス信号OSは、一方においてアンド回路
１２に入力され他方において読み出し装置３のオア回路
３０７に入力されている。この時、前記した様に書き込
み装置１のカウンタ１１４は、楽器音書き込み動作に備
えてリセット（ワンショット１１３が、書き込み指令信
号ＷＳを受けてパルスを１つ発生し、これによってカウ
ンタ１１４がリセットされる。）されており、その内容
が全て“０”の状態に保持されている。従って、カウン
タ１１４の各出力線は論理値“０”を出力しており、ナ
ンド回路115 は論理値“１”を出力している。従って、
この時アンド回路１１２のアンド条件が成立して、アン
ド回路１１２はワンショット１１１の出力するパルス信
号ＯＳを受けて７秒間論理値“１”を出力する。カウン
タ１１４はこの論理値“１”を計数し、その内容を計数
値０から計数値１に変化させる。デコーダ１１６はこの
計数値１を受けてこれをデコードし、８本の出力線のう
ちの第１番目の出力線に限って論理値“１”を出力す
る。

デコーダ１１６の８本の出力線は記憶装置４のセレクタ
４０１の入力端子Ａに接続されており、セレクタ４０１
は前記した様に書き込み指令信号ＷＳを受けて入力端子
Ａに入力された信号を出力する様にセットされている。
従って、セレクタ４０１は８本の出力線のうち第１番目
の出力線に限って論理値“１”を出力し、この第１番目
の出力線はＲＡＭ１の入力端子Ｔ１に入力されているた
め、ＲＡＭ１が動作可能の状態にセットされる。以上の
動作によって楽器音（Ｄ0）を書き込む場所として記憶
装置４のＲＡＭ１が指定された訳である。

書き込み装置１のワンショット１１１から出力されるパ
ルス信号ＯＳは、前記した様に他方において読み出し装
置３のオア回路３０７を介してＲＳ型フリップフロップ
３０８のリセット端子Ｒに入力される。従って、ＲＳ型
フリップフロップ３０８は出力端子Ｑから論理値“０”
を出力し、これがカウンタ３０５のリセット端子Ｒに入
力される。従って、カウンタ３０５はこの時点でリセッ
ト状態が解除される。

前記した様に、クロックセレクタ３０３は書き込み指令
信号ＷＳを受けてクロックパルスφ_Doを出力パルスφ_s
として選択して出力している。この出力パルスφ
_s(φ_Do)がリングカウンタ３０４を介して、第８図に示
す様にこの出力パルスφ_s(φ_Do)を1/10分周したクロッ
クパルスφ₁がカウンタ305の計数入力端子Ｃ_ｉに入力さ
れている。これによって、カウンタ３０５は計数値０か
ら出力パルスφ_s(φ_Do)の計数を開始し、この計数値が
１７ビットのアドレス信号ＡＤとして順次記憶装置４内
のＲＡＭ１〜ＲＡＭ８の入力端子Ｔ３に入力される。こ
れによって、記憶装置４のＲＡＭ１〜ＲＡＭ８に楽器音
(D₀)を書き込むためのアドレス信号ＡＤが発生される訳
であるが、前記した様に楽器音(D₀)を書き込む場所とし
てＲＡＭ１が指定されているためこのアドレス信号ＡＤ
に従ってＲＡＭ１に楽器音(D₀)が書き込まれる。

即ち、書き込み装置１のテープレコーダ１０１の第２再
生ヘッド２Ｈから出力される第２アナログ再生信号（第
５図に示す様に第１再生ヘッド１Ｈの出力するアナログ
再生信号よりも０．５秒遅れて出力される。）は、低域
通過フィルタ１０２によって高調波成分（例えば周波数
４KHz 以上の高調波成分）が除去された後、サンプルホ
ールド回路１０３に入力される。サンプルホールド回路
１０３は読み出し装置３内のリングカウンタ304 内の出
力端子ＯＰ２から出力されるクロックパルスφ₁₀（第８
図参照）のタイミングで順次この第２アナログ再生信号
をサンプルホールドする。サンプル回路１０３の出力す
る第２アナログ再生信号のサンプル値はＡ／Ｄコンバー
タ１０４で８ビットの楽器音ディジタルデータＴＤに変
換された後、記憶装置４の各ＲＡＭ１〜ＲＡＭ８の入力
端子Ｔ５に入力される。これによって、楽器音ディジタ
ルデータＴＤはクロックパルスφ₁₀のタイミングでＲＡ
Ｍ１に順次記憶されるのである。

以上の説明から明らかな様にこの発明の電子楽器の楽器
音書き込み動作は次の様なものである。即ち、テープレ
コーダ１０１の第１再生ヘッド1Hの出力する第１アナロ
グ再生信号の立上り部分を処理して第１アナログ再生信
号から０．５秒経過した後にパルス幅７秒のパルス信号
ＯＳを形成する。このパルス信号ＯＳの発生によって記
憶装置４内のＲＡＭ１を楽器音(D₀)を記憶させるメモリ
として指定し、更にこのパルス信号ＯＳの発生と同期し
てＲＡＭ１〜ＲＡＭ８にアドレス信号ＡＤを発生させ
る。更に、第１アナログ発生信号の発生からパルス信号
ＯＳと同様に０．５秒経過した後にテープレコーダ１０
１の第２再生ヘッド2Hから楽器音(D₀)の第２アナログ再
生信号を発生させ、これをサンプルホールド回路１０３
においてクロックパルスφ₁₀のタイミングで順次サンプ
リングホールドする。このサンプルホールド値がA/D コ
ンバータ１０４によって楽器音ディジタルデータＴＤに
変換された後、ＲＡＭ１〜ＲＡＭ８の入力端子Ｔ５に順
次入力される。従って、ＲＡＭ１の各アドレスにこの楽
器音ディジタルデータＴＤがＲＡＭ１の入力端子Ｔ４に
入力されているクロックパルスφ₁₀のタイミングで順次
記憶される。次に第９図に示すタイミングチャートによ
って、上記した楽器音ディジタルデータＴＤの書き込み
のタイミングについて詳細に説明する。

第１アナログ再生信号が出力されてから０．５秒経過す
ると（時刻t₀）、第９図に示す様に時刻t₀においてワン
ショット１１１からパルス信号ＯＳが出力され更に第２
再生ヘッド２Ｈから第２アナログ再生信号が出力され
る。パルス信号ＯＳの発生によって、前記した様に記憶
装置４のＲＡＭ１だけが書き込み可能の状態にセットさ
れ、読み出し装置３のカウンタ３０５がクロックパルス
φ₂の計数を開始しその計数値をアドレス信号ＡＤとし
て出力し始める。

ここで、第９図に示す時刻ｔ_１においてクロックパルス
φ₁₀が出力されるとサンプルホールド回路１０３は第２
アナログ再生信号の波高値をサンプルホールドし、この
サンプル値がＡ／Ｄコンバータ１０４に入力される。Ａ
／Ｄコンバータ１０４はこのサンプル値を時刻ｔ₂〜ｔ₃
の間に８ビットの楽器音ディジタルデータＴＤに変換し
て記憶装置４のＲＡＭ１〜ＲＡＭ８の入力端子Ｔ５に出
力する。

また、時刻ｔ₂においてクロックパルスφ_１が出力され
るとカウンタ３０５はその計数値を“０”から“１”に
変化させ、この計数値１がアドレス信号ＡＤとして記憶
装置４の各ＲＡＭ１〜ＲＡＭ８のアドレス信号入力端子
Ｔ３に入力される。前記した様に、この時ＲＡＭ１だけ
が書き込み可能の状態にセットされているため、ＲＡＭ
１の第１アドレスが時刻ｔ_１においてサンプルホールド
回路１０３によってサンプルホールドされた値を記憶す
る場所として指定される。時刻ｔ_３において再びクロッ
クパルスφ₁₀が出力されると、このクロックパルスφ₁₀
がＲＡＭ１の入力端子Ｔ４に入力されるため、この時刻
ｔ_３においてＲＡＭ１の第１アドレスに前記した第２ア
ナログ再生信号のサンプル点が記憶される。このときＡ
／Ｄコンバータ１０４の出力（楽器音ディジタルデータ
ＴＤ）が時刻ｔ_２〜ｔ_３の間に安定するため正確な値の
楽器音ディジタルデータＴＤがＲＡＭ１の第１アドレス
に記憶される。

また、時刻ｔ_３においては。上記したＲＡＭ１の第１ア
ドレスにおける記憶動作と並行してサンプルホールド回
路１０３が第２アナログ再生信号を新たにサンプルホー
ルドする。時刻ｔ_４〜時刻ｔ_５の間にこのサンプル値は
Ａ／Ｄコンバータ１０４によって安定した８ビットの楽
器音ディジタルデータＴＤに変換され、記憶装置４の各
RAM1〜ＲＡＭ８の入力端子Ｔ５に入力される。

次に、時刻ｔ_４においてクロックパルスφ_１が出力され
るとカウンタ３０５はその計数値を１から２に変化さ
せ、この計数値２がアドレス信号ＡＤとして記憶装置４
の各ＲＡＭ１〜ＲＡＭ８のアドレス信号入力端子Ｔ３に
入力される。従って、時刻t₃においてサンプルホールド
回路１Ｃ３によってサンプルホールドされたサンプル値
を記憶するメモリとしてＲＡＭ１の第２アドレスが指定
される。従って、時刻ｔ_５においてクロックパルスφ₁₀
が再び出力されると上記サンプル値がＲＡＭ１の第２ア
ドレスに記憶される。

以下全く同様の動作によって、クロックパルスφ₁₀のタ
イミングで順次サンプルホールドされる第２アナログ再
生信号のサンプル値が、次のクロックパルスφ₁₀の出力
タイミングでＲＡＭ１の各アドレスに順次記憶される。

この様な動作がパルス信号ＯＳが出力される７秒間に亘
ってくり返し実行される。やがて、読み出し装置３のカ
ウンタ３０５が、クロックパルスφ₁をその最大計数値
まで計数するとカウンタ305の１７ビット出力（アドレ
ス信号ＡＤ）は全て論理値“１”になる。これがアンド
回路３０６に入力されるためアンド回路３０６のアンド
条件が成立して、アンド回路３０６は論理値“１”を出
力する。この論理値“１”がＲＳ型フリップフロップ３
０８のセット端子Ｓ′に入力されるためその出力端子Ｑ
から論理値“１”が出力される。カウント３０５はその
リセット端子Ｒにこの論理値“１”を受けてその内容を
全て“０”の状態にリセットする。従って、カウンタ３
０５はクロックパルスφ_１の計数動作を停止しアドレス
信号ＡＤは出力されなくなる。この様にして、テープＴ
Ｐに録音された楽器音（D₀）が楽器音ディジタルデータ
ＴＤとして正確にＲＡＭ１内に記憶される。

次に、第２番目の楽器音（Ｆ_０）がテープレコーダ１０
１の第１再生ヘッド１Ｈから読み出されると、この楽器
音（Ｆ_０）の第１アナログ再生信号の立ち上り部分が書
き込み装置１の増幅器１０５、低域通過フィルタ１０
６、全波整流器１０７、検波回路１０８、比較器１０
９、遅延回路１１０、によって前記した様に処理され、
ワンショット１１１からパルス信号ＯＳが出力される。
このパルス信号ＯＳの発生によって書き込み装置１のカ
ウンタ１１４がカウントアップされその計数値が１から
２へ変化する。従って、デコーダ１１６の第２の出力線
に限って論理値“１”が出力され、これがセレクタ４０
１を介してＲＡＭ２の入力端子Ｔ１に入力される。従っ
て、ＲＡＭ２が楽器音(Ｆ_０)を記憶するメモリとして指
定される。また、このパルス信号OSは読み出し装置３の
オア回路307にも入力されるため前記した楽器音(D₀)の
書き込みの場合と全く同様の動作によって、読み出し装
置３のカウンタ３０５がリセット状態が解除されクロッ
クパルスφ_１の計数動作を開始する。従って、カウンタ
３０５からアドレス信号ＡＤが順次出力される。また、
パルス信号ＯＳの発生と同時に書き込み装置１のテープ
レコーダ１０１の第２再生ヘッドから楽器音(Ｆ_０)の第
２アナログ再生信号が出力される。これが８ビットの楽
器音ディジタルデータＴＤとしてＡ／Ｄコンバータ１０
４から順次出力される。従って、楽器音(F₀)は記憶装置
４のＲＡＭ２に楽器音ディジタルデータＴＤとして正確
に記憶される。

以後全く同様の動作によって、楽器音(G₀ ^#)は記憶装置
４のＲＡＭ３に記憶され、楽器音(B₀)は記憶装置４のＲＡＭ４に記憶され、楽器音(D₁)は〃ＲＡＭ５〃、楽器音(F₁)は〃ＲＡＭ６〃、楽器音(G₁ ^#)は〃ＲＡＭ７〃、楽器音(B₁)は〃ＲＡＭ８に記憶される。

上記した楽器音書き込み動作によって記憶装置４の各Ｒ
ＡＭ１〜ＲＡＭ８に書き込まれた楽器音(D₀)、(F₀)〜(B
₁)を、押下鍵に対応するレートで読み出し、押下鍵に対
応する楽音を発生する楽器音読み出し動作について次に
説明する。

楽器音読み出し動作楽器音読み出し動作を行なう場合には制御回路７の機能
指定スイッチを楽器音読み出し動作指定接点Ｒに設定す
る。これによって制御回路７から読み出し指令信号ＲＳ
として論理値“０”が出力される。この読み出し指令信
号ＲＳ（論理値“０”）は書き込み装置１のワンショッ
ト１１３のトリガ端子及び読み出し装置３のクロックセ
レクタ303 の入力端子Ｆ及び記憶装置４のセレクタ４０
１のセレクト指令端子Ｓと各ＲＡＭ１〜ＲＡＭ８の入力
端子Ｔ２にそれぞれ入力されている。従って、電子楽器
の各部分は楽器音読み出し動作に備える。

即ち、読み出し装置３のクロックセレクタ３０３は入力
端子Ｆに読み出し指令信号ＲＳとして論理値“０”を受
けて次の様に機能する。即ち、第７図に示す様にクロッ
クセレクタ３０３において、読み出し指令信号ＲＳ（論
理値“０”）は、一方においてインバータ３６によって
論理値“１”に反転された後、アンド回路３１〜３４の
入力側に入力され、他方において直接アンド回路３５に
入力される。従って、アンド回路３５はその入力側に論
理値“０”が入力されるためのそのアンド条件が成立せ
ず、電子楽器が楽器音読み出し動作を実行している間常
に遮断状態にある。しかし、アンド回路３１〜３４には
論理値“１”が入力されるため、キーコード発生回路３
０１からその入力端子Ａ（Ａ１〜Ａ４）に入力される４
ビットの信号に応じてアンド回路３１〜３４は導通状態
になり、クロック発生器３０２から出力される４つのク
ロックパルスφ_Co，φ_Co ^#，φ_Do，φ_Do ^#をオア回路３７
を介して適宜に出力する。後述する様に、キーコード発
生回路３０１からクロックセレクタ３０３の入力端子Ａ
（Ａ１〜Ａ４）に入力される４ビットの信号はクロック
発生器３０２から出力される４つのクロックパルス
φ_Co，φ_Co ^#，φ_Do，φ_Do ^#のうち押下鍵に応じて１つの
クロックパルスを選択する機能を有するクロックセレク
ト信号であり４ビット中に押下鍵に応じた１つの論理値
“１”を含んでいる。

また、記憶装置４のセレクタ４０１のセレクト指令端子
Ｓに読み出し指定信号ＲＳとして論理値“０”が入力さ
れると、セレクタ４０１は楽器音読み出し動作に備えて
入力端子Ｂに入力される信号を出力する様にセットされ
る。

また、記憶装置４の各ＲＡＭ１〜ＲＡＭ８は、入力端子
Ｔ２に読み出し指令信号ＲＳとして論理値“０”を受け
て読み出し状態にセットされる。

また、前記した様に、読み出し指令信号ＲＳは書き込み
装置１のワンショット１１３のトリガ端子にも入力され
るが、読み出し指令信号ＲＳが論理値“０”であるため
ワンショット１１３は何等作動しない。従って、読み出
し動作時には書き込み装置１は何も機能しない。

次に、電子楽器の鍵盤部（図示せず）においてある鍵が
押鍵されると、鍵盤回路２は押下鍵に対応する１本の出
力線に限って論理値“１”を出力する。この実施例の電
子楽器は、第(1)表に示す様に、音高C₀，C₀ ^#，D₀…，
B₁，C₂の２５の鍵を備えており、従って鍵盤回路２は25
本の出力線を有している。また、鍵盤回路２は、ある鍵
が押鍵されたことを示すキーオン信号ＫＯＮを出力する
機能を有している。この実施例ではキーオン信号ＫＯＮ
として論理値“１”が使用されている。また、この鍵盤
回路２には図示しないが単音優先回路が内蔵されてお
り、単音優先回路は複数の鍵が同時に押鍵された場合に
発音すべき音を１つに決定する機能を有している。この
単音優先回路としては特願昭４９−１０２６４０号（特
開昭５１−２９９１８号）明細書中に開示されたものを
用いることができる。

キーコード発生回路３０１は鍵盤回路２の押下鍵に対応
する１本の出力線から出力される論理値１を受けて、第
(1)表に示す様な押下鍵に対応する１２ビットのキーコ
ードを出力する様に構成されている。

第(1)表に示す様に、その上位８ビットの信号は記憶装
置４における８つのＲＡＭ１〜ＲＡＭ８のうちどのＲＡ
Ｍを読み出すかを決定するＲＡＭセレクト信号であり、
下位４ビットの信号は前記した様にクロック発生器３０
２から出力されるクロックパルスφ_C0,▲φ^# _C0▼,φ_D0,
φ▲^# _D0▼から１つのクロックパルスを選択してクロッ
クセレクタ３０２から出力させるクロックセレクト信号
である。

第１０図にキーコード発生回路３０１の１実施例を示
す。鍵盤回路２の２５本の出力線は、一方においてエン
コーダ１１の入力側にそれぞれ接続されており、他方に
おいてオア回路１２の入力側に接続されている。エンコ
ーダ１１の出力側はラッチ回路１４の入力側に接続さ
れ、オア回路１２の出力側はワンショット１１３のトリ
ガ端子に入力されている。ワンショット１１３の出力側
はラッチ回路１４のラッチ指令端子に接続されている。
鍵盤回路２から押下鍵に対応する１本の出力線に論理値
“１”が出力されると、これに応じてエンコーダ１１は
第(1)表に示す１２ビットのキーコード（ＲＡＭセレク
ト信号＋クロックセレクト信号）を発生し、これがラッ
チ回路１４に入力される。またオア回路１２は鍵盤回路
２から押下鍵に対応する１本の出力線に出力される論理
値“１”を受けて論理値“１”を出力する。この論理値
“１”がワンショット１３のトリガ端子に入力されるた
め、ワンショット１３はパルスを１つ発生する。ラッチ
回路１４はワンショット１３の出力するパルスをそのラ
ッチ指令端子に受けて、エンコーダ１１から出力されて
いる１２ビットのキーコードをラッチして出力する。こ
こで、ラッチ回路１４は、演奏者が鍵を離鍵した後もそ
の鍵に対応する減衰音を発生する必要があるため、キー
コードを一時的に保持するものである。尚、ここで第１
０図に示す様にオア回路１２の出力を鍵盤回路２から出
力されるキーオン信号ＫＯＮとして利用しても良い。

キーコード発生回路３０１から出力される１２ビットの
キーコードのうち上位８ビットのＲＡＭセレクト信号は
記憶装置４のセレクタ４０１の入力端子Ｂに入力されて
いる。前記した様に、このセレクタ４０１はセレクト指
定入力端子Ｓに読み出し指令信号ＲＳ（論理値“０”）
を受けているため、入力端子Ａを遮断して入力端子Ｂに
入力された信号を出力する様にセットされている。従っ
て、セレクタ４０１はキーコード発生回路３０１の出力
するＲＡＭセレクト信号をそのまま出力する。例えば鍵
盤部において鍵Ｃ_０が押鍵された場合には、第(1)表に
示す様にＲＡＭセレクト信号として（１，０，０，０，
０，０，０，０）が出力される。従って、キーコード発
生回路３０１の出力するキーコードの上位８ビット（Ｒ
ＡＭセレクト信号）のうちの第１ビット（第１の出力線
に対応する）に限って論理値“１”が出力され、これが
セレクタ４０１の入力端子Ｂに入力される。従って、セ
レクタ４０１の第１の出力線に限って論理値“１”が出
力され、この第１の出力線はＲＡＭ１の入力端子Ｔ１に
接続されているため、音高Ｃ_０の楽音波形を読み出すＲ
ＡＭとしてＲＡＭ１が指定される。

一般的に言えば、第(1)表から明らかな様に、この電子
楽器に設けられた２５個の鍵は８個のグループ〔（C₀,
▲Ｃ^# ₀▼,D₀），（▲Ｄ^# ₀▼,E₀,F₀），（▲Ｆ^# ₀▼,G₀,
▲Ｇ^# ₀▼），（A₀,▲Ａ^# ₀▼,B₀），（C₁,▲Ｃ^# ₁▼,
D₁），（▲Ｄ^# ₁▼,E₁,F₁），（▲Ｆ^# ₁▼,G₁,▲Ｇ
^# ₁▼），（A₁,▲Ａ^# ₁▼,B₁）〕に分割されており、第１
のグルーブ（C₀,▲Ｃ^# ₀▼,D₀）に属する楽音を発生する
場合にはＲＡＭセレクト信号によってＲＡＭ１が指定さ
れる。また第２のグループ（▲Ｄ^# ₀▼,E₀,F₀）に属する
楽音を発生する場合にはＲＡＭセレクト信号によってＲ
ＡＭ２が指定される。即ち、一般に第ｎ（ｎ＝１，…，
８）のグループに属する楽音を発生する場合にはＲＡＭ
セレクト信号によって記憶装置４のＲＡＭｎが指定され
る様に構成されている。従って、この発明の電子楽器
は、ある鍵が押鍵されると記憶装置４内で押下鍵の属す
るグループに対応する１つのＲＡＭが指定され、その指
定されたＲＡＭから後述するアドレス信号ＡＤに従って
クロックパルスφ₁₀のタイミングで順次楽音波形ＭＷが
読み出される。

また、キーコード発生回路３０１から出力される４ビッ
トのクロックセレクト信号は、第(1)表に示す様に押下
鍵に応じて１つの論理値“１”を含む様に構成されてい
る。例えば、第(1)表から明らかな様に第１グループの
第１音（音高Ｃ_０）の楽音を発生する場合にはキーコー
ド発生回路３０１からクロックセレクト信号として
（１，０，０，０）が出力される。従って、第７図に示
すクロックセレクタ３０３において、入力端子Ａ１に限
って論理値“１”が入力され他の入力端子Ａ２〜Ａ４に
は論理値“０”が入力される。また、前記した様に、ク
ロックセレクタ３０３はその入力端子Ｆに読み出し指令
信号ＲＳ（論理値“０”）を受けて、これによってアン
ド回路３１〜３４に論理値“１”が入力されアンド回路
３５に論理値“０”が入力されている。従って、この場
合にはアンド回路３１に限ってアンド条件が成立し、ク
ロックパルスφ_C0が出力パルスφ_ｓとしてアンド回路３
１とオア回路３７を介して出力される。即ち、一般的に
は第(1)表から明らかな様に、各グループ内の第１音
（音高C₀,▲Ｄ^# ₀▼,▲Ｆ^# ₀▼,A₀,C₁，▲Ｄ^# ₁▼,▲Ｆ^# ₁
▼,A₁）の楽音を発生する場合には、キーコード発生回
路３０１はクロックセレクト信号として（１，０，０，
０）を出力する。従って、第７図に示すクロックセレク
タ３０３の入力端子Ａ１に論理値“１”が入力され、こ
れによってクロックパルスφ_C0がクロックパルスφ_ｓと
して出力される。

また、各グループ内の第２音（音高▲Ｃ^# ₀▼,E₀,G₀,▲
Ａ^# ₀▼,▲Ｃ^# ₁▼,E₁,G₁,▲Ａ^# ₁▼）の楽音を発生する場
合にはキーコード発生回路３０１からクロックセレクト
信号として（０，１，０，０）が出力される。従って、
第７図に示すクロックセレクタ３０３の入力端子Ａ２に
論理値“１”が入力され、これによってアンド回路３２
とオア回路３７を介して、クロックパルス▲φ^# _C0▼が
出力パルスφ_ｓとして出力される。また、各グループ内
の第３音（音高D₀,F₀,▲Ｇ^# ₀▼,B₀,D₁,F₁,▲Ｇ^# ₁▼,
B₁）の楽音を発音する場合にはキーコード発生回路３０
１からクロックセレクト信号として（０，０，１，０）
が出力される。従って、第７図に示すクロックセレクタ
３０３の入力端子Ａ３に限って論理値“１”が入力さ
れ、これによって、アンド回路３３とオア回路３７を介
してクロックパルスφ_D0が出力パルスφ_ｓとして出力さ
れる。また、第８グループの第４音（音高C₂）の楽音を
発音する場合にはキーコード発生回路３０１からクロッ
クセレクト信号として（０，０，０，１）が出力され
る。従って第７図に示すクロックセレクタ３０３の入力
端子Ａ４に限って論理値“１”が入力され、これによっ
てアンド回路３４とオア回路３７を介してクロックパル
ス▲φ^# _D0▼が出力パルスφ_ｓとして出力される。

この様にして、押下鍵の属するグループ内の音高順位に
応じて出力される出力パルスφ_ｓはリングカウンタ３０
４の入力端子Ｃ_ｉに入力され、第８図に示す様に1/10分
周されたクロックパルスφ_１，φ₁₀としてそれぞれ出力
端子ＯＰ１，ＯＰ２から出力される。

また、押鍵と同時に鍵盤回路２から出力されるキーオン
信号ＫＯＮ（論理値“１”）は読み出し回路３のオア回
路３０７に入力されている。従って、楽器音書き込み動
作の場合の説明（オア回路３０７にパルス信号ＯＳが入
力された場合の説明）と同様に、フリップフロップ３０
８のリセット端子Ｒに論理値“１”が入力されるためフ
リップフロップ３０８の出力端子Ｑから論理値“０”が
出力される。カウンタ３０５はそのリセット端子Ｒにこ
の論理値“０”を受けてそのリセット状態を解除し、カ
ウンタ３０５の入力端子Ｃ_ｉに入力されている出力パル
スφ_ｓの計数動作を計数値“１”から開始する。このカ
ウンタ３０５の計数値がアドレス信号ＡＤとして記憶装
置４のＲＡＭ１〜ＲＡＭ８のアドレス信号入力端子Ｔ３
に順次入力される。

更に、リングカウンタ３０４の出力端子ＯＰ２から出力
されるクロックパルスφ₁₀が記憶装置４の各ＲＡＭ１〜
ＲＡＭ８の入力端子Ｔ４に入力されているため、ＲＡＭ
セレクト信号によって指定された１つのＲＡＭはこのク
ロックパルスφ₁₀のタイミングでアドレス信号ＡＤによ
って指定されたアドレスに記憶している楽器音ディジタ
ルデータＴＤを楽音波形ＭＷとして順次読み出す。

以上の説明を要約すると、電子楽器の鍵盤部である鍵が
押鍵されると、押下鍵に対応した１２ビットのキーコー
ドが読み出し装置３のキーコード発生回路３０１から発
生される。この１２ビットのキーコードのうち上位８ビ
ットの信号はＲＡＭセレクト信号であり、記憶装置４の
８個のＲＡＭ１〜ＲＡＭ８から楽音波形ＭＷを読み出す
ＲＡＭを指定する。また、１２ビットのキーコードのう
ち下４位ビットは、クロックセレクト信号であり、この
クロックセレクト信号に応じてクロックセレクタ３０３
において４つのクロックパルスφ_C0,▲φ^# _C0▼，φ_D0,
▲φ^# _D0▼から１つのクロックパルスが選択され、クロ
ックパルスφ_ｓとして出力される。この出力パルスφ_ｓ
はリングカウンタ３０４において１／10分周されクロッ
クパルスφ_１，φ₁₀としてその出力端子ＯＰ１，ＯＰ２
から出力される。このうち、クロックパルスφ_１は押鍵
と同時にカウンタ３０５で順次計数され、その計数値が
記憶装置４内で楽音波形ＭＷを読み出すため指定された
ＲＡＭ（１〜８）にアドレス信号ＡＤとして出力され
る。

また、前記したクロックパルスφ₁₀が記憶装置４内の各
ＲＡＭ１〜ＲＡＭ８の入力端子Ｔ４に入力されているた
め、ＲＡＭセレクト信号によって指定された１つのＲＡ
Ｍからアドレス信号ＡＤによって指定されたアドレスに
記憶されている楽器音ディジタルデータＴＤがクロック
パルスφ₁₀のタイミングで順次読み出される。

以上の説明から明らかな様に、リングカウンタ３０４の
出力するクロックパルスφ₁,φ₁₀としては、押下鍵の属
するグループの音高順位に応じてクロックパルスφ_C0,
▲φ^# _C0▼,φ_D0,▲φ^# _D0▼をそれぞれ１／10分周した４
種類のクロックパルスが存在する。この４種類のクロッ
クパルス（φ₁）を順次計数した計数値を読み出しアド
レス信号ＡＤとしているため、読み出しアドレス信号Ａ
Ｄも押下鍵の属するグループの音高順位に応じて４種類
存在することになる。この４種類の読み出しアドレス信
号ＡＤで記憶装置４のＲＡＭ１〜ＲＡＭ８にそれぞれ記
憶された音高D₀,F₀,…,▲Ｇ^# ₁▼,B₁の各楽器音を読み出
す事によって、鍵盤部に設けられた２５個の鍵の音高に
対応する２５種類の周波数の楽音波形ＭＷが出力される
理由を、第(1)表に示す各グループの第３音の場合と各
グループの第１音、第２音、第４音の場合に分けて次に
説明する。

第(1)表における各グループの第３音（音高D₀,F₀,▲Ｇ^#
₀▼,B₀,D₁,F₁,▲Ｇ^# ₁▼,B₁）の読み出し動作前記した楽器音書き込み動作の項で説明した様に音高
D₀,F₀,▲Ｇ^# ₀▼,B₀,D₁,F₁,▲Ｇ^# ₁▼,B₁の各楽器音が、
クロックパルスφ_D0を１／10分周したクロックパルスφ
_１の計数値をアドレス信号ＡＤとして記憶装置４の各Ｒ
ＡＭ１〜ＲＡＭ８に書き込まれている。即ち、ＲＡＭ１
には音高Ｄ_０の楽器音が、ＲＡＭ２には音高Ｆ_０の楽器
音が、以下同様にしてＲＡＭ３には音高▲Ｇ^# ₀▼，ＲＡ
Ｍ４には音高Ｂ_０，ＲＡＭ５には音高Ｄ_１，ＲＡＭ６に
は音高Ｆ_１，ＲＡＭ７には音高Ｇ▲^# ₁▼，ＲＡＭ８には
音高Ｂ_１の各楽器音がそれぞれ記憶されている。そし
て、これら各楽器音（Ｄ_０，Ｆ_０，…，Ｂ_１）はクロッ
クパルスφ_D0にもとづき（正確にはクロックパルスφ_D0
を1/10分周したクロックパルスφ_１で）各ＲＡＭ１〜Ｒ
ＡＭ８にそれぞれ記憶されている。従って各ＲＡＭ１〜
ＲＡＭ８からそれぞれ音高D₀,F₀…,B₁の楽器音を読み出
すためには、楽器音書き込み動作時に用いたクロックパ
ルスφ_D0を用いればよいことになる。このために、各グ
ループの第３音（音高D₀,F₀…,B₁）に相当するいずれか
の鍵が押鍵されると、前述した第(1)表に示す様に、Ｒ
ＡＭセレクト信号でＲＡＭ１〜ＲＡＭ８のうち読み出す
べきＲＡＭを指定し、更にクロックセレクト信号によっ
てクロックパルスφ_D0を選択する様にしている。この様
にすれば、楽器音書き込み動作時と同様に楽器音読み出
し動作時においても各ＲＡＭ１〜ＲＡＭ８のアドレス信
号ＡＤとしてクロックパルスφ_D0を1/10分周したクロッ
クパルスφ_１の計数値がカウンタ３０５から出力され
る。従って、楽器音書き込み動作の場合と同一のアドレ
ス信号ＡＤで楽器音読み出し動作が行なわれ、楽器音書
き込み動作時と楽器音読み出し動作時の両アドレス信号
のアドレス移動速度が同一なため、押下鍵により指定さ
れたＲＡＭに（ＲＡＭ１〜ＲＡＭ８）書き込まれている
楽器音ディジタルデータＴＤがそのまま順次読み出され
る。これによって音高D₀,F₀,〜,B₁の楽器音が後述する
様にサウンドシステム６から発生される。

第(1)表における各グループの第１音、第２音、第４音
の読み出し動作前記した読み出し回路３のクロック発生器３０２の出力
する４種類のクロックパルスφ_C0,▲φ^# _C0▼,φ_D0,▲φ
^# _D0▼はそれぞれ音高C₀,▲Ｃ^# ₀▼,D₀,▲Ｄ^# ₀▼の本来ピ
ッチの2560倍の周波数のクロックパルスである。ここ
で、周知の様に、音高Ｃ_０の周波数と音高▲Ｃ^# ₀▼の周
波数及び音高▲Ｃ^# ₀▼の周波数と音高D₀の周波数及び音
高D₀の周波数と音高▲Ｄ^# ₀▼の周波数のそれぞれの周波
数比は２^1/12であるため、４種類のクロックパルス
φ_C0,▲φ^# _C0▼,φ_D0,▲φ^# _D0▼のそれぞれの発振周波
数も互いに２^1/12の周波数比となるように設定する。従
って、当然の事ながらこれら４つのクロックパルス
φ_C0,▲φ^# _C0▼,φ_D0,▲φ^# _D0▼を1/10分周したリング
カウンタ３０４から出力される４種類のクロックパルス
（φ₁,φ₁₀）の周波数も互いに２^1/12の周波数比を有し
ている。その結果、この４種類のクロックパルス
（φ₁）のカウンタ３０５における４種類の計数値の計
数速度（４種類のアドレス信号ＡＤのアドレス移動速
度）も互いに２^1/12の速度比を有する事になる。

また、第(1)表に示す各グループ内の第１音と第２音及
び第２音と第３音及び第３音と第４音（第８番目のグル
ープのＢ_１とＣ_１に限って存在する。）のそれぞれの周
波数比（例えば、第１番目のグループのＣ_０と▲Ｃ^# ₀▼
の周波数比）も周知の様に２^1/12になっている。

更に、記憶装置４の各ＲＡＭ１〜ＲＡＭ８には、音高
D₀,F₀,▲Ｇ^# ₀▼,B₀,D₁,F₁,▲Ｇ^# ₁▼,B₁の各楽器音が書
き込み用のアドレス信号ＡＤとしてクロックパルスφ_D0
を１／10分周したクロックパルスφ₁の計数値を用いて
書き込まれている。

次に以上の事項を前提にして各グループの第１音，第２
音，第４音の読み出し動作について例をあげて説明す
る。第(1)表における第(1)番目のグループの第２音（音
高▲Ｃ^# ₀▼）を読み出す場合について説明すると、第
(1)表から明らかな様にクロックパルス▲φ^# _C0▼を／11
0分周したクロックパルスφ₁の計数値をアドレス信号Ａ
ＤとしてＲＡＭ１を読み出す訳であるが、このクロック
パルス▲φ^# _C0▼を1/10分周したクロックパルスφ_１の
計数値の計数速度（アドレス信号移動速度）は前記した
様に楽器音書き込み動作の際に用いたクロックパルスφ
_D0を1/10分周したクロックパルスφ_１の計数値の計数速
度（アドレス移動速度）に対して２^-1/12の速度比を有
している。従って、楽器音書き込み動作に使用した書き
込み用のアドレス信号よりもその速度比にして２^1/12だ
け遅いアドレス信号でＲＡＭ１を読み出す事になる。前
記した様に、楽器音書き込み動作時に音高Ｄ_０の楽器音
がＲＡＭ１に書き込まれているため、音高Ｄ_０に対して
周波数比にして２^1/12だけ低い音高▲Ｃ^# ₀▼の楽音波形
ＭＷがＲＡＭ１から読み出される事になる。

即ち、この実施例では各グループの第２音の楽音波形Ｍ
Ｗは楽器音書き込み動作に用いられたアドレス信号のア
ドレス移動速度よりも速度比にして２^1/12だけ遅いアド
レス信号で各ＲＡＭ１〜ＲＡＭ８を読み出すことによっ
て形成されるのである。全く同様にして、各グループの
１音の楽音波形ＭＷは楽器音書き込み動作に用いられた
アドレス信号のアドレス移動速度よりも速度比にして２
^2/12だけ遅いアドレス信号で各ＲＡＭ１〜ＲＡＭ８を読
み出すことによって形成される。また、第８グループの
第４音（C₂）の楽音波形ＭＷは楽器音書き込み動作に用
いられたアドレス信号のアドレス移動速度よりも速度比
にして２^1/12だけ速いアドレス信号で各ＲＡＭ１〜ＲＡ
Ｍ８を読み出すことによって形成される。

以上の説明から明らかな様に、第２図に示すこの発明の
１実施例では記憶装置４の各ＲＡＭ１〜ＲＡＭ８に記憶
した波形を読み出す場合にその読み出し用のアドレス信
号のアドレス移動速度を種々設定することによって、１
つのＲＡＭ（１〜８）から複数の楽音波形ＭＷ（第１番
目のグループ〜７番目のグループまでは３音、第８番目
のグループは４音）を出力する様に構成されている。

尚、前記した様に各ＲＡＭ１〜ＲＡＭ７の読み出し動作
は３種類の出力パルスφ_s(φ_D0,▲φ^# _C0▼,φ_C0)をもと
にして行なわれ、ＲＡＭ８の読み出し動作は４種類の出
力パルスφ_s(▲φ^# _D0▼,φ_D0,▲φ^# _C0▼,φ_C0)をもとに
して行なわれている。従って、厳密に言えば、カウンタ
３０５がこれらの４種類のクロックパルスφ_C0,▲φ^# _C0
▼,φ_D0,▲φ^# _D0▼を出力パルスφ_ｓとして計数する場
合、各クロックパルスφ_C0,▲φ^# _C0▼,φ_D0,▲φ^# _D0▼
の発振周波数が互いに異なるため、例えばカウンタ３０
５がクロックパルスφ_C0を計数値１からその最大計数値
まで計数するのに要する時間とカウンタ３０５がクロッ
クパルス▲φ^# _C0▼を計数値１からその最大計数値まで
計数するのに要する時間とを比較すると前者の方が長く
後者の方が短くなる。従って、第(1)表に示す各グルー
プ内の第１音と第２音を読み出す場合、記憶装置４から
楽音波形ＭＷが出力されるのに要する時間は、第１音の
方が第２音よりも長くなる。同様に、第(1)表に示す各
グループ内の第２音と第３音では第２音の方が第３音よ
り長くなる。また、第(1)表に示す第８グループの第３
音（Ｂ_１）と第４音（Ｃ_２）では第３音の方が長くな
る。しかしながら、実際にはこの様な時間差は各グルー
プが３鍵ずつ程度で構成されているため非常に短く問題
はない。

また、ＲＡＭ１〜ＲＡＭ８としては１Ｍビット程度のも
のを使用すれば、例えば周波数６４Ｈｚの楽音は１波長
２５６サンプル点で５秒以上記憶することができる。従
って、通常のギターやベース等の減衰音は十分に記憶す
ることができ何等問題はない。

この様にして記憶装置４のＲＡＭ１〜ＲＡＭ８から押下
鍵の音高に対応して読み出される楽器音ディジタルデー
タＴＤは、読み出しのタイミングと同じクロックパルス
φ₁₀のタイミングで（即ち、読み出しと同時に）ラッチ
回路４０２でラッチされ、Ｄ／Ａコンバータ４０３でア
ナログ信号に変換された後、楽音波形ＭＷとしてキーヤ
５に入力される。キーヤ５は、このアナログ楽音波形Ｍ
Ｗに適宜の音量エンベロープを付与するものである。即
ち、押鍵と同時に鍵盤回路２から出力されるキーオン信
号ＫＯＮによってエンベロープ波形発生器５０１からエ
ンベロープ波形ＥＶが出力される。電圧制御型増幅器５
０２はこのエンベロープ波形ＥＶを制御電圧入力端子Ｃ
Ｎに受け、このエンベロープ波形ＥＶに従って記憶装置
４から出力されるアナログ楽音波形ＭＷの振幅を制御す
る。こうして適宜の音量エンベロープが付与されたアナ
ログ楽音波形ＭＷは低域通過フィルタ５０３を介してサ
ウンドシステム６に出力される。しかし、実施例の音量
エンベロープ付与は通常の電子楽器の音量エンベロープ
付与と多少異った点がある。即ち、この発明の実施例で
は、実際の楽器音（Ｄ₀,Ｆ₀,…，Ｂ₁）が記憶装置４の
各ＲＡＭ１〜ＲＡＭ８にそれぞれ記憶されている。従っ
て各ＲＡＭ１〜ＲＡＭ８には既に音量エンベロープが付
与されている楽音波形が記憶されている訳である。通常
の波形メモリ読み出し方式の電子楽器などにはこの様に
エンベロープが既に付与されている波形が記憶されてい
ることはなく、従って周知の様に第１１図に示す様な持
続音形のエンベロープ波形ＥＶをエンベロープ発生器が
出力する様に構成されている。しかし、この発明の電子
楽器は音量エンベロープが付与された波形が記憶装置４
内の各ＲＡＭ１〜ＲＡＭ８に記憶されるため、次の様に
して適正な音量エンベロープをアナログ楽音波形ＭＷに
付与する様にしている。

即ち、第２図に示すキーヤ５のエンベロープ波形発生器
５０１は、第１２図に示す様な波形形状のエンベロープ
波形ＥＶを出力し、更に第１２図に示すエンベロープ波
形においてその立ち上がり時刻ｔ₁′から減衰開始時刻
ｔ₂′までのサステイ時間τと減衰開始時刻ｔ₂′から減
衰終了時刻ｔ₃′までの減衰時間２ＤＴの関係がの関係になる様に構成されている。エンベロープ波形Ｅ
Ｖの減衰時間２ＤＴは、第２図に示すキーヤ５のエンベ
ロープ波形発生器５０１に付設されている減衰時間調整
用可変抵抗５１によって調整可能に構成されている。可
変抵抗５１によって２ＤＴを長く設定すれば、第１３図
(A)に示す様に、これに応じての関係に基いてサステイン時間τも長くなり、可変抵抗
５１によって２ＤＴを短く設定すれば、第１４図(A)に
示す様に上記関係に基いてサステイン時間τも短くな
る。従って、減衰時間２ＤＴ（サステイン時間τ）を長
く設定した場合にはサステイン時間τの期間内に記憶装
置４内のＲＡＭ（１〜８）に記憶されている全波形（楽
器音ディジタルデータＴＤ郡）がアナログ楽音波形ＭＷ
として第１３図(B)に示す様にそのまま出力される。こ
の場合にはこのアナログ楽音波形ＭＷは電圧制御型増幅
器５０１によって常に同一のレベルで振幅変調されるた
め自然楽器の楽器音に付与されている音量エンベロープ
がそのまま利用される事になる。また、減衰時間２ＤＴ
（サステイン時間τ）を短く設定した場合には、第１４
図(A)に示す様なエンベロープ波形ＥＶが電圧制御型増
幅器５０２の制御電圧入力端子に入力されるため、記憶
装置４からアナログ楽音波形として第１３図(B)に示す
様な波形が出力されても、電圧制御型増幅器５０２にお
いて上記エンベロープ波形ＥＶ（第１４図(A)）に応じ
て振幅制御されるため、第１４図(B)に示す様に音量エ
ンベロープが付与されたアナログ楽音波形ＭＷが出力さ
れる。

以上の様な動作をするエンベロープ波形発生器５０２の
一実施例を第１５図に示す。即ち減衰時間調整用可変抵
抗５１の一端は一方において＋Ｖボルトの電圧源に接続
され他方において定数Ｋを設定するための可変抵抗５２
の一端に接続され、減衰時間調整用可変抵抗５１の他端
はアースされている。可変抵抗５２の他端は可変抵抗５
１の摺動端子とエンベロープ波形発生回路５７の入力端
子Ｄに接続され、可変抵抗５２の摺動端子は電圧／電流
変換器５４の入力側に接続されている。電圧／電流変換
器５４の出力側はダイオード５５を介して一方において
ワンショット５３に接続され他方においてコンデンサ５
６の一端に接続されている。コンデンサ５６の他端はア
ースされており、ワンショット５３のトリガ端子Ｔには
キーオン信号ＫＯＮが入力されている。ワンショット５
３の出力端子ＯＰはエンベロープ波形発生回路５７のキ
ーオン信号入力端子Ｅに接続されている。

ここで、可変抵抗５２の摺動端子は適宜の位置に固定さ
れており、前記した様にこれによって実質的に定数Ｋが
設定される。また、ワンショット５３は次の様な機能を
有している。即ち、そのトリガ端子Ｔにキーオン信号Ｋ
ＯＮが入力されるとコンデンサ５６に充電されている電
荷を電圧／電流変換器５４の出力する電流値で放電し、
放電が開始（キーオン信号ＫＯＮの発生時）されてから
終了に至る期間のパルス幅を有するパルスを出力端子Ｐ
から出力する。後述する様にこのパルスが新たなキーオ
ン信号ＫＯＮとしてエンベロープ波形発生回路５７の入
力端子Ｅに入力される。また、ワンショット５３はキー
オン信号ＫＯＮがそのトリガ端子Ｔに入力されなくなる
と、コンデンサ５６を充電する。またエンベロープ波形
発生回路５７は第１５図(B)に示す様な通常の電子楽器
に用いられているものであり、その入力端子Ａ〜Ｅに各
種信号を受けて第１１図に示す様なエンベロープ波形Ｅ
Ｖを出力するものである。ただし、サステインレベル設
定入力端子Ａは最大レベルの信号が入力され、またアタ
ック時間設定入力端子Ｂとフアウストデイケイ時間設定
入力端子Ｃとには最小レベルの信号が入力されている。
これによって、第１１図に示すエンベロープ波形ＥＶに
かえて第１２図に示す様なエンベロープ波形ＥＶを発生
する。

次にこのエンベロープ波形発生器５０１の動作について
説明する。減衰時間調整用の可変抵抗５１を矢印Ｐ１の
方向に摺動させその摺動端子をアース電位に近ずける
と、これに比例して可変抵抗５２の摺動端子の出力電圧
も低下する。この出力電圧が電圧／電流変換器５４に入
力されるためその出力電流は微小電流になる。また可変
抵抗５１の出力電圧がエンベロープ波形発生回路５７の
セカンドデイケイ時間設定入力端子Ｄに入力されるた
め、セカンドデイケイ時間２ＤＴはこの出力電圧に応じ
た期間（この場合は長い）に設定される。このセカンド
デイケイ時間２ＤＴ（第１１図参照）は第１２図の減衰
時間２ＤＴに等しい。ここで、電子楽器の鍵盤部である
鍵が押鍵されると鍵盤回路２からキーオン信号ＫＯＮが
出力され、これが第１５図(A)に示すワンショット５３
のトリガ端子Ｔに入力される。従って、ワンショット５
３はコンデンサ５６に充電されていた電荷の放電を開始
させ、これは前記した様に電圧／電流変換器５４の出力
電流に応じた値の電流によって行われる。従って、その
放電時間は非常に長くなる。これと同時にワンショット
５３は出力端子ＯＰからそのパルス幅がコンデンサ５６
の放電時間に等しいパルスを１つ出力する。この場合放
電電流が微小電流に設定されるためこのパルス幅は広い
ものになる。エンベロープ波形発生回路５７はこの長い
パルスを新たなキーオン信号ＫＯＮ′として入力端子Ｅ
に受け第１３図(A)に示す様な長いサステイン時間τの
エンベロープ波形ＥＶを電圧制御型増幅器５０２（第２
図）の制御電圧入力端子ＣＮへ出力する。従って、この
場合には第１３図(B)に示す様なアナログ楽音波形ＭＷ
が電圧制御増幅器５０２から出力される。

逆に、減衰時間調整用の可変抵抗５１を矢印P2の方向に
摺動させその摺動端子を＋Ｖの電位に近ずけると、これ
に比例して可変抵抗５２の摺動端子の出力電圧も増加す
る。この出力電圧が電圧／電流変換器５４に入力される
ためその出力電流も大電流になる。また、可変抵抗５１
の摺動端子の出力電圧がエンベロープ波形発生回路５７
のセカンドデイケイ時間設定入力端子Ｄに入力されてい
るためこのセカンドデイケイ時間２ＤＴはこの出力電圧
に応じた期間（この場合は短い）に設定される。ここ
で、電子楽器の鍵盤部である鍵が押鍵されると鍵盤回路
２からキーオン信号ＫＯＮが出力され、これが第１５図
(A)に示すワンショット５３のトリガ端子Ｔに入力され
る。従って、ワンショット５３はコンデンサ５６に充電
されていた電荷の放電を開始させ、これは前記した様に
電圧／電流変換器５４の出力電流に応じた値の電流によ
って行なわれる。従って、この場合にはその放電時間は
非常に短いものになる。これと同時にワンショット５３
は出力端子ＯＰからそのパルス幅がコンデンサ５６の放
電時間に等しいパルスを出力する。この場合、このパル
スのパルス幅は非常に狭いものになる。エンベロープ波
形発生回路５７はこの短いパルスを新たなキーオン信号
ＫＯＮ′として入力端子Ｅに受け、第１４図(A)に示す
様な短いサステイン時間τのエンベロープ波形ＥＶを電
圧制御型増幅器５０２の制御電圧入力端子ＣＮへ出力す
る。従って、この場合には第１４図(B)に示す様なアナ
ログ楽音波形ＭＷが電圧制御型増幅器５０２から出力さ
れる。

以上の説明から明らかな様に減衰時間調整用可変抵抗５
１を矢印Ｐ１の方向に設定すれば、第１３図(A)に示す
様なサステイン時間τ及び減衰時間２ＤＴの長いエンベ
ロープ波形ＥＶが形成され、記憶装置４のＲＡＭ１〜Ｒ
ＡＭ８に記憶されている楽器音にもとから付与されてい
る音量エンベロープがそのまま利用できる。また減衰時
間調整用可変抵抗５１を矢印Ｐ２の方向に設定すれば、
第１４図(A)に示す様なサステイン時間τの短いエンベ
ロープ波形ＥＶが形成され、第１４図(B)に示す様な音
量エンベロープが付与された楽音波形ＭＷが形成され
る。

ここで、電圧／電流変換器５４は通常指数関係の電圧／
電流変換を行なう様に構成されている。これは、エンベ
ロープ波形発生回路５７が通常その入力端子Ｂ〜Ｄに入
力される時間に関する電圧信号を指数変換して利用する
様に構成されているため、の関係（比例関係）にある減衰時間２ＤＴの片方だけを
指数変換して他方を指数変換しないと不合理だからであ
る。従って、もしエンベロープ波形発生回路５７が入力
端子Ａ〜Ｅに入力される各種信号を指数変換しないで利
用する型のものであれば電圧／電流変換器も通常の指数
変換を行なわないリニアタイプのもので良い。ここで、
エンベロープ波形発生回路５７が時間に関する電圧信号
をその内部で指数変換して利用する理由は、単にその可
変範囲を大きくするためのみでなく、時間設定を容易に
する事にも関連する。

以上の様にして第２図に示す記憶装置４から出力された
楽音波形はキーヤ５の電圧制御型振幅器５０２で音量エ
ンベロープが付与された後、第２図に示す様に低域通過
フィルタ５０３に入力される。この理由は、記憶回路４
のラッチ回路４０２から出力されるのは８ビットのディ
ジタル信号であり、Ｄ／Ａコンバータ４０３はこれをア
ナログ信号（楽音波形ＭＷ）に変換している。しかし、
Ｄ／Ａコンバータ４０３の出力するアナログ信号（楽音
波形ＭＷ）はディジタル信号を変換したものであるた
め、階段状のアナログ信号になっている。キーヤ５の低
域通過フィルタ５０３はこの階段変化を除去してなめら
かに変化する楽音波形ＭＷを形成するために設けられた
ものである。

以上の様にしてキーヤ５において適正に音量エンベロー
プを付与された楽音波形ＭＷはサウンドシステム６に入
力されて、楽音として発生される。尚、以上に説明した
第２図に示す実施例において、記憶装置４のＲＡＭ１〜
ＲＡＭ８の楽器音ディジタルデータ入力端子Ｔ５と出力
端子Ｔ６を同一端子で共用する様にＲＡＭ１〜ＲＡＭ８
のチップを構成すれば、楽器音書き込み動作時に各ＲＡ
Ｍ１〜ＲＡＭ８に書き込まれる楽器音をモニタすること
ができる。

また、書き込み回路１のＡ／Ｄコンバータ１０４と記憶
装置４のＤ／Ａコンバータ４０３はその変換特性さえ互
いに一致していれば良く、そのリニアリティなどは問題
にならない。例えばＡ／Ｄコンバータ１０４の特性を第
１６図(A)に示す様に対数変換特性とし、Ｄ／Ａコンバ
ータ４０３の特性を第１６図(B)に示す様にその逆変換
特性とすれば、たかだか８ビットの楽器音ディジタルデ
ータＴＤでも十分に振幅の大きい大きな楽音を表現する
ことができる。

尚、第２図に示した実施例において記憶装置４の各ＲＡ
Ｍ１〜ＲＡＭ８としては比較的大容量のものが要求され
る。第１７図は、ＲＡＭ１〜ＲＡＭ８としてこの様な大
容量のＲＡＭを用いずに容量が１Ｋビット程度のＲＡＭ
を多数設けて各ＲＡＭ１〜ＲＡＭ８を構成したブロック
図である。

このＲＡＭ１（ＲＡＭ２〜ＲＡＭ８）は１２８個の１Ｋ
ビット程度のＲＡＭram １〜ram １２８を用いている。
即ち、第２図に示す読み出し回路のカウンタ３０５から
出力される１７ビットのアドレス信号ＡＤの上位７ビッ
トがデコーダ４１に入力され下位１０ビットが各ram １
〜ram １２８の入力端子ｔ_３に入力されている。デコー
ダ４１は１２８本の出力線を有しており各出力線はそれ
ぞれ第１７図に示す様にアンド回路Ａ１〜Ａ１２８の入
力側に接続されている。また、アンド回路ＡＯの入力側
には読み出し回路３のリングカウンタ３０４の出力端子
ＯＰ２から出力されるクロックパルスφ₁₀と記憶装置４
のセレクタ４０１から出力されるＲＡＭセレクト信号が
入力されている。アンド回路ＡＯの出力側は各アンド回
路Ａ１〜Ａ１２８の入力側に接続されている。また、ア
ンド回路Ａ１〜Ａ１２８の出力側はそれぞれ対応するra
m （１〜１２８）の入力端子ｔ_１に接続されている。ま
た、各ram １〜ram １２８の入力端子ｔ_２には書き込み
指令信号ＷＲ又は読み出し指令信号ＲＳが入力される。
また、各ram １〜ram １２８の入力端子ｔ_５には書き込
み回路１のＡ／Ｄコンバータ１０４（第２図）から楽器
音ディジタルデータＴＤが入力される。

ここで、各ram １〜ram １２８の入力端子ｔ_２に書き込
み指令信号ＷＳ（論理値“１”）又は読み出し指令信号
ＲＳ（論理値“０”）のいずれか一方を受けて指定され
た動作を行なう様にセットされる。また、第１７図に示
す様に、それぞれの信号（アドレス信号ＡＤ、ＲＡＭセ
レクト信号、クロックパルスφ₁₀、楽器音ディジタルデ
ータＴＤ、書き込み指令信号ＷＳ（読み出し指令信号Ｒ
Ｓ））が入力される記憶装置４０の各入力端子は第２図
に示す記憶装置４の各ＲＡＭ１〜ＲＡＭ８の入力端子Ｔ
１〜Ｔ５にそれぞれ対応している。

読み出し回路３のカウンタ３０５から出力されるアドレ
ス信号ＡＤの上位７ビットはram セレクト信号ｒｓであ
りデコーダ４１でデコードされ、デコーダ４１はそのデ
コード値に対応する１本の出力線に限って論理値“１”
を出力し、これが対応する１つのアンド回路（Ａ１〜Ａ
１２８）に入力される。またアドレス信号ＡＤの下位１
０ビットは各ram １〜ram １２８の入力端子ｔ_３にアド
レス信号ＡＤ′として入力されている。従って、この対
応する１つのアンド回路（Ａ１〜Ａ１２８）は、ＲＡＭ
セレクト信号がアンド回路ＡＯに入力されている場合に
は、アンド回路ＡＯに入力されているクロックパルスφ
₁₀のタイミングで、対応する１つのram （１〜１２８）
の入力端子ｔ_１に入力される。これによって、書き込み
指令信号ＷＳ又は読み出し指令信号（ＲＳ）のいずれか
一方の信号によって指定された動作を行なう１つのram
が指定される訳である。また、アドレス信号ＡＤの下位
１０ビットは各ram １〜ram １２８の入力端子ｔ_３にア
ドレス信号ＡＤ′として共通に入力されている。従っ
て、上記した動作によって指定されたram がこのアドレ
ス信号ＡＤ′に従って、書き込み指令信号ＷＳ又は読み
出し指令信号ＲＳのいずれか一方の信号によって指定さ
れた動作を行なう。即ち、書き込み動作が指定されてい
る場合には入力端子ｔ_５に入力されている楽器音ディジ
タルデータ信号ＴＤが順次記憶され、読み出し動作が指
定されている場合には出力端子ｔ_６から記憶されている
楽器音ディジタルデータＴＤが楽音波形ＭＷとして読み
出される。

ここで、読み出し装置３のカウンタ３０５から出力され
ているアドレス信号ＡＤの上位７ビットをram （１〜１
２８）を指定するために用い、下位１０ビットを指定さ
れたram のアドレス信号ＡＤ′としているため、ram
（１〜１２８）の新たな指定は、その前に指定されたra
m の全アドレスについて上記２つの動作のうち指定され
た動作が完了した後に行なわれる。

〔発明の効果〕

以上の説明から明らかなように、この発明によれば、書
込みが指示されたとき直ちに書込み動作を行うのではな
く、外部から入力される音の立上がりを検出し、この音
の立上がりに同期して書込み用アドレス信号の発生を所
定の開始アドレスから開始することにより該音の波形デ
ータを記憶手段に記憶させるようにし、且つ楽音信号発
生指令に対応して読み出し用アドレス信号の発生を該所
定の開始アドレスから開始することにより該記憶手段の
記憶波形データを順次読み出すようにしたので、楽音信
号発生指令に対応して直ちに音の立上り部分から正しく
読出しが行われることになり、楽音信号発生指令に対応
して正しく楽音信号を発生することができる、という効
果を奏する。また、読み出された波形データに基づき得
られる楽音信号に対して音量エンベロープを付与するよ
うにすることにより、外部音サンプリング方式の電子楽
器としての演奏性能を一層高めることができる。

更にこの発明によれば、遅延手段による遅延制御によ
り、立上がり検出手段における音の立上がり検出に要す
る時間を確保することができ、音の立上がり検出以前
に、記憶手段に対してディジタル波形データが供給され
ないようにすることができるので、外部より入力された
音のディジタル波形データを、その先頭をカットするこ
となく、先頭から正確に記憶手段に書き込むことができ
るという効果を奏する。従って、立上がり検出の際の回
路動作等の時間遅れを考慮した書込みが行われることに
なり、その結果、楽音信号発生指令に対応して音の立上
り部分から正しく読出しが行われることになり、楽音信
号発生指令に対応して正しく楽音信号を発生することが
できる。

【図面の簡単な説明】

第１図はこの発明に係る電子楽器の一実施例を示す概略
ブロック図、第２図は同実施例の詳細例を示すブロック
図、第３図(Ａ),(Ｂ),(Ｃ)はこの明細書に添付する図面
で使用する各種論理素子の表示方法を示す図、第４図は
第２図に示した実施例の電子楽器に記憶する楽器音波形
の１例を示す波形図、第５図(Ａ)〜(Ｅ)は第２図に示し
た実施例の書き込み回路１の動作を説明するためのタイ
ミングチャート、第６図は第２図に示した実施例の検波
回路の１例を示す回路図、第７図は第２図に示した実施
例のクロックセレクタの１例を示す回路図、第８図は第
２図に示した実施例のリングカウンタの動作状態を示す
タイミングチャート、第９図は第２図に示した実施例の
記憶装置の楽器音書き込み動作を説明するためのタイミ
ングチャート、第１０図は第２図に示した実施例のキー
コード発生回路の１例を示す回路図、第１１図は従来の
電子楽器のエンベロープ波形発生装置が出力するエンベ
ロープ波形の１例を示す波形図、第１２図は第２図に示
した実施例のエンベロープ波形発生器を出力する一般的
なエンベロープ波形の波形形状を示す波形図、第13図
(Ａ)、第14図(Ａ)はエンベロープ波形の波形形状の例を
示す波形図、第１３図(Ｂ)、第１４図(Ｂ)は電圧制御型
増幅器の出力波形を示す波形図、第１５図(Ａ)は第２図
に示した実施例のエンベロープ波形発生装置の１例を示
す回路図、第１５図(Ｂ)は従来の電子楽器に用いられて
いるエンベロープ波形発生装置の１例を示す図、第１６
図(Ａ)は第２図に示した実施例のＡ／Ｄコンバータの特
性の１例を示す特性曲線図、第１６図(Ｂ)図は第２図に
示した実施例のＤ／Ａコンバータの特性の１例を示す特
性曲線図、第１７図は第２図に示した実施例のランダム
アクセスメモリの他の例を示すブロック図である。１……書み込み装置、２……鍵盤回路３……読み出し装置、４……記憶装置５……キーヤ、６……サウンドシステムＲＡＭ１〜ＲＡＭ８，ｒａｍ１〜ｒａｍ128……ランダ
ムアクセスメモリ

Claims

【特許請求の範囲】

【請求項１】書込みと読出しが可能なランダムアクセス
メモリからなる記憶手段と、外部から入力される音の信号を所定サンプリング周期で
サンプリングすることにより複数周期からなるディジタ
ル波形データを得て、これを前記記憶手段の書込みデー
タ入力に供給する供給手段と、書込みを指示するための操作手段と、外部から入力される前記音の立上がりを検出する立上が
り検出手段と、前記操作手段により書込みが指示されたとき、前記立上
がり検出手段により検出した前記音の立上がりに同期し
て書込み用アドレス信号の発生を所定の開始アドレスか
ら開始し、前記ディジタル波形データをこのアドレス信
号によって指定された前記記憶手段内のアドレスに順次
書き込み、他方、楽音信号発生指令に対応して読出し用
アドレス信号の発生を前記開始アドレスから開始し、こ
のアドレス信号によって指定された前記記憶手段内のア
ドレスから前記ディジタル波形データを順次読み出すア
ドレス信号発生手段と、前記記憶手段から読み出された波形データに基づき得ら
れる楽音信号に対して音量エンベロープを付与するエン
ベロープ付与手段とを具える電子楽器。
【請求項２】書込みと読出しが可能なランダムアクセス
メモリからなる記憶手段と、外部から入力される音に対応した複数周期からなるディ
ジタル波形データを前記記憶手段の書込みデータ入力に
供給する供給手段と、書込みを指示するための操作手段と、外部から入力される前記音の立上がりを検出する立上が
り検出手段と、前記立上がり検出手段に対する前記音の信号入力タイミ
ングよりも前記記憶手段に対する前記ディジタル波形デ
ータの供給タイミングを所定時間遅らせる遅延手段と、前記操作手段により書込みが指示されたとき、前記立上
がり検出手段により検出した前記音の立上がりに同期し
て書込み用アドレス信号の発生を所定の開始アドレスか
ら開始し、前記ディジタル波形データをこのアドレス信
号によって指定された前記記憶手段内のアドレスに順次
書き込み、他方、楽音信号発生指令に対応して読出し用
アドレス信号の発生を前記開始アドレスから開始し、こ
のアドレス信号によって指定された前記記憶手段内のア
ドレスから前記ディジタル波形データを順次読み出すア
ドレス信号発生手段とを具え、前記記憶手段から読み出された波形データに基
づき楽音信号を発生するようにした電子楽器。