JPH0652501B2

JPH0652501B2 - データ処理装置

Info

Publication number: JPH0652501B2
Application number: JP1242255A
Authority: JP
Inventors: 伸一朗山口; 秀和松本; 忠秋坂東; 宏明中西; 健二広瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPH02146628A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデータ型を示すタグを有するタグ付きデータ用
命令とタグ無しデータ用命令を解釈実行するデータ処理
装置に関する。

〔発明の背景〕

ノイマン型の汎用のデータ処理装置（以下、計算機と称
す）は、その計算機固有のマクロ命令（以下命令と称
す）を持ち、命令は通常オペレーシヨンの種類を示すオ
ペコードとオペレーシヨンの対象となるオペランドの所
在を示すオペランド指定子より成つている。そして、オ
ペランドの指定方法は、アドレツシングモードと呼ば
れ、様々な方法が提案されている。これらの計算機に共
通な特徴として、命令が扱うデータのデータ型は、オペ
コードによつて一義的に決められていることが挙げられ
る。例えば、同じオペランドに存在するデータでも、固
定小数点用の命令であれば、それを整数と見なして演算
し、文字列用の命令であれば、それを文字コードと見な
して演算すると言つた見合である。

これに対して、プロシーデイングオブロジツクプロ
グラミングコンフアレンス’８４（Proceeding of Log
ec Programming Cnoference ’84）の「パーソナル逐
次型推論マシンＰＳＩのハードウエア開発」あるいはイ
ンターナシヨナル・シンポジウム・オン・ロジツク・プ
ログラミング’84(International Symposium on Logic
Programming)の「トワーズ・ア・パイプライン・プロロ
ーグ・プロセツサ」（“Towards Pipelined Prolog Pro
cessor”）、更には、エス・アール・アイ・インターナ
シヨナル・アーテイフイシヤル・インテリジエンス・セ
ンター・テクニカルレポート１９８３（Tech・Report ３
０９，Artificial Intelligence Center,SRI Internati
onal 1983）の「アブストラクト・プロローグ・インス
トラクシヨンセツト」（“An Abstruct Prolog Instruc
tion Set”）に述べられているプロローグ専用計算機で
は、各データの特定のビツトをタグとして割り当てて、
タグにそのデータのデータ型の情報を持たせている。そ
して、演算時には、タグを調べてデータ型を判定しなが
ら、演算の種類を変更するようになつている。このよう
なタグアーキテクチヤは、リスプやプロローグと言つた
記号処理用言語を効率よく実行できるアーキテクチヤで
ある。

以上述べた２種類の計算機アーキテクチヤは、互いに独
立であり、相入れないものであつた。しかしながら、知
識工学等のアプリケーシヨンでは前者が得意とする数値
処理と後者が得意とする非数値処理（記号処理）が共に
必要であり、両者、即ちタグ無しデータ用命令とタグ付
きデータ用命令を共に実行可能な計算機が必要である。

タグ無しデータ用命令とタグ付きデータ用命令を同一計
算機内で解釈実行するには、両者を別モードの命令セツ
トとして、各命令セツトには、他のモードへ移行する命
令を設けておく方法が考えられるが、モード移行が頻繁
になるとオーバーヘツドが無視できなくなる。

また別の方法として、プロシーデイングオブ第１１回
インターナルシヨナルシンポジウムオンコンピユー
タアキテクチヤ（Proceeding of１１th International
Symposium on Computer Architecture,june,１９８
４）の「アーキテクチヤオブＳＯＡＲ：スモールトー
クオン RISC」（Architecture of SOAR：Smalltalk on
a ＲＩＳＣ）に述べられている様に、命令内に両命令を
区別するモードビツトを設けて、各命令に対してタグ無
しデータを扱うモードとタグ付きデータとして扱うモー
ドを設ける方法がある。この方法は実現の容易性を言う
面では優れているが、命令長が１ビツト増えてしまう欠
点があり、またタグの有無によつてオペレーシヨンを変
える必要の無い命令（例えば、データの転送命令は、タ
グの有無にかかわらずオペランド指定子によつて示され
たデータを転送すれば良い。）に対しては、モードビツ
トが無駄になつてしまう問題点がある。これらの問題点
は、商業化の上で重大な欠点となる。即ち、命令長の変
化は、従来ソフトウエア資産との命令語に於ける互換性
をそこね、またモードビツトの無駄は、できる限り小さ
くすべきオブジエクトコード容量を逆に増大させてしま
う。

更に前記公知例では、タグのビツト数が１ビツトに制限
される為、表現できるデータ型が２つになつてしまい、
多様なデータ型を扱うプロローグやリスプには対応しに
くいと言う欠点がある。また、フローテイングデータを
扱う命令が無い為に例えば、プラント制御等の応用シス
テムには適用しにくいと言う欠点がある。

本発明は、上述の問題点に鑑みて、行われたものであ
る。

〔発明の目的〕

本発明の目的は、タグ無しデータ用命令とタグ付きデー
タ用命令を実行可能な汎用のデータ処理装置を提供する
ことにある。

〔発明の概要〕

タグ無データ用命令（所謂汎用命令）は、長い間また広
範囲に使用されている命令であり、単純な転送命令から
フローテイング命令まで命令種も多い。これに対してタ
グ付きデータ用命令は、これらを使用するリスプやプロ
ローグと言つた言語が、また広範囲に使用されていない
事もあつて、命令種自体が少ない。

そこで、タグ無しデータ用命令体系の中にタグ付きデー
タ用命令を取り込む事によつて、全体の命令体系を変え
る事なく両方の命令を同一計算機の命令体系とする。つ
まり、オペコード内の一部をタグ無しデータ用命令に割
当てて、一部をタグ付きデータ用命令に割り当てる。

データ処理装置には、オペコードを解釈して、タグ無し
データ用命令かタグ付きデータ用命令かを検出するデコ
ード手段を設け、このデコード手段の出力に従つて、タ
グ付きデータ用命令の時には、オペランド指定子で指定
されるオペランドをタグ付きデータとして、タグを評価
しながら処理を行う。またタグ無しデータ用命令の時に
は、タグに当たる部分もデータとして扱い命令を実行す
る。

〔発明の実施例〕

第１図は、本発明の一実施例を示すデータ処理装置の内
部構成のブロツク図であり、詳しい説明は後述する。

第２図は、本実施例で説明するタグ付きデータ処理装置
（以下計算機と言う）内のレジスタの内で計算機のマク
ロ命令（以下、単に命令と言う）によつてオペランドと
して指定可能なものを示している。各レジスタは３２ビ
ツトの幅のものが３３本あり、プログラムカウンタ（Ｐ
Ｃ）以外は、いわゆる汎用レジスタと呼ばれるものであ
る。レジスタの本数は本発明に本質的なものではない
が、ここでは３２本の汎用レジスタがあるとして説明す
る。

第３図は、計算機で用いられるデータ形式を示したもの
であり基本語長は３２ビツトである。（ａ）は、タグ無
しデータであり、通常の計算機で多く使用されている。
つまり、符号付き１６ビツト加算命令はビツト１５から
ビツト０を符号付き整数と見なし、３２ビツトフローテ
イング加算命令はビツト３１からビツト０を単精度のフ
ローテイングデータと見なして演算する（ｂ）は、第１
のタグ付きデータであり、データの型を示すタグとデー
タが１ワード中に埋め込まれている。本発明に於て、タ
グのビツト長及びタグのビツト位置は、本質的な問題で
はないが、本実施例ではｋ＝８でありＭＳＢ側にタグが
あるものとして説明する。（ｃ）は、第２のタグ付きデ
ータであり、最初の３２ビツト（以下ポインタワードと
呼ぶ）中には、データ本体のデータ型を示すタグとデー
タ本体のメモリアドレス（ポインタ）が格納されてい
る。そして、データはポインタで指定されるメモリ上に
在る。本発明に於て、前述のようにタグのビツト長は本
質的な問題ではないが、本実施例ではｌ＝４として説明
する。また、ポインタで指示されるデータは、３２ビツ
トである必然性もなく６４ビツトあるいはそれ以上でも
本発明は適用可能である。

（ｄ）は、第３のタグ付きデータであり、ポインタワー
ドには、タグと第１又は第２又は第３のタグ付きデータ
へのポインタが格納されている。

上記（ｂ）〜（ｄ）のデータに於て、命令のオペランド
として指定されるのは、（ｂ）では、タグ付きデータそ
のものであり、（ｃ），（ｄ）ではポインタを含む４バ
イトである。即ちタグ無しデータはバイト単位にアドレ
ツシングできるが、タグ付きデータは４バイト（基本語
長）単位にしたアドレツシングできない。

第４図は、タグ付きデータの具体例を示したものであ
る。nill,variable,atom,short-integerが第１のタグ付
きデータの例であり、long-integerbig-number,double-
floatingが第２のタグ付きデータの例であり、referenc
e,structure,list,undefineが第３のタグ付きデータの
例である。前述したように、タグビツト長は、増減して
もかまわないので、新しいデータ型を導入することは容
易である。例えば、使用頻度の高い整数が１６ビツトよ
り大きな場合、これをLong-integerで表現すれば、参照
毎に２回のメモリアクセスが生じてしまう。そこで、Ｔ
ＡＧの“１０００”に、２８ビツト長のmiddle-integer
を追加して、比較的大きな整数も１回のメモリアクセス
で、参照できる様にする事が可能である。

第５図は、本実施例の計算機で実行可能な命令のフオー
マツトを示している。命令は、１６ビツトのオペレーシ
ヨンワード５０（略称ＯＰＷ）とオペレーシヨンの対象
となるオペランドの所在を示す１６ビツト以上のオペラ
ンド指定子５１（略称ＯＰＳ）より成る。

ＣＰＷ５０は、オペレーシヨンの種類とその命名がタグ
付きデータを扱えるかどうかを示す。本実施例では、Ｏ
ＰＷ５０の上位９ビツトが“111111100”である命令
が、タグ付きデータを扱うことが可能であり、その時の
オペレーシヨンは、ＯＰＷ５０の下位７ビツトで示され
る。

ここでは、命令デコーダの構成を容易にする為に、上記
のビツト割り付けを行つたが、ＯＰＷをすべてデコード
するならば、任意のコードをタグ付きデータを扱う命令
に割り付ける事が可能である。

本実施例ではタグ無しデータ用命令として、米国モトロ
ーラ社の３２ビツトマイクロプロセツサＭＣ６８０２０
にフローテイング命令を追加した上位互換の命令を備え
ており、タグ付きデータ用命令として、プロローグ命令
セツトを備える。ここでプロローグ命令セツトは、エス
・アールアイインターナシヨンルアーテイフイシヤ
ルインテリジエンスセンターテクニカルレポート
３０９，１９８３（Tech.Repor ３０９,Artificial Int
elligence Center,ＳＲＩ International１９８３）の
「アブストラクトプロローグインストラクシヨンセ
ツト」（“An Abstract Prolog Instruction Set”）に
記載されているプロローグ命令セツト（以下ＷＡＭと略
す）と上記互換である。ＷＡＭについては、上記文献に
詳しく述べてあるので、ここでは本発明の理解に必要な
部分を簡単に述べる。ＷＡＭは、大きく４つのカテゴリ
ーから成つており、それぞれ、put 系命令，get 系命
令，unify 系命令，Control 系命令と呼ぶ。プロローグ
で記述されたプログラムは、コンパイラにより上記命令
に変換される。put 系命令は、引数を引数レジスタにロ
ードする命令であり、get 系命令は引数レジスタ内のデ
ータと別の引数のパターンマツチングを行う命令であ
る。unify 系命令は、引数が構造を持つている時（例え
ば、リスト・構造体）に、各要素毎のパターンマツチン
グを行う命令である。

ここでunify 系命令は先行するget 系命令の実行結果
（リードモード又はライトモード）により、動作を完全
に変えなければならない。このモードは、データ処理装
置のステータスフラグＲＭＢ（後述）に反映される。Ｏ
ＰＳ５１は、アドレツシングモードを示すモード指定子
ＥＡ５２とアドレス計算で使用するデイスプレースメン
トdisp５３より成る。

第６図は、ＥＡ５２の詳細を示しており、各アドレツシ
ングモードでのオペランドアドレスの計算手順について
第７図と第８図を併用しながら説明する。

ＭＯＤ５５が“０００”，“００１”，“０１０”のも
のは、いわゆるレジスタダイレクト及びレジスタ間接と
呼ばれるアドレツシングモードであり、当業者には、周
知のものである。ＭＯＤ５５が“０１１”のものは、オ
ートインクリメントと呼ばれるアドレツシングモードで
あり、第８図(ｄ)で示すように、Ｓz５４が０の時に
は、REGNO５６で示されるレジスタに２が加算され、Ｓx
５４が１の時には、REGNO５６で示されるレジスタに
４が加算される。ＭＯＤ５５が“１００”のものは、オ
ートデクリメントと呼ばれるアドレツシングモードであ
り、第８図の（ｅ）で示すようにオートインクリメント
とは逆の動作をする。

ＭＯＤ５５が“１０１”のものは、レジスタ相対と呼ば
れるアドレツシングモードであり、第８図（ｆ）で示す
ように、Ｓz ５４が０の時には、DISP５３が第７図のdi
spタイプＩの形式となり、これがREGNO５６で示される
レジスタに加算される。またＳz ５４が１の時には、di
spタイプIIが加算されてメモリ上のオペランドアドレス
が算出される。

ＭＯＤ５５が“１１１”でREGNO５６が“0000”のもの
は、アブソリユートと呼ばれるアドレツシングモードで
あり、第８図の（ｇ）で示すように、Ｓz ５４が０の時
には、DISP５３が第７図のdispタイプＩの形式となり、
これがそのままメモリ上のオペランドアドレスとなる。
またＳz ５４が１の時には、dispタイプIIがそのままメ
モリ上にオペランドアドレスとなる。

ＭＯＤ５５が“１１１”で、REGNO56が“0001”のもの
は、イミデイエイトと呼ばれるアドレツシングモードで
あり、第８図の（ｈ）で示すように、Ｓz ５４が０の時
には、DISP５３が第７図のdispタイプＩの形式となり、
これがそのままオペランドとなる。またＳz ５４が１の
時には、dispタイプIIがそのままオペランドとなる。

ＭＯＤ５５が“１１１”で、REGNO５６が“0101”のも
のは、プログラムカウンタ相対と呼ばれるアドレツシン
グモードであり、第８図の（ｉ）で示すようにレジスタ
相対アドレツシングモードと同様なオペランドアドレス
の算出手順をとる。

ＭＯＤ５５が“１１１”で、REGNO５６が“０１１１”
のものは、タグ付きイミデイエイトアドレツシングモー
ドと呼ぶ。タグ付きイミデイエイトアドレツシングモー
ドでは、第８図の(ｊ)で示すように、DISP５３が第７図
のdispタイプIII、即ち４ビツトのタグと２８ビツトの
ポインタである形式となり、プログラムカウンタの値に
このポインタを加算した値のポインタとして持つ第３図
で示すところの第２のオペランド形式が、オペランドと
なる。

本実施例では、タグ付きイミデイエイトアドレツシング
モードで使用す弊レジスタをプログラムカウンタのみに
限つて説明しているが、前述の汎用レジスタ、あるいは
本実施例で述べていない他のレジスタでも使用可能なこ
とは明白である。

第９図は、前述したタグ付きデータ用命令とタグ無しデ
ータ用命令を共に実行可能な計算機の全体構成を示して
いる。１００は、命令実行装置（略称ＢＰＵ）であり、
上記の命令を解釈実行する。８００は、メモリ装置（略
称ＭＭ）であり、上記の命令、あるいはデータを格納す
る。５００は、３２ビツト幅のメモリアドレスバス（略
称ADRBUS）、６００は３２ビツト幅のメモリデータバス
（略称DATBUS）である。本発明は、BPU100に適用される
ものなので、以下BPU100の内部について詳しく説明す
る。

第１図は、BPU100の内部構造を示すブロツク図である。

１１０は、命令バツフア（ＩＢＲ）であり、DATBUS600
を介してＭＭ８００よりフエツチした命令が格納され
る。１２０は、IBR110内の命令から、ＯＰＵ５０，ＥＡ
５２，DISP５３を切り出すアライナ（ＡＬＭ）であり、
ＯＰＷ５０が信号線３５０に出力され、ＥＡ５２が信号
線３５５に出力され、DISP５３が信号線３４０にそれぞ
れ出力される。

１３０は、命令デコーダ（INSDEC）であり、信号線３５
５と、信号線３５０より入力される情報に従つて、アド
レス計算用のエントリアドレスと命令実行用のエントリ
アドレスを生成し、各々信号線３６０と４６０に出力す
る。１４０は、アドレス計算のため制御回路（Ａ−ＣＴ
Ｌ）であり、タグ付きイミデイエイトアドレツシングモ
ードの時に信号線３７０を“１”とする機能を持つ。Ａ
−ＣＤＬ１４０は、信号線３７０の他にもレジスタフア
イル１６０（ＡＲＦ）やアドレス計算用演算器１９０
（Ａ−ＡＬＵ）等の制御信号の生成も行うが、本発明の
理解には不要なので省略してある。

１５３はdisp５３に含まれるタグの長さを判定するタグ
長検出回路（ＴＬ）であり、８ビツト長タグの時に信号
線１５９が“１”となる。

１６０は、信号線３４０中のデイスプレースメントから
タグとポインタを分離する分離回路（ＳＥＰ）であり、
信号線３７０と１５９が共に“１”の時に、タグを信号
線３８０に出力し、ポインタ部を信号線４００に出力す
る。また、それ以外の時には、信号線３４０のデータが
信号線４００にそのまま出力される。

１７０は、プログラムカウンタ（ＰＣ）である。１８０
は、レジスタフアイル（ＡＲＦ）であり、第２図のＡＲ
Ｏ〜ＡＲ１５に相当する。１９０は、アドレス計算で使
用する演算器（Ａ−ＡＬＵ）である。

２００は、SEP160により切り出されたタグを保持するレ
ジスタ（ＴＡＧ）であり、タグ付きイミデイエイトアド
レツシングモード時のオペランドのタグが格納される。

２１０は、タグ付きイミデイエイトアドレツシングモー
ド時に、ＳＥＰ１６０で切り出されたポインタとＰＣ１
７０を加算して得られる新たなポインタが格納されるレ
ジスタ（ＩＭＲ）である。また、イミデイエイトアドレ
ツシングモードの時には、イミデイエイトデータが格納
される。本実施例によれば、タグ付きイミデイエイトア
ドレツシングモードの時のオペランドは、ＴＡＧ２００
とＩＭＰ２００の組で存在することになる。

２２０は、レジスタフアイル（ＥＲＦ）であり、第２図
のＥＲ０〜ＥＲ１５に相当する。

２３０は、演算器（Ｅ−ＡＬＵ）であり、通常の算術・
論理演算の他に、信号線４６５が“１”の場合には、信
号線４３０から入力されるデータに含まれるタグの長さ
をＴＬ１５２によつて判定し、信号線１５８の値に従つ
て信号線４３０からのタグ信号線４４５から入力される
データに埋め込んでタグ付きデータを生成する機能を持
つ。

２４０は、信号線４７５が“１”の場合に、ESAB440 か
らの入力されるタグ付きデータから、タグ長検出回路Ｔ
Ｌ１５１の判定結果によりタグをマスクして、データ部
を信号線４４５に出力するデータを切り出し回路（ＭＳ
Ｋ）である。

２５０は、ESBB430 から入力されるタグ付きデータか
ら、ＴＬ１５０によつて判定されたタグだけを切り出す
回路（ＴＡＧ−ＥＸＴ）であり、タグを２５１に出力す
る。ＴＡＧ−ＥＸＴ２５０によつて切り出されたタグ
は、信号線４５５が“０”の時、タグレジスタ２６０
(ＴＡＧＲ)へ格納され、信号線４５５が“１”の時、タ
グレジスタ２７０（ＴＡＧＲ）に格納される。

２８０は、セレクタ（ＳＥＬ）であり、信号線４７０に
従つてＴＡＧＲ２６０又はＡＴＧＲ270 又はＥ−ＣＴＬ
２９０から出力されるタグから１つを選択してＥＳＢＢ
４３０の上位８ビツトに出力する。

２９０は、命令実行のための制御回路(E−CTL)であり、
マイクロプログラム制御方式によつて、制御信号の生成
を行う。

３００は、ＢＰＵ１００の状態を示すステータスフラグ
（ＲＭＢ）であり、「０」の時リードモードを示し、
「１」の時ライトモードを示している。

３１０は、メモリのアドレスを保持するメモリアドレス
レジスタ（ＭＡＲ）であり、アドレス計算によつて算出
されたオペランドアドレスが格納される。また、タグ付
きイミデイエイトアドレスシングモードの時には、ポイ
ンタワードのポインタが格納される。

３２０は、ＭＭ８００へ書き込むデータを保持するメモ
リライトデータレジスタ（ＭＷＲ）である。３３０は、
ＭＭ８８０から読み出したデータを保持するオペランド
バツフアレジスタ（ＯＢＲ）である。

以下本発明の理解に必要な各ブロツクの詳細な説明を行
う。

INSDEC130 は、例えば第１０図に示す構成をとり、少な
くとも命令がタグ付きデータを扱うかどうかの検出を行
う手段１３３を持つている。エントリアドレス生成回路
１３１は、タグ付きデータ用命令検出回路１３３の出力
１３４によつて、タグ無しデータ用命令とタグ付きデー
タ用命令では、異なつたエントリアドレスを信号線４６
０に出力する。またＡ−ＣＴＬ用エントリアドレス生成
回路１３２は、命令中のＥＡ５２に従つてアドレス計算
用のエントリアドレスを生成するが、信号線１３４が
「０」即ち、タグ無しデータ用命令の時には、タグ付き
イミデイエイトアドレツシングモードは、使用不可能な
アドレツシングモードとして、エントリアドレスは生成
されない。

エントリアドレス生成回路１３１，１３２は、リードオ
ンリメモリ（ＲＯＭ）、プログラマブルロジツクアレイ
（ＰＬＡ）等を用いれば、当業者にとつて容易に構成で
きる。また、タグ付きデータ用命令検出回路１３３は、
本実施例の場合第１１図に示すような回路によつて構成
できる。第１１図に於て、信号線３５２は、命令中のＯ
ＰＳ５０の１６ビツト中の上位９ビツトであり、信号線
３５１は、それ以外のビツトである。１３３０と１３３
１はＮＯＴ論理であり、１３３２はＡＮＤ論理である。
信号線１３４は、タグ付きデータ用命令の時「１」とな
り、それ以外の命令では「０」となる。

また、オペレーシヨンワード（ＯＰＷ）が、規則性の高
いものであれば、命令デコーダ１３０全体を、ＲＯＭあ
るいはＰＬＡあるいはランダムロジツクを用いて、１つ
のデコーダとして実現する事は可能である。

タグとポインタの分離回路ＳＥＰ１６０は、第１２図の
ような構成をとり、Ａ−ＣＴＬ１４０からの制御信号３
７０が「１」の時に信号線３４０上のデイスプレースメ
ントからタグとポインタを分離して、それぞれ信号線３
８０，３９０上に出力する。

ここで、タグ切り出し回路１６１は、本実施例の場合第
１３図に示すような回路によつて構成できる。第１３図
に於て、信号線３４４は、信号線３４０の上位８ビツト
が出力されており、信号線３７０が「１」の時に信号線
３８０には、タグが出力される。

また、ポインタ切り出し回路１６２は、本実施例の場合
第１４図に示すような回路によつて構成できる。第１４
図に於て、信号線３４３は、信号線３４０の下位２４ビ
ツトが出力されており、信号線３６７，３４７にはそれ
ぞれ信号線３４０の２８ビツト目と２４ビツト目が出力
されている。

ポインタ切り出し回路１６２は、信号線３７０が「１」
の時、ＴＬ１５３の出力が「１」、即ち８ビツトタグで
あれば、２４ビツトポインタの符号拡張データをＡＳＢ
Ｂ４００に出力し、ＴＬ１５３の出力が「０」であれば
２８ビツトポインタの符号拡張データをＡＳＢＢ４００
に出力する。また、信号線３７０が「０」であれば、信
号線３４０の値をそのままＡＳＢＢ４００に出力する。

タグ長検出回路ＴＬ１５３は、タグ付きデータに含まれ
るタグが８ビツトか４ビツトかを検出する回路であり、
本実施例の場合第１５図に示すような回路によつて構成
できる。第１５図に於て、信号線３４４は、信号線３４
０の上位４ビツトが出力されており、１５１はこれらの
論理積をとるＡＮＤ論理である。ＴＬ１５３は第４図に
示すタグ付きデータの内、８ビツトタグ即ち、上位４ビ
ツトが“１１１１”の時に出力信号線１５９が「１」と
なり、４ビツトタグの時には、「０」となる。

本実施例に於て、タグ長検出回路は、ＴＬ153 の他にＴ
Ｌ１５０，ＴＬ１５１，ＴＬ１５２があるがいずれも、
機能・内部構成ともに同一である。

タグ切り出し回路ＴＡＧ−ＥＸＴ２５０は、本実施例の
場合第１６図に示すような回路によつて構成できる。第
１６図に於て、信号線４３４は、ＥＳＢＢ４３０の上位
８ビツトが出力されており、８ビツトタグ、即ち信号線
１５６が「１」の時には信号線４３４がタグとして信号
線２５１に出力される。また、４ビツトタグ、即ち信号
線１５６が「０」の時には、信号線２５１には上位４ビ
ツトが“００００”で、下位４ビツトにタグが出力され
る。

データ切り出し回路ＭＳＫ２４０は、本実施例の場合第
１７図に示すような回路で構成できる。第１７図に於
て、信号線４４２は、ESAB440 の上位８ビツトが出力さ
れており、Ｅ−ＣＴＬ２９０からデータ切り出しの制御
信号４７５がtrueのとき、ＴＬ１５１の出力１５７が
「１」、即ち８ビツトタグであれば、信号線４４５に
は、上記８ビツトがマスタされたデータ部のみが出力さ
れる。また、この時ＴＬ１５１の出力１５７が「０」な
らば、出力４４５には、上位４ビツトのみがマスタされ
た２８ビツトのデータ部が出力される。また信号線４７
５が「０」であれば、ESAB440 上のデータがそのまま信
号線４４５に出力される。

タグ埋め込み回路は、演算器Ｅ−ＡＬＵ２３０の１つの
フアンクシヨンとして位置付けられ、本実施例では、Ｅ
−ＡＬＵ２３０内に第１８図で示されているような回路
を設けることにより実現できる。第１８図に於て、信号
線４４５にはタグが埋め込まれるデータが出力されてお
り、信号線４４７には、信号線４４５の上位４ビツトが
出力されており、信号線４４８には下位２４ビツトが出
力されており、信号線４４６には、それ以外のビツトが
出力されている。信号線４３２には、埋め込むタグが出
力されており、Ｅ−ＣＴＬ２９０からのタグ埋め込み制
御信号４６５が「１」のとき、ＴＬ１５２の出力１５８
が「１」、即ち８ビツトタグであれば、出力４５０の下
位２４ビツトには、信号線４４５の下位２４ビツトが出
力され、出力４５０の上位８ビツトには、信号線４３２
が出力される。またこの時、ＴＬ１５２の出力１５８が
「０」であれば、出力４５０の下位２８ビツトには、信
号線４４５の下位２８ビツトが出力され、出力４５０の
上位４ビツトには、信号線４３２の下位４ビツトが出力
される。またタグ埋め込み制御信号４６５が「０」であ
れば、出力４５０はすべて「０」となる。

第１９図に制御回路２９０の内部構成を示す。Ｅ−ＣＴ
Ｌ２９０は命令実行のために各種の制御信号を生成する
マイクロプログラム制御方式の制御回路である。

尚、本実施例では、マイクロプログラム制御方式を用い
ているが、高速な制御を実現する場合や、あまり複雑で
ない命令を実行する場合には、ワイヤードロジツクによ
る制御方式を用いる事も可能である。制御回路は一般に
第１９図に示したよりも多くの構成要素，信号線を有す
るが、本発明に直接関係のないものは省略してある。第
１９図に於て、２９６は、制御メモリ（ＣＳ）であり、
マイクロプログラムを格納する。２９５は、CS296 から
読み出されたマイクロプログラムを保持するマイクロ命
令レジスタ（ＭＩＲ）である。マイクロプログラムアド
レス・セレクタ２９７は、次に読み出す制御メモリのア
ドレスを信号線２８９に従つて、信号線２９９，３０
１，３０３，３０５の中から選択する。エントリ修飾回
路２９１は、ＲＭ３００の値によつてＥ−ＣＴＬ２９０
のエントリアドレス４６０を修飾する回路であり、本実
施例では、第２０図に示すような回路によつて構成でき
る。第２０図に於て、信号線４６１には、エントリアド
レス４６０の最下位ビツトが出力されており、信号線４
６２にはそれ以外のビツトが出力されている。ＩＮＳＤ
ＥＣ１３０によつて、ＲＭＢ３００の値で修飾すべき命
令のエントリアドレスが生成されると、これをユニフア
イ命令検出回路２９１０によつて検出し、信号線２９１
１が「１」となり、ＣＳ２９６から最初に読み出すアド
レス２９９の最下位ビツトは、ＲＭＢ３００の出力４６
９となる。またユニフアイ命令検出回路２９１０の出力
が「０」の時には、アドレス２９９は、エントリアドレ
ス４６０そのままとなる。本実施例では、最下位ビツト
を修飾したが、他のビツトでも可能なことは明白であ
る。

タグ判定回路２９３は、マイクロプログラムで指定され
るテストパターン３０４に従つて、タグレジスタの出力
４９０と４９５の組み合わせにより、マイクロプログラ
ムのジヤンプアドレス303 を修飾するオフセツト３０２
を生成する。本実施例では、第２１図（１）〜（３）に
示すような機能を持つ論理によつて構成できる。第２１
図に示すような論理は、ＲＯＭ，ＲＡＭ，ＰＬＡ等を用
いれば容易に実現可能である。

ジヤンプ先修飾回路２９２は、マイクロプログラムによ
つて指定されるジヤンプアドレス３０３をベースとし
て、オフセツト３０２で示される分だけ離れたジヤンプ
アドレスを生成する回路であり、いわゆるマルチウエイ
ジヤンプを行うものである。本実施例に於ては、第２２
図に示すような回路により構成することができる。第２
２図に於て、信号線３０３１は、ジヤンプアドレス３０
３の下位４ビツトを示しており、信号線３０３２はそれ
以外のビツトを示している。出力のジヤンプアドレス３
０１の下位４ビツトには、３０３１とオフセツト３０２
の論理和が出力される。

次に、タグ無しデータ用命令とタグ付きデータ用命令を
実行するときの動作例について説明する。

(1) タグ無しデータ用命令の実行例タグ無しデータ用命令の例として、ロード命令を取り上
げて説明する。第２３図の（ａ）に示すLoad命令は、オ
ペランド指定子１で指定されるオペランドにあるデータ
をオペランド指定子２で指定されるオペランドに転送す
る命令であり、オペコードは第２４図の（ａ）に示す通
りである。本実施例ではオペランド指定子１のアドレツ
シングモードを３２ビツトイミデイエイトとし、オペラ
ンド指定子２のアドレツシングモードをレジスタダイレ
クトする。

Load命令は、ＭＭ８００より読み出され、第２５図の
（ａ）に示すような形でＩＢＲ１１０内に格納される。
そして、アライナ１２０によりオペコードとモード指定
子がそれぞれ信号線３５０と３５５に出力され(第２５
図（ｂ１），（ｂ２）)、命令デコーダINSDEC130 に入
力される。オペコードの上位９ビツトは、タグ付きデー
タ用命令検出回路１３３に入力され、タグ無しデータ用
命令であることが判明し、信号線１３４は「０」とな
る。これを受けて、Ｅ−ＣＴＬ用エントリアドレス生成
回路１３１は、タグ無しデータ用命令Loadのエントリア
ドレスを信号線４６０に出力する。これと並行して、Ａ
−ＣＴＬ用エントリアドレス生成回路１４０は、ソース
オペランドが３２ビツトのイミデイエイトアドレツシン
グモードであることを解読し、イミデイエイトアドレツ
シングモード用のエントリアドレスを信号線３６０に出
力する。

Ａ−ＣＴＬ１４０は、ＳＥＰ１６０の制御用信号３７０
を「０」とし、図には示してないアドレス計算に必要な
制御信号を出力する。

この時信号線３４０には、ＡＬＮ１２０によつて３２ビ
ツトイミデイエイトデータが出力されている（第２５図
（ｃ））。タグとポインタの分離回路ＳＥＰ１６０は、
このイミデイエイトデータを入力とするが、信号線３７
０が「０」であるために、そのままのデータを信号線４
００上に出力する（第２５図（ｄ））。信号線４００上
のイミデイエイトデータは、Ａ−ＡＬＵ１９０をスルー
状態で通過し、ＩＭＲ２１０に格納され、イミデイエイ
トアドレツシングモードのアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は信号線４６０を介して入力さ
れるLoad命令のエントリアドレスに従つて、制御メモリ
ＣＳ２９６からマイクロプログラムを読み出して、命令
実行用の制御信号を生成するが、Load命令がタグ無しデ
ータ用命令であるため、タグ付きデータ用の各回路の制
御線４７０，４８０，４５５，４７５，４６５は「０」
となる。そして、ＩＭＲ２１０内のイミデイエイトデー
タは、データ切り出し回路ＭＳＫ２４０をスルーして、
更にＥ−ＡＬＵ２３０をスルーして、ERF220に格納さ
れ、Loadは命令は完結する。

(2) タク付きデータ用命令の実行例タグ付きデータ用命令の例として、プツトコンスタント
命令を取り上げて説明する。第２３図の（ｂ）に示すPu
t−Constant 命令は、オペランド指定子１で指定される
オペランドにあるタグ付きデータをオペランド指定子２
で指定されるオペランドに転送する命令であり、オペコ
ードは第２４図の（ｂ）に示す通りである。

ここでは、オペランド指定子１のアドレツシングモード
をタグ付きイミデイエイトアドレツシングモードとし、
オペランド指定子２のアドレツシングモードをレジスタ
ダイレクトとする。

Put−Constant 命令は、ＭＭ８００より読み出され、第
２６図の（ａ）に示すような形でIRB110内に格納され
る。そして、アライナ１２０によりオペコードとモード
指定子が信号線３５０に出力され（第２６図（ｂ））、
命令デコーダINSDEC130に入力される。オペコードの上
位９ビツトは、タグ付きデータ用命令検出回路１３３に
入力され、タグ付きデータ用命令であることが判明し、
信号線１３４「１」となる。これを受けて、Ｅ−ＣＴＬエ
ントリアドレス生成回路１３１は、タグ付きデータ用命
令Lcstp のエントリアドレスを信号線４６０に出力す
る。これと並行して、Ａ−ＣＴＬ用エントリアドレス生
成回路１４０は、タグ付きイミデイエイトアドレツシン
グモードであることを解読し、信号線１３４が「１」で
あることから、正しいアドレツシングモードであると判
定し、タグ付きイミデイエイトアドレツシングモード用
のエントリアドレスを信号線３６０に出力する。Ａ−Ｃ
ＴＬ１４０は、信号線３６０上のエントリアドレスに従
つて、ＳＥＰ１６０用制御信号370 を「１」とする。

この時信号線３４０には、ＡＬＮ１２０によつて３２ビ
ツトのタグ付きデータが出力されている（第２６図
（ｃ））。タグとポインタの分離回路ＳＥＰ１６０は、
このタグ付きデータを入力とし、信号線３７０が「１」
であることから、タグを信号線３８０へ出力し、符号拡
張したポインタを信号線４００へ出力する。

このポインタは、図示していないＡ−ＣＴＬからの制御
信号により、ＰＣ１７０とＡ−ＡＬＵ１９０で加算され
て、ＩＭＲ２１０及びＭＡＲ３１０に格納されて、タグ
付きイミデイエイトアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は、信号線４６０を介して入力
されるPut−Constant 命令エントリアドレスに従つて、
制御メモリＣＳ２９６からマイクロプログラムを読み出
して、命令実行用の制御信号を生成する。Put−Constan
t 命令では、TAG200中のタグとＩＭＲ２１０中のポイン
タを合成してタグ付きデータとして、ＥＲＦ２２０に格
納する必要があるので、タグ埋め込み制御信号４６５が
「１」となり、Ｅ−ＡＬＵ２３０で、タグが埋め込まれ
てＥＲＦに格納されPut−Constant 命令は完結する。

別のタグ付きデータ用命令の実行例として、加算命令を
取り上げて説明する。タグ無しデータ用命令の加算で
は、周知の如くデータの型は命令によつて一義的に決ま
る。つまり同一の３２ビツト列でも、整数の加算命令な
らば、３２ビツト整数として演算し、フローテイングの
加算命令ならば、３２ビツトを指数部と仮数部に分けて
演算する。

これに対して、タグ付きデータ用命令の加算では、命令
の実行時にデータの型をタグによつて判定し、それに従
つて、演算を変えたり、例外検出を行つたりする。例え
ば、第５図に示す命令でオペレーシヨンとして、タグ付
きデータの加算が指定され、２つのオペランドがオペラ
ンド指定子によつてＥＲ０とＥＲ１レジスタに指定さ
れ、ＥＲ０レジスタ内のタグが第４図に示すwordであり
ＥＲ１レジスタ内のタグが、Longであつたとする。命令
実行のための制御回路２９０は、各オペランドのタグを
第２１図（その３）のテストパターンに従つて判定し、
この場合オフセツト５で指定される処理によつてＥＲ０
の１６ビツト整数を３２ビツトに拡張する。そしてＥＲ
１のポインタで示される３２ビツト整数と加算後、結果
を同じくＥＲ１のポインタで示される所へ格納して命令
は完結する。

また別の場合として、指定されたオペランドのタグが加
算に適さないデータ型（str，Lst等々）の時には、第２
１図（その３）のテストパターンによつてオフセツト１
１が指定されて、演算例外が発生し、命令実行のための
制御回路２９０は、図示していない特定のアドレスへ例
外ジヤンプを行う様にＰＣ１７０を設定する。以後の処
理は、タグ無し命令に於ける演算例外と同等であり、当
業者周知の手順に従つて、ソフトウエアにより例外処理
が行われる。

本実施例では、タグ無しデータ用命令体系として、モト
ローラ社の３２ビツトマイクロプロセツサＭＣ６８０２
０と上位互換を採用しているが、本発明はこの命令体系
を前提としているものでない事は明らかであり、他の命
令体系に対しても適用可能である。

〔発明の効果〕

本発明によれば、タグ無しデータとタグ付きデータが同
じ語長をとる計算機に於て、タグ無しデータ用命令とタ
グ付きデータ用命令を同じ命令セツトとして実行できる
為タグ無しデータ用命令とタグ付きデータ用命令を混在
して使用する知識工学向きのプログラムを、より実用的
なものとする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置の内部
構成のブロツク図、第２図は本発明に用いられる汎用レ
ジスタの説明図、第３図は、本発明に用いられるデータ
形式を示す図、第４図はタグ付きデータの具体例を示す
図、第５図は本発明で実行可能な命令のフオーマツトを
示す図、第６図は第５図の説明に用いられるアドレツシ
ングモードの詳細を示す図、第７図は第５図に示すデイ
スプレースメント（disp）の形式を示す図、第８図はオ
ペランドの詳細を示す図、第９図は本発明が適用される
計算機の全体構成を示す図、第１０図は第１図に示され
る命令デコーダの一実施例構成図、第１１図は第１０図
に示すタグ付きデータ用命令検出回路１３３の一実施例
回路図、第１２図は第１図に示すタグとポインタの分離
回路の一具体例回路図、第１３図は第１２図に示すタグ
切り出し回路の一具体例回路図、第１４図は第１２図に
示すポインタ切り出し回路一具体例回路図、第１５図は
第１図に示すタグ長検出回路の一具体例回路図、第１６
図は第１図に示すタグ切出し回路の一具体例回路図、第
１７図は第１図に示すデータ切出し回路の一具体例回路
図、第１８図は第１図に示す演算器の一具体例回路図、
第１９図は第１図に示す制御回路の内部構成を示す図、
第２０図は第１図に示すエントリ修飾回路の一具体例回
路図、第２１図は第１図に示すタグ判定回路の動作説明
に用いられる論理図、第２２図は第１図に示すジヤンプ
先修飾回路の内部構成を示す図、第２３図は命令の具体
的な実行例を示す図、第２４図は本発明に用いられる命
令のオペコードの具体的に実施例を示す図、第２５図は
本発明によるタグ無しデータ用の命令の実行例を説明す
るのに用いられる各部のデータを示す図、第２６図は本
発明によるタグ付きデータ用命令の実行例を説明するの
に用いられる各部のデータを示す図である。１３０……命令デコーダ、１６０……タグとポインタの
分離回路、２００……タグレジスタ、２１０……ポイン
タ及びイミデイエイトレジスタ、３７０……タグとポイ
ンタの分離回路の制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者坂東忠秋茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者中西宏明茨城県日立市大みか町５丁目２番１号株式会社日立製作所大みか工場内 (72)発明者広瀬健二茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】オペコードとオペランド指定子とからなる
命令に従って、オペランドを処理するデータ処理装置に
おいて、上記オペランドとしてこのオペランドのデータの型を指
定するタグを含むタグ付きデータ及び上記タグを含まな
いタグ無しデータと、上記命令として上記タグ付きデー
タを処理する第１型の命令及び上記タグ無しデータを処
理する第２型の命令とをそれぞれ格納するメモリ手段
と、上記メモリ手段から呼び出された命令のオペコードから
上記第１型の命令か上記第２型の命令かを判別する判別
手段と、上記判別手段の判別結果が上記第１型の命令であるな
ら、上記タグ付きデータのタグ部を判定し、タグ付きデ
ータの演算を決定するタグ判定手段と、上記判別手段の判別結果が上記第１型の命令であるなら
上記タグ判定手段によって決定されたタグ付きデータの
演算を実行し、上記第２型の命令であるならそのオペコ
ードに従って上記タグ無しデータの演算を実行する演算
手段とを具備し、語長の統一されたタグ付きデータとタグ無しデータとを
それぞれ処理する第１型の命令と第２型の命令とを混在
させて処理することを特徴とするデータ処理装置。
【請求項２】特許請求の範囲第１項において、上記タグは複数ビットで構成されていることを特徴とす
るデータ処理装置。
【請求項３】特許請求の範囲第１項において、オペランドの所在を示す上記オペランド指定子は、オペ
ランドが格納されているメモリのアドレスまたはオペラ
ンドが格納されているレジスタまたはオペランドそのも
のを指定することを特徴とするデータ処理装置。
【請求項４】特許請求の範囲第１項において、少なくとも１つの上記タグ無しデータは浮動小数点デー
タであることを特徴とするデータ処理装置。
【請求項５】特許請求の範囲第１項において、少なくとも１つの上記タグ無しデータを処理する第２型
の命令は浮動小数点命令であることを特徴とするデータ
処理装置。
【請求項６】特許請求の範囲第１項において、上記タグ判定手段は上記タグ付きデータからタグを切り
出して、切り出された上記タグは、上記タグ以外のビッ
トとは異なった演算を行うことを特徴とするデータ処理
装置。
【請求項７】特許請求の範囲第１項において、上記タグ判定手段又は上記演算手段は、オペランド指定
子がオペランドを指定する際に、上記タグ付きデータに
対して、予め定められたアドレッシングとは異なるアド
レッシングを指定すると所定に信号を発生することを特
徴とするデータ処理手段。
【請求項８】特許請求の範囲第１項において、上記メモリ手段は、上記タグ付きデータと上記タグなし
データとを保持するレジスタファイルを有することを特
徴とするデータ処理装置。
【請求項９】特許請求の範囲第１項又は第８項におい
て、上記メモリ手段は、上記第１型の命令と上記第２型の命
令とを保持するレジスタを有することを特徴とするデー
タ処理装置。
【請求項１０】オペコードとオペランド指定子とからなる命令に従って、オペランドを処理するデータ処理装置
において、上記オペランドとしてこのオペランドのデータの型を指
定するタグを含むタグ付きデータ及び上記タグを含まな
いタグ無しデータと、上記命令として上記タグ付きデー
タを処理する第１型の命令及び上記タグ無しデータを処
理する第２型の命令とをそれぞれ格納するメモリ手段
と、上記第１型の命令又は上記第２型の命令のオペコードに
従って上記タグ付きデータ又は上記タグ無しデータの演
算を実行する演算手段とを具備し、上記演算手段は、上記メモリ手段から呼び出された命令
のオペコードから上記第１型の命令か上記第２型の命令
かを判別する判別手段と、上記判別手段の判別結果が上記第１型の命令であるな
ら、上記タグ付きデータのタグ部を判定し、タグ付きデ
ータの演算を決定するタグ判定手段とを有することを特
徴とするデータ処理装置。
【請求項１１】特許請求の範囲第１０項において、上記タグは複数ビットで構成されていることを特徴とす
るデータ処理装置。
【請求項１２】特許請求の範囲第１０項において、オペランドの所在を示す上記オペランド指定子は、オペ
ランドが格納されているメモリのアドレスまたはオペラ
ンドが格納されているレジスタまたはオペランドそのも
のを指定することを特徴とするデータ処理装置。
【請求項１３】特許請求の範囲第１０項において、少なくとも１つの上記タグ無しデータは浮動小数点デー
タであることを特徴とするデータ処理装置。
【請求項１４】特許請求の範囲第１０項において、少なくとも１つの上記タグ無しデータを処理する第２型
の命令は浮動小数点命令であることを特徴とするデータ
処理装置。
【請求項１５】特許請求の範囲第１０項において、上記タグ判定手段は上記タグ付きデータからタグを切り
出して、切り出された上記タグは、上記タグ以外のビッ
トとは異なった演算を行うことを特徴とするデータ処理
装置。
【請求項１６】特許請求の範囲第１０項において、上記タグ判定手段又は上記演算手段は、オペランド指定
子がオペランドを指定する際に、上記タグ付きデータに
対して、予め定められたアドレッシングとは異なるアド
レッシングを指定すると所定の信号を発生することを特
徴とするデータ処理装置。
【請求項１７】特許請求の範囲第１０項において、上記メモリ手段は、上記タグ付きデータと上記タグなし
データとを保持するレジスタファイルを有することを特
徴とするデータ処理装置。
【請求項１８】特許請求の範囲第１０項又は第１７項に
おいて、上記メモリ手段は、上記第１型の命令と上記第２型の命
令とを保持するレジスタを有することを特徴とするデー
タ処理装置。
【請求項１９】命令に応じてオペランドを処理するデー
タ処理装置において、上記オペランドは基本語長内にデータタイプを示す複数
ビットからなるタグを有する第１のオペランドと、基本
語長内に上記タグを有さない第２のオペランドであり、上記命令は、上記オペランドの処理の内容と上記第１の
オペランドを処理するかを示す情報を含む第１のフィー
ルドと上記オペランド又は上記オペランドが保持されて
いるメモリ手段の位置を特定する情報を含む第２のフィ
ールドとを少なくとも有する命令であり、上記命令及び上記オペランドをそれぞれ保持するメモリ
手段と、上記命令の第１のフィールドをデコードすることによっ
て、上記メモリ手段から読みだされた命令が上記第１の
オペランドを処理する命令であるか否かを検出する検出
手段と、上記検出手段によって、上記第２のフィールドによって
特定されるオペランドが、上記第１のオペランドである
なら上記第１フィールドと上記第１のオペランドのタグ
の内容に基づいてオペランド処理を行ない、上記第２の
オペランドであるなら上記第１フィールドに基づいてオ
ペランド処理を行なう処理手段とを有することを特徴と
するデータ処理装置。
【請求項２０】特許請求の範囲第１９項において、少なくとも１つの上記第１のオペランドは浮動小数点デ
ータであることを特徴とするデータ処理装置。
【請求項２１】特許請求の範囲第１９項において、上記検出手段は上記第１のオペランドからタグを切り出
すことを特徴とするデータ処理装置。
【請求項２２】特許請求の範囲第１９項において、上記メモリ手段は、上記第１のオペランドと上記第２の
オペランドとを保持するレジスタファイルを有すること
を特徴とするデータ処理装置。
【請求項２３】特許請求の範囲第１９項又は第２２項に
おいて、上記メモリ手段は、上記命令を保持するレジスタを有す
ることを特徴とするデータ処理装置。