JPH02146628A

JPH02146628A - データ処理装置

Info

Publication number: JPH02146628A
Application number: JP1242255A
Authority: JP
Inventors: Shinichiro Yamaguchi; 伸一朗山口; Hidekazu Matsumoto; 松本　秀和; Tadaaki Bando; 忠秋坂東; Hiroaki Nakanishi; 宏明中西; Kenji Hirose; 広瀬　健二
Original assignee: Hitachi Engineering Co Ltd Ibaraki; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1990-06-05
Anticipated expiration: 2009-07-06
Also published as: JPH0652501B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデータ型を示すタグを有するタグ付きデータ用
命令とタグ無しデータ用命令を解釈実行するデータ処理
装置に関する。

〔発明の背景〕

ノイマン型の汎用のデータ処理装置（以下、計算機と称
す）は、その計算機固有のマクロ命令（以下命令と称す
）を持ち、命令は通常オペレーションの種類を示すオペ
コー１くとオペレーションの対象となるオペランドの所
在を示すオペランド指定子より成っている。そして、オ
ペランドの指定方法は、アドレッシングモードと呼ばれ
、様々な方法が提案されている。これらの計算機に共通
な特徴として、命令が扱うデータのデータ型は、オペコ
ー１〜によって一義的に決められていることが挙げられ
る。例えば、同しオペラン１−に存在するデータでも、
固定小数点用の命令であれば、それを整数と見なして演
算し、文字列用の命令であれば、それを文字コードと見
なして演算すると言３一つた見合である。

これに対して、プロシーテイングオブロシック　プログ
ラミング　コンファレンス’８４（Ｐｒ。

ｃｅｅｄｊＢ　ｏｆ　Ｉ＋ｏｇｅｃ　Ｐｒｏｇｒａｎｖ
ｊｎｇＣｏｎｆｅｒｅｎｃｅ　’８４）の「パーソナル
逐次型推論マシンＰＳＩのハードウェア開発」あるいは
インターナショナル・シンポジウム・オン・ロジック・
プログラミング′８４（Ｉｎｔｅｒｎａｔｊｏｎａ］　
Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｌｏｇ］ｃ　Ｐｒｏｇｒａ
ｍｍｉｎｇ）の「トワーズ・ア・パイプライン・プロロ
ーグ・プロセッサＪ　　（”Ｔｏｗａｒｄｓ　ａ　Ｐ］
ｐｅｌｊｎｃｄ　ＰｒｏｌｏｇＰｒｏｃｅｓｓｏｒ”）
　、更には、ニス・アール・アイ・インターナショナル
・アーティフィシャル・インテリジェンス・センター・
テクニカルレボ−１−１９８３（Ｔｅｃｈ−Ｒｅｐｏｒ
ｔ　３０９　＋　Ａｒｔｉｆｊ、ｃｊ、ａｌＩｎｌ；ｅ
ｌ、１ｉｇｅｎｃｅ　　Ｃｅｎｔｅｒ、ＳＲＩ　　Ｉｎ
ｔｅｒｎａｔｊ、ｏｎａｌ、　　１９８３）の［アブス
１〜ラクト・プロローグ・インストラクションセラｈ　
Ｊ　（”Ａｎ　Ａｂｓｔｒｕｃｌ；　Ｐｒｏｌ、ｏｇＴ
ｎｓｔｒｕｃｔｊ、ｏｎ　Ｓｅｔ″′）に述べられてい
るプロローグ専用計算機では、各データの特定のビット
をタグとして割り当てて、タグにそのデータのデータ型
の情報を持たせている。そして、演算時には、タグを調
べてデータ型を判定しながら、演算の種類を変更するよ
うになっている。このようなタグアーキテクチャは、リ
スプやプロローグと言った記号処理用言語を効率よく実
行できるアーキテクチャである。

以上述へた２種類の計算機アーキテクチャは、互いに独
立であり、札入れないものであった。しかしながら、知
識工学等のアプリケーションでは前者が得意とする数値
処理と後者が得意とする非数値処理（記号処理）が共に
必要であり、両者、即ちタグ無しデータ用命令とタグ付
きデータ用命令を共に実行可能な計算機が必要である。

タグ無しデータ用命令とタグ付きデータ用命令を同一計
算機内で解釈実行するには、両者を別モードの命令セラ
１−とじて、各命令セラ！−には、他のモードへ移行す
る命令を設けておく方法が考えられるが、モー１く移行
が頻繁になるとオーバーヘラ１くが無視できなくなる。

また別の方法として、プロシーディング　オブ第１１回
インターナルショナルシンポジウムオンコンピュータア
キテクチャ（Ｐｒｏｃｅｅｄｊｎｇ　ｏｆｌ　１、　ｔ
ｈ　Ｉｎｔｅｒｎａｔｉｏｎａ］、　Ｓｙｍｐｏｓｉ、
ｕｍ　０１１　ＣｏｍｐｕｔｅｒＡｒｃｈｊｔｅｃｔｕ
ｒｅ、ｊｕｎｅ、　　１９８４　）の「アーキテクチャ
オブ５ＯＡＲニスモール１〜−クオンＲ］：５ＣＪ（Ａ
ｒｃｈｊ、ｔｅｃｔｕｒｅ　　ｏｆ　　Ｓ　　ＯＡ　Ｒ
：　　Ｓｍａ］、］、ｔａ１．ｋ　　ｏｎ　　ａＲＩＳ
Ｃ）に述べられている様に、命令内に両命令を区別する
モードビットを設けて、各命令に対してタグ無しデータ
を扱うモートとタグ付きデータとして扱うモートを設け
る方法がある。この方法は実現の容易性を言う面では優
れているが、命令長が１ビット増えてしまう欠点があり
、またタグの有無によってオペレーションを変える必要
の無い命令（例えば、データの転送命令は、タグの有無
にかかわらすオペラン１−指定子によって示されたデー
タを転送すれば良い。）に対しては、モードビットが無
駄になってしまう問題点がある。

これらの問題点は、商業化の上で重大な欠点となる。即
ち、命令長の変化は、従来ソフ１へウェア資産との命令
語に於ける互換性をそこね、またモートビットの無駄は
、できる限り小さくすべきオブジェクトコード容量を逆
に増大させてしまう。

更に前記公知例では、タグのビット数が１ビツトに制限
される為、表現できるデータ型が２つになってしまい、
多様なデータ型を扱うプロローグやリスプには対応しに
くいと言う欠点がある。また、フローティングデータを
扱う命令が無い為に例えば、プラント制御等の応用シス
テムには適用しにくいと言う欠点がある。

本発明は、上述の問題点に鑑みて、行われたものである
。

〔発明の目的〕

本発明の目的は、タグ無しデータ用命令とタグ付きデー
タ用命令を実行可能な汎用のデータ処理装置を提供する
ことにある。

〔発明の概要〕

タグ無データ用命令（所謂汎用命令）は、長い間また広
範囲に使用されている命令であり、（１１純な転送命令
からフローティング命令まで命令種も多い。これに対し
てタグ付きデータ用命令は、これらを使用するリスプや
プロローグと言った言語が、また広範囲に使用されてい
ない事もあって、命令種自体が少ない。

そこで、タグ無しデータ用命令体系の中にタグ付きデー
タ用命令を取り込む事によって、全体の命令体系を変え
る事なく両方の命令を同一計算機の命令体系とする。つ
まり、オペコード内の一部をタグ無しデータ用命令に割
当てて、一部をタグ付きデータ用命令に割り当てる。

データ処理装置には、オペコー１〜を解釈して、タグ無
しデータ用命令かタグ付きデータ用命令かを検出するデ
コード手段を設け、とのデコード手段の出力に従って、
タグ付きデータ用命令の時には、オペランド指定子で指
定されるオペランドをタグ付きデータとして、タグを評
価しながら処理を行う。またタグ無しデータ用命令の時
には、タグに当たる部分もデータとして扱い命令を実行
する。

〔発明の実施例〕

第１図は、本発明の一実施例を示すデータ処理装置の内
部構成のブロック図であり、詳しい説明は後述する。

第２図は、本実施例で説明するタグ付きデータ処理装置
（以下計算機と言う）内のレジスタの内で計算機のマク
ロ命令（以下、単に命令と言う）によってオペランドと
して指定可能なものを示している。各レジスタは３２ビ
ツトの幅のものが３３本あり、プロクラムカウンタ（ｐ
ｃ）以外は、いわゆる汎用レジスタと呼ばれるものであ
る。レジスタの本数は本発明に本質的なものではないが
、ここでは３２本の汎用レジスタがあるとして説明する
。

第３図は、計算機で用いられるデータ形式を示したもの
であり基本語長は３２ビットである。

（ａ）は、タグ無しデータであり、通常の計算機で多く
使用されている。つまり、符号付き１６ビツト加算命令
はビット１５からビット０を符号付き整数と見なし、３
２ビットフローティング加算命令はピッ１へ３１からピ
ッ１〜０を単精度のフローティングデータと見なして演
算する（ｂ）は、第１のタグ付きデータであり、データ
の型を示すタグとデータが１ワード中に埋め込まれてい
る。本発明に於て、タグのビット長及びタグのビット位
置は、本質的な問題ではないが、本実施例でばに＝８で
ありＭＳＢ側にタグ゛があるものとして説明する。（ｃ
）は、第２のタグ付きデータであり、最初の３２ビツト
（以下ポインタワードと呼ぶ）中には、データ本体のデ
ータ型を示すタグとデータ本体のメモリアドレス（ポイ
ンタ）が格納されている。そして、データはポインタで
指定されるメモリ上に在る。本発明に於て、前述のよう
にタグのビット長は本質的な問題ではないが、本実施例
ではＱ＝４として説明する。また、ポインタで指示され
るデータは、３２ビツトである必然性もなく６４ビット
あるいはそれ以」二でも本発明は適用可能である。

（ｄ）は、第３のタグ付きデータであり、ポインタワー
ドには、タグと第１又は第２又は第３のタグ付きデータ
へのポインタが格納されている。

上記（ｂ）〜（ｄ）のデータに於て、命令のオペランド
として指定されるのは、（ｂ）では、タグ付きデータそ
のものであり、（ｃ）、（ｄ）ではポインタを含む４バ
イトである。即ちタグ無しデータはバイ１〜単位にアド
レッシングできるか。

タグ付きデータは４バイト（基本語長）単位にしたアド
レッシングできない。

第４図は、タグ付きデータの具体例を示したものである
。ｎ１ｌｌ、ｖａｒｉａｂｌｅ、ａｔｏｍ、ｓｈｏｒｔ
−ｊｎｔｅｇｅｒが第１のタグ付きデータの例であり、
Ｊ、ｏｎｇ−ｉｎｔｅｇｅｒｂｊ　ｇ−ｎｕｍｂｅｒ　
、　ｄｏｕｂｌｅ−ｆ　ｌｏａｔｉｎｇが第２のタグ付
きデータの例であり、ｒｅｆｅｒｅｎｃｅ、５ｔｒｕｃ
ｔｕｒｅ、１ｉｓｔ。

ｕｎｄｅｆｊｎｅが第３のタグ付きデータの例である。

前述したように、タグピッ１〜長は、増減してもかまわ
ないので、新しいデータ型を導入することは容易である
。例えば、使用頻度の高い整数が１６ビツトより大きな
場合、これをＬｏｎｇ−ｉｎｔｅｇｅｒて表現すれば、
参照毎に２回のメモリアクセスが生じてしまう。そコテ
、ＴＡＧ（７）”１０００”に、２８ビット長のｍｉｄ
ｄｌｅ−ｉｎｔｅｇｅｒを追加して、比較的大きな整数
も１回のメモリアクセスで、参照できる様にする事が可
能である。

第５図は、本実施例の計算機で実行可能な命令のフォー
マツ１〜を示している。命令は、１６ビツトのオペレー
ションワードＳＯ（略称○ＰＷ）とオペレーションの対
象となるオペランドの所在を示す１６ビツト以上のオペ
ランド指定子５１（略称ｏｐｓ）より成る。

○ＰＷ５０は、オペレーションの種類とその命令がタグ
付きデータを扱えるかどうかを示す。本実施例では、０
ＰＷ５０の上位９ピツ１〜が“１１１１１．１１００”
である命令が、タグ付きデータを扱うことが可能であり
、その時のオペレーションは、０ＰＷ５０の下位７ビツ
１−で示される。

ここでは、命令デコーダの構成を容易にする為に、上記
のビット割り付けを行ったが、○ＰＷをすべてデコード
するならば、任意のコードをタグ付きデータを扱う命令
に割り付ける事が可能である。

本実施例ではタグ無しデータ用命令として、米国モトロ
ーラ社の３２ビットマイクロプロセッサＭＣ６８０２０
にフローティング命令を追加した上位互換の命令を備え
ており、タグ付きデータ用命令として、プロローグ命令
セットを備える。ここでプロローグ命令セットは、ニス
・アール　アイ　インターナションルアーティフィシャ
ル　インテリジェンスセンターテクニカル　レボ−Ｉ・
３０９、１９８３　（Ｔｅｃｈ、Ｒｅｐｏｒ　３０９．
Ａｒｔｉｆｊｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ　Ｃ
ｅｎｔｅｒ、　Ｓ　ＲＩ　Ｉｎｔｅｒｎａｔｊｏｎａ１
１９８３）の「アブストラクトプロローグ　インス１−
ラクションセットＪ　（”Ａｎ　Ａｂｓｔｒａｃｔ　Ｐ
ｒｏｌｏｇＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ”　）に記
載されているプロローグ命令セット（以下ＷＡＭと略す
）と上位互換である。ＷＡＭについては、上記文献に詳
しく述べであるので、ここでは本発明の理解に必要な部
分を簡単に述べる。ＷＡＭは、大きく４つのカテゴリー
から成っており、それぞれ、ｐｕｔ系命令、　ｇｅｔ系
命令、　ｕｎｉｆｙ系命令、　Ｃｏｎｔｒｏｌ系命令と
呼ぶ。

プロローグで記述されたプログラムは、コンパイラによ
り上記命令に変換される。ｐｕｔ系命令は、引数を引数
レジスタにロードする命令であり、ｇｅｔ系命令は引数
レジスタ内のデータと別の引数のパターンマツチングを
行う命令である。ｕｎｉｆｙ系命令は、引数が構造を持
っている時（例えば、リスト・構造体）に、各要素毎の
パターンマツチングを行う命令である。

ここでｕｎｉｆｙ系命令は先行するｇｅｔ系命令の実行
結果（リードモード又はライトモー１へ）により、動作
を完全に変えなければならない。このモードは、データ
処理装置のステータスフラグＲＭＢ（後述）に反映され
る。○ＰＳ５１は、アドレッシングモードを示すモード
指定子ＥＡ５２とアドレス計算で使用するディスプレー
スメントｄｉｓｐ５３より成る。

第６図は、ＥＡ５２の詳細を示しており、各アドレッシ
ングモードでのオペランドアドレスの計算手順について
第７図と第８図を併用しながら説明する。

Ｍ　ＯＤ　５．５が”０００”　　”００１”　　”０
１０”のものは、いわゆるレジスタダイレクト及びレジ
スタ間接と呼ばれるアドレッシングモードであり、当業
者には、周知のものである。ＭＯＤ５５が”Ｏｌｌ”の
ものは、オー１〜インクリメントと呼ばれるアドレッシ
ングモードであり、第８図（ｄ）で示すように、５２５
４がＯの時には、ＲＥＧＮ０５６で示されるレジスタに
２が加算され、８．５４が１の時には、ＲＥＧＮＯ５６
で示されるレジスタに４が加算される。ＭＯＤ５５が“
１００”のものは、オートデクリメントと呼ばれるアド
レッシングモードであり、第８図の（ｅ）で示すように
オートインゲリメントとは逆の動作をする。

ＭＯＤ５５が”　１０１”のものは、レジスタ相対と呼
ばれるアドレッシングモードであり、第８図（ｆ）で示
すように、５２５４がＯの時には、ＤＩＳＰ５３が第７
図のｄｉｓｐタイプＩの形式となり、これがＲＥＧＮＯ
５６で示されるレジスタに加算される。また５２５４が
１の時には、ｄｉｓｐタイプ■が加算されてメモリ上の
オペランドアドレスが算出される。

ＭＯＤ５５が”　１１１　”でＲＥＧＮＯ５６が”ｏｏ
ｏｏ”のものは、アブソリュートと呼ばれるアトレッジ
ングモードであり、第８図の（ｇ）で示すように、５２
５４が０の時には、ＤＩＳＰ５３が第７図のｄｉｓｐタ
イプ■の形式となり、これがそのままメモリ上のオペラ
ンドアドレスとなる。また５２５４が１の時には、ｄｉ
ｓｐタイプ■がそのままメモリ上にオペランドアドレス
となる。

ＭＯＤ５５が“１１１”で、ＲＥＧＮ０５６が”０００
１”のものは、イミデイエイトと呼ばれるアドレッシン
グモードであり、第８図の（ｈ）で示すように、５２５
４が○の時には、ＤＩＳＰ５３が第７図のｄｉｓｐタイ
プｌの形式となり、これがそのままオペランドとなる。

また５２５４が１の時には、ｄｉｓｐタイプ■がそのま
まオペランドとなる。

ＭＯＤ５５が“１１１”で、ＲＥＧＮＯ５６が”０１０
１”のものは、プログラムカウンタ相対と呼ばれるアド
レッシングモートであり、第８図の（ｉ）で示すように
レジスタ相対アドレッシングモードと同４ｆｉ　ナオペ
ラントアドレスの算出手順をとる。

ＭＯＤ５５が”　１１１　”で、ＲＥＧＮＯ５６が”　
０１１１　”のものは、タグ付きイミデイエイトアドレ
ッシングモートと呼ぶ。タグ付きイミデイエイ１へアド
レッシングモードでは、第８図の（ｊ）で示すように、
ＤＩＳＰ５３が第７図のｄｉｓｐタイプ■、即ち４ビツ
トのタグと２８ビツトのポインタである形式となり、プ
ログラムカウンタの値にこのポインタを加算した値のポ
インタとして持つ第３図で示すところの第２のオペラン
ド形式が、オペランドとなる。

本実施例では、タグ付きイミデイエイトアドレッシング
モードで使用す幣レジスタをプログラムカウンタのみに
限った説明しているが、前述の汎用レジスタ、あるいは
本実施例で述べていない他のレジスタでも使用可能なこ
とは明白である。

第９図は、前述したタグ付きデータ用命令とタグ無しデ
ータ用命令を共に実行可能な計算機の全体構成を示して
いる。１００は、命令実行装置（略称ＢＰＵ）であり、
上記の命令を解釈実行する。８００は、メモリ装置（略
称ＭＭ）であり、上記の命令、あるいはデータを格納す
る。５００は、３２ピッ１〜幅のメモリアドレスバス（
略称ＡＤＲＢＵＳ）　、　６００は３２ピツ１へ幅のメ
モリデータバス（略称ＤＡＴＢＵＳ）である。本発明は
、Ｂｌ）ｔｌｌｏｏに適用されるものなのて、以下ＢＰ
Ｕ１００の内部について詳しく説明する。

第１図は、ＢＰＵｌｏｏの内部構造を示すブロック図で
ある。

１１０は、命令バッファ（ＴＢＲ）であり、ＤＡＴＢＵ
Ｓ６００を介してＭＭ８００よりフェッチした命令が格
納される。１２０は、１１３Ｒ１１，０内の命令から、
○ＰＷ５０．ＥＡ５２，１）ＩＳＰ５３を切り出すアラ
イナ（ＡＬＮ）であり、○ＰＷ５０が信号線３５０に出
力され、ＥＡ５２が信号線３５５に出力され、ＤＩＳＰ
５３が信号線３４０にそれぞれ出力される。

１３０は、命令テコーダ（ＩＮＳＤＩＥＣ）てあり、信
号線３５５と、信号線３５０より入力される情報に従っ
て、アドレス計算用のエンＩ−リアドレスと命令実行用
のエンドリア１くレスを生成し、各々信号線３６０と４
６０に出力する。１４０は、アドレス計算のため制御回
路（Ａ−ＣＴＬ）であり、タグ付きイミデイエイトア１
へレッシングモードの時に信号線３７０をＩＩ　Ｉ　Ｉ
Ｉとする機能を持つ。ＡＣＴ　Ｌ　１４．　Ｏは、信号
線３７０の他にもレジスタファイル１．８０（ＡＲＦ）
やアＩ−レス計算用演算器１９０　（Ａ−ＡＬＵ）等の
制御信号の生成も行うが、本発明の理解には不要なので
省略しである。

］−５３はｄｉｓｐ５３に含まれるタグの長さを判定す
るタグ長検出回路（ＴＬ）であり、８ピツＩ〜長タクの
時に信号線１５９かＩＩ　Ｉ　ＩＩとなる。

１６０は、信号線３４０中のディスプレースメントから
タグとポインタを分離する分離回路（Ｓ　Ｅ　Ｐ）であ
り、信号線３７０と１５９がＪＬにＩＩ　Ｉ　ＩＩの時
に、タグを信号線３８０に出力し、ポインタ部を信号線
４００に出力する。また、それ以外の時には、信号線３
４０のデータが信号線４、　ＯＯにそのまま出力される
。

１７０は、プログラムカウンタ（ｐｃ）である。

１８０は、レジスタファイル（ＡＲｒｉ”）であり、第
２図のＡＲＯ−ＡＲ１５に相当する。１９０は、アドレ
ス計算で使用する演算器（Ａ−ＡＬＵ）である。

２００は、５ＥＰ１６０により切り出されたタグを保持
するレジスタ（ＴＡＧ）であり、タグ付きイミデイエイ
トアドレッシングモー１−時のオペランドのタグが格納
される。

２１０は、タグ付きイミデイエイトアドレツシンクモー
ト時に、ＳＥＰ］６０で切り出されたポインタとＰＣ１
７０を加算して得られる新たなポインタが格納されるレ
ジスタ（ＩＭＲ）である。

また、イミデイエイ１−アドレッシングモードの時には
、イミデイエイトデータが格納される。本実施例によれ
ば、タグ付きイミデイエイ１〜アドレッシングモー１へ
の時のオペランドは、ＴＡＧ　２００とＩＭＲ２００の
組で存在することになる。

２２０は、レジスタファイル（Ｅ　ＲＦ）であり、第２
図のＥＲＯ−ＥＲ］、５に相当する。

２３０は、演算器（Ｅ−ＡＬＵ）であり、通常の算術・
論理演算の他に、信号線４６５がＩＩ　Ｉ　ＩＩの場合
には、信号線４．３０から入力されるデータに含まれる
タグの長さをＴ　Ｌ　１．５２によって判定し、信号線
１５８の値に従って信号線４３０からのタグ信号線４４
５から入力されるデータに埋め込んでタグ付きデータを
生成する機能柘持つ。

２４０は、信号線４７５がｒｉ　ｉ　ｎの場合に、ＥＳ
ＡＢ４４０からの入力されるタグ付きデータから、タグ
長検出回路ＴＬ１５１の判定結果によりタグをマスクし
て、データ部を信号線４４５に出力するデータを切り出
し回路（ＭＳＫ）である。

２５０は、ＥＳＢＢ４３０から入力されるタグ付きデー
タから、ＴＬ１５０によって判定されたタグだけを切り
出す回路（ＴＡＧ−ＥＸＴ）であり、タグを２５１に出
力する。ＴＡＧ−ＥＸ、Ｔ２５０によって切り出された
タグは、信号線４５５がＬＬ　ＯＩＩの時、タグレジス
タ２６０（ＴＡＧＲ）へ格納され、信号線４５５が１”
の時、タグレジスタ２７０（ＴＡＧＲ）に格納される。

２８０は、セレクタ（ＳＥＬ）であり、信号線４−７０
　ニ従ってＴＡＧＲ２６ｏ又はＡ　Ｔ　Ｇ　Ｒ２７０又
はＥ−ＣＴＬ２９０から出力されるタグから１つを選択
してＥ　Ｓ　Ｂ　８４．３０の」三位８ビットに出力す
る。

２９０は、命令実行のための制御回路（Ｅ　−ＣＴ１．
、）であり、マイクロプログラム制御方式によって、制
御信号の生成を行う。

３００は、Ｂ　Ｐ　Ｕ　ｉ　ＯＯの状態を示すステータ
スフラグ（、ＲＭ　Ｂ　）であり、「０」の時リードモ
ードを示し、「１」の時ライトモートを示している。

３１０は、メモリのアドレスを保持するメモリア１−レ
スレジスタ（ＭＡＲ）であり、アドレスｉ１算によって
算出されたオペランドアドレスが格納される。また、タ
グ付きイミデイエイ１〜７トレスシンクモートの時には
、ポインタワードのポインタが格納される。

３２０は、ＭＭ８００へ書き込むデータを保持するメモ
リライトデータレジスタ　（ＭＷＲ）である。３３０は
、ＭＭ８８０から読み出したデータを保持するオペラン
ドバッファレジスタ（ＯＢＲ）である。

以下本発明の理解に必要な各ブロックの詳細な説明を行
う。

ｌＮ５ＤＩＥＣ１３０は、例えば第１０図に示す構成を
とり、少なくとも命令がタグ付きデータを扱うかどうか
の検出を行う手段」３３を持っている。エントリアドレ
ス生成回路１３１は、タグ付きデータ用命令検出回路］
３３の出力１３４によって、タグ無しデータ用命令とタ
グ付きデータ用命令では、異なったエン１−リアドレス
を信号線４６０に出力する。。またＡ−ＣＴＬ用エフェ
ン１アドレス生成回路１ｒ３２は、命令中のＥＡ５２に
従ってアドレスＭ４算用のエントリアドレスを生成する
が、信号線１３４がｒＯＪ即ち、タグ無しデータ用命令
の時には、タグ付きイミデイエイ１〜ア１くレツシンク
モードは、使用不可能なアドレッシングモー１くとして
、エン１ヘリア１ヘレスは生成されない。

エン１〜リアドレス生成回路１３１，１３２は、リー１
−オンリメモリ　（ＲＯＭ）、プログラマブルロジック
アレイ（ＰＬＡ）等を用いれば、当業者にとって容易に
構成できる。また、タグ付きデ夕月命令検出回路１３３
は、本実施例の場合第１１図に示すような回路によって
構成できる。第１１図に於て、信号線３５２は、命令中
の０ＰＳ５０の１６ビン１〜中の上位９ビツトであり、
信号線３５１は、それ以外のビットである。１３３０と
１３３１はＮＯＴ論理であり、１３３２はＡＮＤ論理で
ある。信号線１３４は、タグ付きデータ用命令の時「１
」となり、それ以外の命令では「Ｏ」となる。

また、オペレーションワード（○ＰＷ）が、規則性の高
いものであれば、命令デコーダ１３０全体を、ＲＯＭあ
るいはＰＬＡあるいはラング１１０シツクを用いて、１
つのデコーダとして実現する事は可能である。

タグとポインタの分離回路Ｓ　Ｅ　Ｐ　１．６０は、第
１２図のような構成をとり、Ａ　−ＣＴ　Ｌ　１４．　
Ｏからの制御信号３７０が「１」の時に信号線３４０」
二のディスプレースメントからタグとポインタを分離し
て、それぞれ信号線３８０，３９０上に出力する。

ここで、タグ切り出し回路１６１は、本実施例の場合第
１３図に示すような回路によって構成できる。第１３図
に於て、信号線３４４は、信号線３４、０の上位８ビツ
トが出力されており、信号線３７０が「１」の時に信号
線３８０には、タグか出力される。

また、ポインタ切り出し回路１６２は、本実施例の場合
第１４図に示すような回路によって構成できる。第１４
図に於て、信号線３４３は、信号線３４０の下位２４ピ
ツ１へが出力されており、信号線３４．６，３４７には
それぞ九信号線３４０の２８ピツ１〜目と２４ビット目
が出力されている。

ポインタ切り出し回路１６２は、信号線３７０が「１」
の時、ＴＬ１５３の出力が「」」、即ち８ビツトタクで
あれば、２４ビットポインタの符号拡張データをＡ　Ｓ
　Ｂ　Ｂ　４００に出力し、ＴＬ１５３の出力が「０」
であれば２８ビツトポインタの符号拡張データをＡ　Ｓ
　Ｂ　Ｂ　４００に出力する。

また、信号線３７０が「ＯＪてあれば、信号線３４０の
値をそのままＡＳＢＢ４００に出力する。

タグ長検出回路ＴＬ１５３は、タグ付きデータに含まれ
るタグが８ビツトか４ピツ１へかを検出する回路であり
、本実施例の場合第１５図に示すような回路によって構
成できる。第１５図に於て、信号線３４４は、信号線３
４０の」三位４ピッ！・が出力されており、１５１はこ
れらの論理積をとるＡＮＤ論理である。ＴＥ１５３は第
４図に示すタグ付きデータの内、８ビットタグ即ち、上
位４ビツトが”　１１１１　”の時に出力信号線１５９
が「１」となり、４ビツトタグの時には、「Ｏ」となる
。

本実施例に於て、タグ長検出回路は、ＴＥ１５３の他に
ＴＥ１５０．ＴＥ１０１．ＴＥ１５２があるがいずれも
、機能・内部構成ともに同一である。

タグ切り出し回路ＴＡＧ−ＥＸＴ２５０は、本実施例の
場合第１６図に示すような回路によって構成できる。第
１６図に於て、信号線４３４は、ＥＳＢＢ４３０の上位
８ビツトが出力されており、８ビツトタグ、即ち信号線
１５６が「１」の時には信号線４３４がタグとして信号
線２５１に出力される。また、４ビツトタグ、即ち信号
線１５６が「０」の時には、信号線２５１には上位４ビ
ツトが”　ｏ　ｏ　ｏ　ｏ”で、下位４ビットにタグが
出力される。

データ切り出し回路ＭＳＫ２４０は、本実施例の場合第
１７図に示すような回路で構成できる。

第１７図に於て、信号線４４２は、ＥＳＡＢ４４０の上
位８ビットが出力されており、Ｅ−ＣＴＬ２９０からデ
ータ切り出しの制御信号４７５がｔｒｕｅのとき、ＴＥ
１０１の出力１５７が「１」、即ち８ビツトタグであれ
ば、信号線４４５には、」二記８ビットがマスタされた
データ部のみが出力される。

また、コノ時ＴＬ１５１（７）出力１５７がｒＯＪなら
ば、出力４４５には、上位４ビツトのみがマスタされた
２８ビツトのデータ部が出力される。また信号線４７５
が「０」であれば、ＥＳＡＢ４４０上のデータがそのま
ま信号線４４５に出力される。

タグ埋め込み回路は、演算器Ｅ　−Ａ　Ｌ　ｔＪ　２３
０の１つのファンクションとして位置付けられ、本実施
例では、Ｅ−ＡＬＵ２３０内に第１８図で示されている
ような回路を設けることにより実現できる。第１８図に
於て、信号線４４５にはタグが埋め込まれるデータが出
力されており、信号線４４７には、信号線４４５の上位
４ビツトが出力されており、信号線４４８には下位２４
ビツトが出力されており、信号線４４６には、それ以外
のビットが出力されている。信号線４３２には、埋め込
むタグが出力されており、Ｅ−ＣＴＬ２９０からのタグ
埋め込み制御信号４６５が「ＩＪのとき、ＴＥ１５２の
出力１５８が「１」、即ち８ビツトタグであれば、出力
４５０の下位２４ピツ１〜には、信号線４４５の下位２
４ビツトが出力され、出力４５０の上位８ビツトには、
信号線４３２が出力される。またこの時、ＴＥ１５２の
出力１５８がｒＯＪであれば、出力４５０の下位２８ビ
ツトには、信号線４４５の下位２８ビツトが出力され、
出力４５０の上位４ビツトには、信号線４３２の下位４
ピツ１〜が出力される。またタグ埋め込み制御信号４６
５が「０」であれば、出力４５０はすべて「０」となる
。

第１９図に制御回路２９０の内部構成を示す。

Ｅ−ＣＴＬ２９０は命令実行のために各種の制御信号を
生成するマイクロプログラム制御方式の制御回路である
。

尚、本実施例では、マイクロプログラム制御方式を用い
ているが、高速な制御を実現する場合や、あまり複雑で
ない命令を実行する場合には、ワイヤードロジックによ
る制御方式を用いる事も可能である。制御回路は一般に
第１９図に示したよりも多くの構成要素、信号線を有す
るが、本発明に直接関係のないものは省略しである。第
１９図に於て、２９６は、制御メモリ（ＣＳ）であり、
マイクロプログラムを格納する。２９５は、Ｃ５２９６
から読み出されたマイクロプログラムを保持するマイク
ロ命令レジスタ（ＭＩＲ）である。マイクロプログラム
アドレス・セレクタ２９７は、次に読み出す制御メモリ
のアドレスを信号線２８９に従ッテ、信号線２９９，３
０１，３０３，３０５の中から選択する。エントリ修飾
回路２９１は、ＲＭ３００の値によってＥ　−ＣＴ　Ｔ
、　２９０のエントリア１ヘレス４６０を修飾する回路
であり、本実施例では、第２０図に示すような回路によ
って構成できる。第２０図に於て、信号線４６１には、
エントリアドレス４６０の最下位ピッ１へが出力されて
おり、信号線４６２にはそれ以外のビン１〜が出力され
ている。ｌＮ５ＤＥＣ１３０によって、ＲＭＢ３００の
値で修飾すべき命令のエントリアドレスが生成されると
、これをユニファイ命令検出回路２９１０によって検出
し、信号線２９１１が「１」となり、Ｃ８２９６から最
初に読み出すアドレス２９９の最下位ピッ）・は、ＲＭ
、Ｂ５００の出力４６９となる。またユニファイ命令検
出回路２９１０の出力が「Ｏ」の時には、ア１−レス２
９９は、エントリアドレスる。本実施例では、最下位ビットを修飾したが、他のビ
ットでも可能なことは明白である。

タグ判定回路２９３は、マイクロプログラムで指定され
るテストパターン３０４に従って、タグレジスタの出力
４．　９　０と４９５の組み合わせにより、マイクロプ
ログラムのジャンプアドレス３０３を修飾するオフセラ
Ｉ−　３　０　２を生成する。本実施例では、第２１図
（１）〜（３）に示すような機能を持つ論理によって構
成できる。第２１図に示すような論理は、ＲＯＭ，ＲＡ
Ｍ，ＰＬＡ等を用いれば容易に実現可能である。

ジャンプ先修飾回路２９２は、マイクロプログラムによ
って指定されるジャンプアドレス３０３をベースとして
、オフセラ１〜３０２で示される分だけ離れたジャンプ
アドレスを生成する回路であり、いわゆるマルチウェイ
ジャンプを行うものである。本実施例に於ては、第２２
図に示すような回路により構成することができる。第２
２図に於て、信号線３０３１は、ジャンプアドレス３０
３の下位４ビットを示しており、信号線３０３２はそれ
以外のビットを示している。出力のジャンプアドレス３
０１の下位４ビツトには、３０３１とオフセット３０２
の論理和が出力される。

次に、タグ無しデータ用命令とタグ付きデータ用命令を
実行するときの動作例について説明する。

（１）タグ無しデータ用命令の実行例タグ無しデータ用命令の例として、ロード命令を取り上
げて説明する。第２３図の（ａ）に示すＬｏａｄ命令は
、オペランド指定子１で指定されるオペランドにあるデ
ータをオペランド指定子２で指定されるオペランドに転
送する命令であり、オペコードは第２４図の（ａ）に示
す通りである。本実施例ではオペランド指定子１のアド
レッシングモードを３２ピッ１〜イミデイエイトとじ、
オペランド指定子２のアドレッシングモードをレジスタ
ダイレクトする。

Ｌｏａｄ命令は、ＭＭ８００より読み出され、第２５図
の（ａ）に示すような形でＩＢＲＩＩＯ内に格納される
。そして、アライナ１２０によりオペコードとモード指
定子がそれぞれ信号線３５０と３５５に出力され（第２
５図（ｂ　１）　、　（ｂ　２））、命令デコーダＩＮ
ＳＤＥＣ１３０に入力される。オペコードの上位９ビツ
トは、タグ付きデータ用命令検出回路１３３に入力され
、タグ無しデータ用命令であることが判明し、信号線１
３４は「０」となる。

これを受けて、Ｅ−ＣＴＬ用エントリアドレス生成回路
１３１は、タグ無しデータ用命令Ｌｏａｄのエントリア
ドレスを信号線４６０に出力する。これと並行して、Ａ
−ＣＴＬ用エジエントリアドレス生成回路１４０ソース
オペランドが３２ビツトのイミデイエイトアドレッシン
グモードであることを解読し、ゴミデイエイ１〜フトレ
ツシングモー１〜用のエントリアドレスを信号線３６０
に出力する。

Ａ−ＣＴＬ１４０は、ＳＥＰ１６０（７）制御用信号３
７０を［０」とし、図には示してない７１−レス計算に
必要な制御信号を出力する。

この時信号線３４０には、ＡＬＮ１２０によって３２ピ
ットイミゾイエイトデータが出方されている（第２５図
（Ｃ））。タグとポインタの分離回路ＳＥＰ１６０は、
このイミディエイトデータを入力とするが、信号線３７
０がｒＯＪであるために、そのままのデータを信号線４
００上に出方する（第２５図（ｄ））。信号線４００上
のイミディエイ１ーデータは、Ａ−ＡＬＵ１９０をスル
ー状態で通過し、ＩＭＲ２１０に格納され、イミテイエ
イトアドレッシングモー１くのアドレス計算が終了する
。

一方、Ｅ−ＣＴＬ２９０は信号線４６０を介して入力さ
れるＬｏａｄ命令のエントリアドレスに従って、制御メ
モリＣ８２９６からマイクロプログラムを読み出して、
命令実行用の制御信号を生成するが、Ｌｏａｄ命令がタ
グ無しデータ用命令であるため、タグ付きデータ用の各
回路の制御線４７０゜４８０　、４５５　、４７５　、
４６５は「Ｏ」となる。

そして、ＩＭＲ２１０内のイミテイエイトデータは、デ
ータ切り出し回路Ｍ　Ｓ　Ｋ　２４．０をスルーして、
更にＥ−ＡＬＵ２３０をスルーして、ＥＩＩＦ２２０に
格納され、Ｌｏａｄ命令は完結する。

（２）タグ付きデータ用命令の実行例タグ付きデータ用命令の例として、グツ１−コンスタン
ト命令を取り上げて説明する。第２３図の（ｂ）に示す
Ｐｕｔ　−Ｃｏｎ５ｔａｎｔ命令は、オペランド指定子
１で指定されるオペランドにあるタグ付きデータをオペ
ランド指定子２で指定されるオペランドに転送する命令
であり、オペコードは第２４図の（ｂ）に示す通りであ
る。

ここでは、オペランド指定子１のアドレッシングモード
をタグ付きイミデイエイトアドレツシングモードとし、
オペランド指定子２のアドレッシングモードをレジスタ
ダイレクトとする。

Ｐｕｔ　−Ｃｏｎ５ｔａｎｔ命令は、ＭＭｓｏｏより読
み出され、第２６図の（ａ）に示すような形でＩＢＲＩ
ＩＯ内に格納される。そして、アライナ１２０によりオ
ペコー１くとモード指定子が信号線３５０に出力され（
第２６図（ｂ））、命令デコーダ１ＮｓＤｌ’ＥＣ１３
０に入力される。オペコードの」１位９ピッ１へは、タ
グ付きデータ用命令検出回路１３３に入力され、タグ付
きデータ用命令であることが判明し、信号線１３４．ｒ
ｌＪとなる。これを受けて、Ｅ　−ＣＴＬエントリアド
レス生成回路１３１は、タグ付きデータ用命令Ｌｃｓｔ
ｐのエントリアドレスを信号線４、６０に出力する。こ
れと並行して、Ａ　−ＣＴ　Ｌ用エン１−リアドレス生
成回路１４０は、タグ付きイミデイエイトアドレッシン
グモードであることを解読し、信号線１３４が「１」で
あることから、正しいアドレッシングモードであると判
定し、夕グ付きイミデイエイ１−アドレツシンクモード
用のエントリアドレスを信号線３６０に出力する。

Ａ−ＣＴＬ１４０は、信号線３６０」二のエン１〜リア
トレスに従って、５ＥＰ１６０用制御信号３７０を「１
」とする。

この時信号線３４０には、Ａ　Ｌ　Ｎ　１．２０によっ
て３２ビットのタグ付きデータが出力されている（第２
６図（Ｃ））。タグとポインタの分離回路５ＥＰ１６０
は、このタグ付きデータを入力とし、信号線３７０が「
１」であることから、タグを信号線３８０へ出力し、符
号拡張したポインタを信号線４．００へ出力する。

このポインタは、図示していないＡ−ＣＴＬからの制御
信号により、ＰＣ１７０とＡ−ＡＬＵ１９０で加算され
て、ＩＭＲ２１０及びＭＡＲ３１０に格納されて、タグ
付きイミデイエイトアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は、信号線４．６０を介して入
力されるＰｕｔ−Ｃｏｎ５ｔａｎｔ命令エントリアドレ
スに従って、制御メモリＣ８２９６からマイクロ０プログラムを読み出して、命令実行用の制御信号を生
成する。Ｐｕｔ　−Ｃｏｎ５ｔａｎｔ命令では、ＴＡＧ
２００中のタグとＩＭＲ２１０中のポインタを合成して
タグ付きデータとして、ＥＲＦ２２０に格納する必要が
あるので、タグ埋め込み制御信号４６５が「１」となり
、Ｅ−ＡＬＵ２３０で、タグが埋め込まれてＥＲＦに格
納されＰｕｔ　−Ｃｏｎ５ｔａｎｔ命令は完結する。

別のタグ付きデータ用命令の実行例として、加算命令を
取り」二げて説明する。タグ無しデータ用命令の加算で
は、周知の如くデータの型は命令によって一義的に決ま
る。つまり同一の３２ピツ１へ列でも、整数の加算命令
ならば、３２ビツト整数として演算し、フローティング
の加算命令ならば、３２ビツトを指数部と仮数部に分け
て演算する。

これに対して、タグ付きデータ用命令の加算では、命令
の実行時にデータの型をタグによって判定し、それに従
って、演算を変えたり、例外検出を行ったりする。例え
ば、第５図に示す命令でオペレーションとして、タグ付
きデータの加算が指定され、２つのオペランドがオペラ
ン１〜指定子によってＥＲＯとＥＲＩレジスタに指定さ
れ、ＥＲＯレジスタ内のタグが第４図に示すｗｏｒｄで
ありＥＲＩレジスタ内のタグが、Ｌｏｎｇであったとす
る。命令実行のための制御回路２９０は、各オペランド
のタグを第２１図（その３）のテストパターンに従って
判定し、この場合オフセラ１へ５で指定される処理によ
ってＥＲＯの１６ビツト整数を３２ビツトに拡張する。

そしてＥＲＩのポインタで示される３２ビツト整数と加
算後、結果を同じ＜ＥＲＩのポインタで示される所へ格
納して命令は完結する。

また別の場合として、指定されたオペランドのタグが加
算に適さないデータ型（ｓｔｒ、　Ｌｓｔ等々）の時に
は、第２１図（その３）のデス１〜パターンによってオ
フセット］１が指定されて、演算例外が発生し、命令実
行のための制御回路２９０は、図示していない特定のア
ドレスへ例外ジャンプを行う様にＰＣＩ７０を設定する
。以後の処理は、タグ無し命令に於ける演算例外と同等
であり、当業者周知の手順に従って、ソフトウェアによ
り例外処理が行われる。

本実施例では、タグ無しデータ用命令体系として、モ１
ヘローラ社の３２ビツトマイクロプロセツサＭＣ６８０
２０と上位互換を採用しているが、本発明はこの命令体
系を前提としているものでない事は明らかであり、他の
命令体系に対しても適用可能である。

〔発明の効果〕

本発狸によれば、タグ無しデータとタグ付きブタが同し
語長をとる剖算機に於て、タグ無しデータ用命令とタグ
付きデータ用命令を同じ命令セットとして実行できる為
タグ無しデータ用命令とタグ付きデータ用命令を混在し
て使用する知識工学向きのプロクラムを、より実用的な
ものとする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置の内部
構成のブロック図、第２図は本発明に用いられる汎用レ
ジスタの説明図、第３図は、本発明に用いられるデータ
形式を示す図、第４図はタグ付きデータの具体例を示す
図、第５図は本発明で実行可能な命令のフォーマットを
示す図、第６図は第５図の説明に用いられるアドレッシ
ングモードの詳細を示す図、第７図は第５図に示すディ
スプレースメント（ｄｉｓｐ）の形式を示す図、第８図
はオペラン１（の詳細を示す図、第９図は本発明が適用
されるＭ１算機の全体構成を示す図、第１０図は第１図
に示される命令デコーダの一実施例構成図、第１１図は
第１０図に示すタグ付きデータ用命令検出回路１３３の
一実施例回路図、第１２図は第１図に示すタグとポイン
タの分離回路の一具体例回路図、第１３図は第１２図に
示すタグ切り出し回路の一具体例回路図、第１４図は第
１２図に示すポインタ切り出し回路−具体例回路図、第
１５図は第１図に示すタグ長検出回路の一具体例回路図
、第１６図は第１図に示すタグ切出し回路の一具体例回
路図、第１７図は第１図に示すデータ切出し回路の一具
体例回路図、第１８図は第１図に示す演算器の一具体例
回路図、第」９図は第１図に示す制御回路の内部構成を
示す図、第２０図は第１図に示すエン１−り修飾回路の
一具体例回路図、第２１図は第１図に示すタグ判定回路
の動作説明に用いられる論理図、第２２図は第１図に示
すジャンプ先修飾回路の内部構成を示す図、第２３図は
命令の具体的な実行例を示す図、第２４図は本発明に用
いられる命令のオペコー１への具体的に実施例を示す図
、第２５図は本発明によるタグ無しデータ用の命令の実
行例を説明するのに用いられる各部のデータを示す図、
第２６図は本発明によるタグ付きデータ用命令の実行例
を説明するのに用いられる各部のデータを示す図である
。１３０・・命令デコーダ、１６０　・タグとポインタの
分離回路、２００・・タグレジスタ、２１０　ポインタ
及びイミデイエイ１〜レジスタ、３７０　夕第図ｍ−−２澗− 第図第図第図第図第図第図第図第図第図第２１図第２１図第図ＩＢＲＩＩＯ内のデＩＢＲＩＩＯ内のデタ信号線３５０上のデ信号線３５０上のデタ信号線３５５上のデ信号線３５５上のデタ信号線３４０上のデ信号線３４０上のデタ信号線４００上のデ信号線３５０上のデータ

Claims

【特許請求の範囲】１、基本語長のデータ中にデータの型を指定するタグを
有するタグ付きデータと基本語長のデータ中にタグを有
しないタグ無しデータを含むオペランドと、オペレーシ
ョンの対象となるオペランドがタグ付きデータであるか
否かを指定しかつオペレーションの種類を指定するオペ
コードとオペレーションの対象となるオペランドの所在
を指定するオペランド指定子を含む命令とを記憶するメ
モリ装置から読み出された命令のオペコードをデコード
して当該命令がタグ付きデータ用命令であるか否かを検
出する第１の手段と、該第１の手段に応答してオペラン
ド指定子によつて指定されたオペランドをタグ付きデー
タ或いはタグ無しデータとして処理する第２の手段を設
け、命令に応答してオペランドを処理するデータ処理装
置。２、タグは複数ビットで構成される特許請求の範囲第１
項記憶のデータ処理装置。３、オペランドの所在を指定するオペランド指定子は、
オペランドが記憶されているメモリ装置のアドレス或い
はオペランドが記憶されているレジスタ或いはオペラン
ドそのものを指定するようになつている特許請求の範囲
第１項記載のデータ処理装置。４、少なくとも１つのタグ無しデータは浮動小数点デー
タである特許請求の範囲第１項記憶のデータ処理装置。５、少なくとも１つのタグ無しデータ用命令は浮動小数
点命令である特許請求の範囲第１項記載のデータ処理装
置。６、第２の手段は、第１の手段の出力に応答して、タグ
を切り出し、タグ以外のビットとは異なつた演算を行な
うようになつている特許請求の範囲第１項記載のデータ
処理装置。７、第２の手段は、オペランド指定子がオペランドを指
定する際に、タグ付きデータに対して、予め許されたア
ドレッシング以外のアドレッシングを指定した場合、例
外信号を発生させるようになつている特許請求の範囲第
１項記載のデータ処理装置。８、基本語重のデータ中にデータの型を指定するタグを
有するタグ付きデータと基本語長のデータ中にタグを有
しないタグ無しデータを含むオペランドと、オペレーシ
ョンの対象となるオペランドがタグ付きデータであるか
否かを指定しかつオペレーションの種類を指定するオペ
コードとオペレーションの対象となるオペランドの所在
を指定するオペランド指定子を含む命令とを記憶するメ
モリ装置と、メモリ装置から読み出された命令のオペコ
ードをデコードして当該命令がタグ付きデータ用命令で
あるか否かを検出する第１の手段と、該第１の手段に応
答してオペランド指定子によつて指定されたオペランド
をタグ付きデータ或いはタグ無しデータとして処理する
第２の手段を設け、命令に応答してオペランドを処理す
るデータ処理装置。