JPH0652629A

JPH0652629A - 回転速度エラー検出回路

Info

Publication number: JPH0652629A
Application number: JP4204798A
Authority: JP
Inventors: Kiyoshi Tateishi; 潔立石
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】ＣＤやＣＤ−ＲＯＭなどのＣＬＶ（線速度一
定）ディスクの再生装置のための回転速度エラー検出回
路に関し、規定の線速度からの回転数のずれに比例して
滑らかに変化する速度エラー信号を得ることのできる回
転速度エラー検出回路を提供することを目的とする。【構成】規定の線速度を与える基準クロックのＮ倍
（Ｎ：任意の正の整数）の周波数のクロックを用いてＣ
ＬＶディスクから読み出された信号中のフレームシンク
のピット長をカウントするピット長検出手段と、該フレ
ームシンクのカウント値と規定線速度における基準カウ
ント値との差分を求める減算手段と、該カウント差分値
に比例したパルス幅のパルス信号を出力するパルス幅変
調手段と、該パルス幅変調手段の出力するパルス信号を
平滑化し、規定線速度からのずれに応じて電圧値が滑ら
かに変化する速度エラー信号に変換する平滑手段とによ
り構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＤやＣＤ−ＲＯＭな
どのＣＬＶ（線速度一定）ディスクの再生装置のための
回転速度エラー検出回路に関し、スピンドルモータのラ
フ・サーボやクロック抽出用ＰＬＬ回路などに用いて好
適な回転速度エラー検出回路を提供するものである。

【０００２】

【従来の技術】ＣＤやＣＤ−ＲＯＭなどのＣＬＶディス
クを再生するには、ディスクの回転速度を常に規定の線
速度一定に保つ必要がある。このようなディスクの速度
制御はスピンドルサーボと呼ばれているが、通常、この
スピンドルサーボは、ディスクを規定の回転速度まで立
ち上げるためのラフ・サーボと、規定の回転速度に達し
た後、ＰＬＬによって線速度一定に制御する微調サーボ
の２段構成となっている。

【０００３】前記ラフ・サーボを実現するには、ディス
クの回転速度を検出しながら規定の線速度まで速やかに
立ち上げる必要がある。従来のラフ・サーボでは、ディ
スクに記録されているＥＦＭ信号中の最大ピット長であ
る、図９（ａ）または（ｂ）に示すようなフレームシン
ク（ピット長２２Ｔ＝１１Ｔ＋１１Ｔ）の長さを水晶発
振器などの基準クロックを用いて計測し、その時に得ら
れたフレームシンクのピット長Ｗが規定の線速度を与え
る２２Ｔ（Ｔ：記録ビット周期（２３１ｎsec)）よりも
大きいか小さいかによって、図８に示すような３値の速
度エラー信号Ｅ１（Ｗ＜２２Ｔ）、Ｅ２（Ｗ＝２２
Ｔ）、Ｅ３（Ｗ＞２２Ｔ）を出力し、この３値の速度エ
ラー信号によってスピンドルモータを規定の線速度まで
立ち上げるようにしていた。

【０００４】

【発明が解決しようとする課題】しかし、前記した３値
の速度エラー信号によってスピンドルモータの回転速度
を制御した場合、その制御はほとんどＯＮ・ＯＦＦ動作
に近いものとなり、規定の線速度を中心としてオーバー
シュートなどを起こして振動し、規定の線速度に安定す
るまでにかなりの時間がかかるという問題があった。

【０００５】本発明は、前記問題を解決するためになさ
れたもので、その目的とするところは、規定の線速度か
らの回転数のずれに応じてその電圧値が滑らかに変化す
る速度エラー信号を得ることのできる回転速度エラー検
出回路を提供することである。

【０００６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の回転速度エラー検出回路は、規定の線速度
を与える基準クロックのＮ倍（Ｎ：１を含む任意の正
数）の周波数のクロックを用いてＣＬＶディスクから読
み出された信号中のフレームシンクのピット長をカウン
トするピット長検出手段と、該ピット長検出手段で得ら
れたフレームシンクのカウント値と規定線速度における
フレームシンクの基準カウント値との差分を求める減算
手段と、該減算出手段の出力するカウント差分値に比例
したパルス幅のパルス信号を出力するパルス幅変調手段
と、該パルス幅変調手段の出力するパルス信号を平滑化
し、規定線速度からのずれに応じて電圧値が滑らかに変
化する速度エラー信号に変換する平滑手段とを備えるこ
とにより構成したものである。

【０００７】

【作用】ピット長検出手段は、ディスクから読み出さ
れた信号中のフレームシンクのピット長を基準クロック
のＮ倍の周波数からなるクロックを用いてカウントす
る。減算手段は、このカウント値と規定線速度における
基準カウント値との差分を求め、そのカウント差分値を
パルス幅変調手段に送る。

【０００８】パルス幅変調手段は、図４（ａ）に示すよ
うに、前記カウント差分値に応じてそのパルス幅が変化
するパルス信号ＦＥを出力する。このパルス信号ＦＥは
平滑手段によって平滑され、図４（ｂ）に示すように、
規定の線速度におけるフレームシンクのピット長２２Ｔ
を中心として、その時の回転速度のずれに応じてその値
の変化する直流電圧に変換され、速度エラー信号Ｅ_Dcと
して出力される。

【０００９】

【実施例】図１に、本発明に係る回転速度エラー検出回
路の１実施例示す。図１において、１はＣＤやＣＤ−Ｒ
ＯＭなどのＣＬＶディスクであり、このディスクにはデ
ィジタル情報データがＥＦＭ方式で記録されている。デ
ィスク１はスピンドルモータ２によって回転駆動さ
れ、、その記録情報は光ピックアップ３によって読み取
られる。また、光ピックアップ３は、ディスク半径方向
に移動自在に設けられたスライダー（図示せず）に担持
されている。光ピックアップ３によって読み出された記
録信号（ＲＦ信号）は、ＲＦアンプ４に入力される。

【００１０】ＲＦ信号は、ＲＦアンプ４で位相特性と周
波数特性の補償を受けた後、データスライス回路５にお
いて方形波のＥＦＭ信号（図２（ｂ））に波形整形さ
れ、回転速度エラー検出回路６内のエッジ検出回路７に
入力される。

【００１１】エッジ検出回路７は、ＥＦＭ信号のポジテ
ィブエッジ（立ち上がりエッジ）とネガティブエッジ
（立ち下がりエッジ）を検出し、ポジティブエッジ信号
ＰＧＥＧ（図２（ｃ））とネガティブエッジ信号ＮＧＥ
Ｇ（図２（ｄ））を出力するとともに、エッジセレクト
信号ＥＧＳＬ（図２（ｅ））を出力する。２つのエッジ
信号ＰＧＥＧ，ＮＧＥＧはタイミングパルス発生回路８
に送られ、またエッジセレクト信号ＥＧＳＬはセレクタ
９に送られる。

【００１２】タイミングパルス発生回路８は、入力して
くるエッジ信号ＰＧＥＧ，ＮＧＥＧに基づいて、図９
（ａ）のＥＦＭ信号のポジティブエッジからポジティブ
エッジまでの区間を与えるポジティブエッジカウンタ・
クリア信号ＰＣＣＬ（図２（ｇ））および図９（ｂ）の
ＥＦＭ信号のネガティブエッジからネガティブエッジま
での区間を与えるネガティブエッジカウンタ・クリア信
号ＮＣＣＬ（図２（ｈ））を生成するとともに、信号Ｂ
ＥＧ１，ＢＥＧ２（図２（ｆ),（ｌ））を生成する。

【００１３】ポジティブエッジカウンタ１０は、前記ポ
ジティブエッジカウンタ・クリア信号ＰＣＣＬを周期と
して、クロック端子ＣＫに与えられるクロックをカウン
トし、カウント値ＰＣ（図２（ｊ））として出力する。
また、ネガティブエッジカウンタ１１は、前記ネガティ
ブエッジカウンタ・クリア信号ＮＣＣＬを周期として、
クロック端子ＣＫに与えられるクロックをカウントし、
カウント値ＮＣ（図２（ｋ））として出力する。

【００１４】ＥＦＭ信号中の最大周期はフレームシンク
（２２Ｔ）である。したがって、一定期間内におけるＥ
ＦＭ信号中の最大周期を計測すれば、それがフレームシ
ンクを示しており、このフレームシンクの長さを基準周
期と比較することにより現在の回転数の規定線速度から
のずれを知ることができる。この場合において、ＥＦＭ
信号のフレームシンクには、図９（ａ）に示すポジティ
ブエッジから始まるものと、図９（ｂ）に示すネガティ
ブエッジから始まるものとの両者が存在する。そこで、
本発明では、前記ポジティブエッジカウンタ１０とネガ
ティブエッジカウンタ１１を用いて両方の場合をそれぞ
れ計測するようにしたものである。

【００１５】すなわち、ポジティブエッジカウンタ１０
は、ポジティブエッジを基準としてＥＦＭ信号のピット
長を計測し、また、ネガティブエッジカウンタ１１は、
ネガティブエッジを基準としてＥＦＭ信号のピット長を
計測する。したがって、この２つのカウンタの出力中か
ら最大のものを選べば、それが最大周期を与えるフレー
ムシンクとなる。

【００１６】ポジティブエッジカウンタ１０およびネガ
ティブエッジカウンタ１１のクロック端子ＣＫには、水
晶発振器１４からセレクタ１５を介して図２（ａ）に示
すクロックＣＬＫが供給されている。この図１の例で
は、１倍速再生と４倍速再生を可能とするため、水晶発
振器１４の発振周波数は３４．５７４４ＭＨｚに設定さ
れ、１倍速再生時にはセレクタ１５をＡ側に設定し、水
晶発振器１４の発振出力を分周器１６で１／４分周する
ことにより、１倍速時の基準クロック（４．３２１８Ｍ
Ｈｚ）の２倍（Ｎ＝２）の周波数からなる８．６４３６
ＭＨｚのクロックＣＬＫを供給する。また、４倍速再生
時にはセレクタ１５をＢ側に設定し、４倍速時の基準ク
ロック（１７．２８２７ＭＨｚ）の２倍（Ｎ＝２）の周
波数からなる３４．５７４４ＭＨｚのクロックＣＬＫを
供給するように構成されている。

【００１７】したがって、ポジティブエッジカウンタ１
０とネガティブエッジカウンタ１１において、この基準
クロックの２倍の周波数からなるクロックＣＬＫを用い
て、ＥＦＭ信号中の最大周期であるフレームシンクのピ
ット長をカウントする場合、ディスク１の回転速度が規
定の線速度に一致している場合にはシンクフレームのピ
ット長はちょうど２２Ｔであるから、カウント値の最大
値は２倍の「４４」となる。

【００１８】一方、ディスク１の回転速度が規定の線速
度よりも遅い場合は、フレームシンクのピット長が２２
Ｔよりも長くなるので、カウント値の最大値は「４４」
よりも大きな値となる。また、ディスク１の回転速度が
規定の線速度よりも速い場合は、フレームシンクのピッ
ト長が２２Ｔよりも短くなるで、カウント値の最大値は
「４４」よりも小さな値となる。

【００１９】それ故、ポジティブエッジカウンタ１０ま
たはネガティブエッジカウンタ１１の両者いずれかのカ
ウント値の最大値を監視し、その最大のカウント値が規
定線速度時のカウント値「４４」から大きい方または小
さい方にどれだけずれているかを検出することによっ
て、ディスク１の規定の線速度からのずれ量を正確に知
ることができる。なお、ポジティブエッジカウンタ１０
とネガティブエッジカウンタ１１は、カウント値がオー
バーフローした場合、誤動作を防ぐためににＥｐ端子を
“Ｌ”に固定し、カウント動作を停止させるようになっ
ている。

【００２０】セレクタ９は、エッジ検出回路７からセレ
クタ信号ＥＧＳＬ＝“Ｈ”（図２（ｅ））が与えられて
いるときにはＡ側に接続され、ポジティブエッジカウン
タ１０のカウント値をレジスタ１３に送り、また、セレ
クタ信号ＥＧＳＬ＝“Ｌ”が与えられているときにはＢ
側に接続され、ネガティブエッジカウンタ１１のカウン
ト値をレジスタ１３に送る。

【００２１】レジスタ１３のクロック端子ＣＫには、タ
イミングパルス発生回路８からデータラッチ用の信号Ｂ
ＥＧ１（図２（ｆ））が与えられている。したがって、
レジスタ１３は、このＢＥＧ１に従って、図２（ｉ）に
示すように、その時にセレクタ９から送られてきている
ポジティブエッジカウンタ１０のカウント値ＰＣ（図２
（ｊ））とネガティブエッジカウンタ１１のカウント値
ＮＣ（図２（ｋ））を交互にラッチする。

【００２２】レジスタ１３にラッチされたカウント値Ｒ
１（図２（ｉ））は、大小比較器１７のＱ端子に入力さ
れ、Ｐ端子に入力されているレジスタ１８からのカウン
ト値Ｒ２（図２（ｍ））と大小を比較される。Ｑ＞Ｐの
場合、すなわち、カウント値Ｒ１の方がカウント値Ｒ２
よりも大きい場合には、大小比較器１７から信号ＭＡＧ
１（図２（ｎ））が出力され、ＡＮＤゲート１２の一方
の入力端子に与えられる。

【００２３】そして、ＡＮＤゲート１２の他方の入力端
子に、タイミングパルス発生回路８から信号ＢＥＧ２
（図２（ｌ））が与えられると、ＡＮＤゲート１２から
データラッチ用の信号Ｒ２ＣＫ（図２（ｏ））がレジス
タ１８のクロック端子ＣＫに与えられる。これにより、
レジスタ１８は、その時にレジスタ１３にラッチされて
いるカウント値Ｒ１を読み込み、カウント値Ｒ２として
ラッチする。したがって、レジスタ１８には、その時点
におけるＥＦＭ信号の最大ピット長、すなわちフレーム
シンクの周期を与えるカウント値が格納されていくこと
になる。

【００２４】なお、レジスタ１３，１８のクリア端子Ｃ
ＬＲには、第２のタイミングパルス発生回路１９からク
リア信号Ｒ２ＣＬＲ（図３（Ｃ））が与えられ、図３
（ａ）の周期信号ｆｐの間隔でその都度クリアされる。
なお、この周期信号ｆｐの周期は次のような値に設定さ
れている。

【００２５】すなわち、１倍速時におけるフレームシン
クの繰り返し周波数はｆsy＝７．３５ＫＨｚである。ま
た、１倍速時にセレクタ１５のＡ端子から出力されるク
ロックＣＬＫの周波数は、前述したように８．６４３６
ＭＨｚである。そこで、タイミングパルス発生回路１９
の入力端に接続した分周器２０の分周比Ｍを＝２３５２
に選ぶと、ｆｐ＝８．６４３６ＭＨｚ／２３５２＝３．６７５ＫＨ
ｚ＝ｆsy／２となり、ｆｐの１周期内に少なくとも１回はフレームシ
ンクを検出することができることになる。そこで、この
ｆｐの周期でレジスタ１３，１８をクリアするようにし
たものである。

【００２６】前記のようにしてレジスタ１８にラッチさ
れたカウント値Ｒ２（図２（ｍ））は、減算器２１の一
方の端子に入力される。減算器２１の他方の入力端子に
は、規定の線速度におけるフレームシンクの基準カウン
ト値「４４」が定数として与えられている。減算器２１
は、前記基準カウント値「４４」と前記レジスタ１８か
ら送られてくるカウント値Ｒ２との減算を行ない、タイ
ミングパルス発生回路１９の出力Ｒ３ＣＫ（図３
（ｂ））に従って、そのカウント差分値Ｒ３をレジスタ
２２にラッチする。

【００２７】そして、このレジスタ２２にラッチされた
カウント差分値Ｒ３をビットシフト・オーバーフロー検
出回路２３に送り、例えば３ビット左シフトによるゲイ
ン調整とオーバーフロー検出を行なった後、ＰＷＭ発生
回路２４内の大小比較器２５のＰ端子に送る。なお、こ
のとき、Ｐ端子に入力されるカウント差分値データのＭ
ＳＢをインパータ２６で反転し、２の補数からオフセッ
トバイナリへ変換している。

【００２８】大小比較器２５のＱ端子には、フリーラン
カウンタ２７から１づつカウントアップしていくフリー
ランカウント出力ＦＣが入力されている。大小比較器２
５は、このＱ端子のフリーランカウント出力ＦＣと、Ｐ
端子に入力された前記カウント差分値との大小を比較
し、Ｐ≦Ｑの間は出力信号ＭＡＧ２を“Ｌ”に、Ｐ＞Ｑ
の間は出力信号ＭＡＧ２を“Ｈ”とする。この結果、出
力信号ＭＡＧ２は、その時のカウント差分値に応じてパ
ルス幅が変化する信号となる。

【００２９】前記出力信号ＭＡＧ２はセレクタ２８を介
してインバータ２９に送られ、その極性を反転された
後、図４（ａ）に示すごときＰＷＭ（パルス幅変調）信
号ＦＥとなって出力される。そして、このＰＷＭ信号Ｆ
Ｅは、ローパスフィルタ３０で平滑され、図４（ｂ）に
示すように、その時の規定線速度からのずれ量に応じた
値の直流電圧に変換され、最終的な速度エラー信号Ｅ_Dc
として出力される。

【００３０】なお、ビットシフト・オーバーフロー検出
回路２３がカウント差分値Ｒ３のオーバーフローを検出
した場合、オーバーフロー信号ＯＶＦを出力してセレク
タ２８をＢ端子側へ切り換え、大小比較器２５へ送られ
るデータのＭＳＢを選択し、正の側でオーバーフローし
た場合にはＰＷＭ信号ＦＥを“１”に、また負の側でオ
ーバーフローした場合にはＰＷＭ信号ＦＥを“０”に固
定する。

【００３１】図５に、図１中のＰＷＭ発生回路２４の具
体例を示す。図５において、２５は大小比較器、２６は
インバータ、２８はセレクタ、２９はインバータ、３１
〜３３は排他的（ＥＸ）ＯＲゲート、３４はＯＲゲート
である。

【００３２】大小比較器２５のＰ０〜Ｐ７端子には、ビ
ットシフト・オーバーフロー検出回路２３から８ビット
構成のカウント差分値Ｒ３が３ビットシフトされ、入力
されている。すなわち、Ｒ３０〜Ｒ３３はＰ３〜Ｐ６端
子に、Ｒ３４はインバータ２６で極性反転されてＰ７端
子に、Ｒ３４〜Ｒ３７はＥＸＯＲゲート３１〜３３に入
力されている。なお、下位３ビットのＰ０〜Ｐ２端子は
接地され、“Ｌ”に固定されている。

【００３３】一方、Ｑ０〜Ｑ７端子には、フリーランカ
ウンタ２７から８ビット構成のフリーランカウント出力
ＦＣ０〜ＦＣ７が入力されている。このフリーランカウ
ント出力ＦＣ１〜ＦＣ７は、０〜２５５をカウント周期
とする数値であり、この数値０〜２５５がＱ０〜Ｑ７端
子に繰り返して入力される。

【００３４】大小比較器２５は、前記Ｐ０〜Ｐ７端子に
入力されたカウント差分値Ｒ３と、Ｑ０〜Ｑ７端子のフ
リーランカウント出力ＦＣ１〜ＦＣ７との大小を比較
し、Ｐ≦Ｑの間、すなわちカウント差分値Ｒ３の方がフ
リーランカウント出力ＦＣよりも小さいときは、出力信
号ＭＡＧ２を“Ｌ”に、また、Ｐ＞Ｑとなったとき、す
わちカウント差分値Ｒ３の方がフリーランカウント出力
ＦＣよりも大きくなったときは、出力信号ＭＡＧ２を
“Ｈ”にする。

【００３５】この結果、大小比較器２５の出力信号ＭＡ
Ｇ２は、例えば、カウント差分値Ｒ３＝０の場合、すな
わちディスクが規定の線速度で回転している場合には、
ＦＣ＝０〜１２７の間が“Ｌ”レベルで、ＦＣ＝１２８
〜２５５の間が“Ｈ”レベルとなるデューティ比５０％
のパルス信号となって出力される。

【００３６】一方、カウント差分値Ｒ３が正の値、すな
わちディスクが規定の線速度よりも遅い場合には、デュ
ーティ比が５０％よりも小さなパルス信号となり、ま
た、カウント差分値Ｒ３が負の値、すなわちディスクが
規定の線速度よりも速い場合には、デューティ比が５０
％よりも大きなパルス信号となる。

【００３７】前記大小比較器２５の出力信号ＭＡＧ２
は、インバータ２９に送られてその極性を反転され、図
４（ａ）に示すごときＰＷＭ信号ＦＥとして出力され
る。図４（ａ）に明らかなように、この最終的に得られ
たＰＷＭ信号ＦＥは、規定の線速度（Ｗ＝２２Ｔ）から
の回転速度のずれ量に応じて、そのデューティ比が変化
するパルス信号となる。

【００３８】なお、図５において、カウント差分値Ｒ３
にオーバーフローが生じると、ＯＲゲート３４からオー
バーフロー信号ＯＶＦ＝１が出力され、セレクタ２８を
Ｂ端子側に切り換える。これにより、カウント差分値Ｒ
３のＭＳＢであるＲ３７が選択され、インバータ２９で
反転された後、信号ＦＥとして出力される。すなわち、
カウント差分値Ｒ３が正の値でオーバーフローした場
合、Ｒ３７＝“Ｌ”であるからＦＥ＝“Ｈ”に固定さ
れ、負の値でオーバーフローした場合、Ｒ３７＝“Ｈ”
であるからＦＥ＝“Ｌ”に固定される。

【００３９】図６に、前記した本発明の回転速度エラー
検出回路を用いて構成したクロック抽出用ＰＬＬ回路の
一例を示す。この例は、加算器６３からＰＬＬループに
本発明の回転速度エラー検出回路６で得られた速度エラ
ー信号Ｅ_DCを注入し、ＰＬＬのロックイン・レンジを拡
大することにより、引き込み周波数幅を広げたものであ
る。

【００４０】図６において、位相比較器６１は、データ
スライス回路５から送られてくるＥＦＭ信号と、セレク
タ６６を介して送られてくる電圧制御発振器（ＶＣＯ）
６４の発振出力の位相を比較し、その位相差信号をロー
パスフィルタ（ＬＰＦ）６２で平滑した後、加算器６３
を介して電圧制御発振器６４に戻すことにより、いわゆ
るＰＬＬ回路を形成している。したがって、電圧制御発
振６４はＥＦＭ信号に位相同期して発振し、セレクタ６
６からＥＦＭ信号中のクロックに周波数と位相の一致し
たクロックＰＬＣＫが出力される。

【００４１】この例の場合、前記電圧制御発振器６４
は、ＰＬＬロック状態において３４．５７４４ＭＨｚで
発振するように設定されており、この発振出力をセレク
タ６６のＢ端子へ直接入力するとともに、分周器６５で
１／４分周した８．６４３６ＭＨｚの発振出力をＡ端子
へ入力している。

【００４２】１倍速再生の場合、前記セレクタ６６は、
システムコントローラ５４からのセレクト信号ＦＳＥＬ
によってＡ端子側に接続され、１／４分周された８．６
４３６ＭＨｚの発振出力を選択し、これを分周器６７で
１／２分周することにより、１倍速時の基準クロックで
ある４．３２１８ＭＨｚを得ている。また、４倍速再生
時にはＢ端子側に接続され、３４．５７４４ＭＨｚの発
振出力を分周器６７で１／２分周することにより、４倍
速時の基準クロックである１７．２８７２ＭＨｚを得て
いる。

【００４３】スイッチ６９は、トラッキングＯＮ・ＯＦ
Ｆ検出回路６８によってＯＮ−ＯＦＦ制御され、トラッ
キングＯＦＦの場合にはｂ端子側に接続され、、またト
ラッキングＯＮの場合にはａ端子側に接続される。した
がって、トラッキングＯＮの場合には、本発明の回転速
度エラー検出回路６から出力される速度エラー信号Ｅ _DC
が加算器６３に送られ、ＰＬＬループに注入される。

【００４４】このように、ＰＬＬループに速度エラー信
号Ｅ_DCを注入すると、スピンドルモータ２の回転数が規
定の線速度から大きくずれているような場合でもＰＬＬ
回路がロックできるようになるので、ＰＬＬのロックイ
ン・レンジが著しく拡大する。そのため、サブコードの
検出が速くなり、高速サーチが可能となる。

【００４５】図７に、本発明の回転速度エラー検出回路
を用いて構成したスピンドルサーボ回路の一例を示す。
なお、図１および図６と同一部分には同一の符号を付し
て示した。

【００４６】図７において、水晶発振器１４は前述した
３４．５７４４ＭＨｚで発振している。この発振出力は
分周器５１で１／２分周され、４倍速再生時の基準クロ
ック１７．２８７２ＭＨｚとなり、セレクタ５３のＢ端
子に供給されているとともに、さらに分周器５２で１／
４分周され、１倍速再生時の基準クロック４．３２１８
ＭＨｚとしてセレクタ５３のＡ端子に供給されている。

【００４７】１倍速再生の場合、セレクタ５３はシステ
ムコントローラ５４のセレクタ信号ＦＳＥＬによってＡ
側に接続され、１倍速再生用の基準クロックＣＬＫ＝
４．３２１８ＭＨｚを位相比較器５５に送る。また、４
倍速再生の場合には、セレクタ５３はＢ側に接続され、
４倍速再生用の基準クロックＣＬＫ＝１７．２８７２Ｍ
Ｈｚを位相比較器５５に送る。

【００４８】ディスク１の再生動作が開始されると、ス
ピンドルモータ２の回転速度が規定の線速度まで立ち上
がる間は、本発明の回転速度エラー検出回路６を用いた
ラフ・サーボが実行される。すなわち、スピンドルモー
タ２の回転開始時には、切り換えスイッチ５６はｂ端子
側に接続されており、本発明の回転速度エラー検出回路
６から出力される速度エラー信号Ｅ_DCが可変利得アンプ
５７に供給されるようになっている。

【００４９】したがって、スピンドルモータ２が規定の
線速度に達するまでは、スピンドルモータ２は本発明の
回転速度エラー検出回路６から出力される速度エラー信
号Ｅ _DCによって急速に規定の線速度まで立ち上げられ
る。

【００５０】このとき、本発明による速度エラー信号Ｅ
_DCは、前述したように規定線速度とのずれに比例して滑
らかに変化していくので、きめ細かな制御が可能とな
り、スピンドルモータ２はオーバーシュートなどを生じ
ることなく、高速かつ安定に規定の線速度まで立ち上が
る。このため、図７のスピンドルサーボ回路を用いた場
合、サブコードの検出も速くなり、サーチの高速化が可
能となる。

【００５１】前記のようにしてスピンドルモータ２の回
転数が規定の線速度に達すると、シンク検出・保護回路
５８により切り換えスイッチ５６がｂ端子側からａ端子
側に切り換えられる。これによってセレクタ５３，シン
ク検出・保護回路，位相比較器６０，可変利得増幅器５
７からなるＰＬＬループが形成され、ＰＬＬがロックイ
ンする。

【００５２】シンク検出・保護回路５９は、クロック抽
出用ＰＬＬ回路５９から送られてくるクロックＰＬＣＫ
（図６参照）を用いて、ＥＦＭ信号中からフレームシン
クＳＹＮＣを抽出し、位相比較器６０に送る。位相比較
器６０は、このフレームシンクＳＹＮＣと、セレクタ５
３から送られてくる基準クロックとの位相を比較し、そ
の位相差信号ＳＰＥを可変利得増幅器５７に送る。可変
利得増幅器５７は、この位相差信号ＳＰＥに応じてスピ
ンドルモータ２の回転速度を微調整し、スピンドルモー
タ２の回転数を規定の線速度一定に維持する。

【００５３】なお、前記した実施例および応用例では、
規定の線速度を与える基準クロックの２倍の周波数のク
ロックを用いてフレームシンクのピット長をカウントし
たが、これに限定されるものではなく、任意の正数から
なるＮ倍（Ｎ＝１を含む）のクロックを用いることがで
きる。倍数Ｎが大きいほどより精密で滑らかに変化する
速度エラー信号Ｅ_DCを得ることができる。

【００５４】

【発明の効果】以上述べたところから明らかなように、
本発明の回転速度エラー検出回路によるときは、ＣＬＶ
ディスクの規定の線速度からのずれに応じてその電圧値
が滑らかに変化する速度エラー信号を得ることができ
る。このため、例えば、スピンドルのラフ・サーボに適
用すれば、回転速度を規定の線速度まで高速かつ安定に
立ち上げることができ、また、クロック抽出用ＰＬＬ回
路などに利用すれば、ＰＬＬのロックイン・レンジを格
段に拡大することができ、ＣＬＶディスク再生装置にお
けるサーチの高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明になる回転速度エラー検出回路の実施例
を示すブロック図である。

【図２】前記実施例の動作のタイムチャートである。

【図３】前記実施例中のタイミングパルス発生回路１９
の動作のタイムチャートである。

【図４】本発明の回転速度エラー検出回路で得られる速
度エラー信号の説明図である。

【図５】前記実施例中のＰＷＭ発生器２４の具体例を示
す回路図である。

【図６】本発明の回転速度エラー検出回路を用いて構成
したクロック抽出用ＰＬＬ回路の一例を示すブロック図
である。

【図７】本発明の回転速度エラー検出回路を用いて構成
したスピンドルサーボ回路の一例を示すブロック図であ
る。

【図８】従来の回転速度エラー検出回路で得られる速度
エラー信号の説明図である。

【図９】ＣＤにおけるフレームシンクのフォーマットで
ある。

【符号の説明】

１ディスク２スピンドルモータ６回転速度エラー検出回路７エッジ検出回路１０ポジティブエッジカウンタ１１ネガティブエッジカウンタ１３レジスタ１４水晶発振器１７大小比較器１８レジスタ２１減算器２４ＰＷＭ発生器２８セレクタ２９インバータ３０ローパスフィルタＥ_DC 速度エラー信号

Claims

【特許請求の範囲】

【請求項１】規定の線速度を与える基準クロックのＮ
倍（Ｎ：１を含む任意の正数）の周波数のクロックを用
いてＣＬＶ（線速度一定）ディスクから読み出された信
号中のフレームシンクのピット長をカウントするピット
長検出手段と、該ピット長検出手段で得られたフレームシンクのカウン
ト値と規定線速度におけるフレームシンクの基準カウン
ト値との差分を求める減算手段と、該減算出手段の出力するカウント差分値に比例したパル
ス幅のパルス信号を出力するパルス幅変調手段と、該パルス幅変調手段の出力するパルス信号を平滑化し、
規定線速度からのずれに応じて電圧値が滑らかに変化す
る速度エラー信号に変換する平滑手段とを備えたことを
特徴とする回転速度エラー検出回路。