JPH0652639B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0652639B2 JPH0652639B2 JP58050347A JP5034783A JPH0652639B2 JP H0652639 B2 JPH0652639 B2 JP H0652639B2 JP 58050347 A JP58050347 A JP 58050347A JP 5034783 A JP5034783 A JP 5034783A JP H0652639 B2 JPH0652639 B2 JP H0652639B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- line pair
- clock
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は冗長メモリセルを有する同期式スタティック型
半導体記憶装置に関する。
半導体記憶装置に関する。
技術の背景 半導体記憶装置は行および列方向に配列された多数のメ
モリセルを有しており、その製造中に発生する欠陥密度
は集積密度にほとんど関係なくむしろ製造プロセスに依
存する。従って、同一製造プロセスを用いれば、集積密
度が大きくなると一定セル数当りの不良メモリセルの発
生頻度が小さくなる。これが半導体記憶装置を高集積化
することによって得られる利点の１つである。しかしな
がら、かかる半導体記憶装置でも１つの不良メモリセル
が存在すると、その装置は廃棄しなければならず、この
結果、高集積化によりチップサイズが大になる歩留りは
低下する。
モリセルを有しており、その製造中に発生する欠陥密度
は集積密度にほとんど関係なくむしろ製造プロセスに依
存する。従って、同一製造プロセスを用いれば、集積密
度が大きくなると一定セル数当りの不良メモリセルの発
生頻度が小さくなる。これが半導体記憶装置を高集積化
することによって得られる利点の１つである。しかしな
がら、かかる半導体記憶装置でも１つの不良メモリセル
が存在すると、その装置は廃棄しなければならず、この
結果、高集積化によりチップサイズが大になる歩留りは
低下する。
上述の１つもしくは少数の不良メモリセルの存在にもか
かわらずその装置を救済するのが冗長メモリセルの役目
である。つまり、不良メモリセルがアドレス指定された
ときには、その不良メモリセルの代りに冗長メモリセル
が選択される。なお、通常、冗長メモリセルは１ないし
２行分もしくは１ないし２列分設けられている。
かわらずその装置を救済するのが冗長メモリセルの役目
である。つまり、不良メモリセルがアドレス指定された
ときには、その不良メモリセルの代りに冗長メモリセル
が選択される。なお、通常、冗長メモリセルは１ないし
２行分もしくは１ないし２列分設けられている。
従来技術と問題点 従来来の冗長メモリセルを有するスタティック型半導体
記憶装置においては、正規のメモリセルに不良メモリセ
ルが発生した場合には、その代りに冗長メモリセルを選
択するようにしているが、不良メモリセルが直流（Ｄ
Ｃ）不良である場合には、すなわち、短絡モード状態で
ある場合には、たとえ冗長メモリセルを選択してもＤＣ
不良自体は解消されないという問題点がある。
記憶装置においては、正規のメモリセルに不良メモリセ
ルが発生した場合には、その代りに冗長メモリセルを選
択するようにしているが、不良メモリセルが直流（Ｄ
Ｃ）不良である場合には、すなわち、短絡モード状態で
ある場合には、たとえ冗長メモリセルを選択してもＤＣ
不良自体は解消されないという問題点がある。
上述の問題点を解決する１つのアプローチとして、各ビ
ット線対と電源との間にヒューズを接続し、不良メモリ
セルに対応するヒューズを溶断することにより、不良メ
モリセルへの電源供給を完全にしゃ断する方法が考えら
れるが、この場合、多数のヒューズを搭載する工程およ
びヒューズの溶断工程を必要として好ましくない。
ット線対と電源との間にヒューズを接続し、不良メモリ
セルに対応するヒューズを溶断することにより、不良メ
モリセルへの電源供給を完全にしゃ断する方法が考えら
れるが、この場合、多数のヒューズを搭載する工程およ
びヒューズの溶断工程を必要として好ましくない。
発明の目的 本発明の目的は、上述の従来形の問題点に鑑み、ビット
線対と電源との間の負荷に与えるクロックを少なくとも
非選択状態（スタンバイ状態）のみローにして負荷に流
れる電流をしゃ断することにより、不良メモリセルを含
む全メモリセルに対してビット線負荷電流を低減し、こ
れにより、不良メモリセルがＤＣ不良であってもこれに
寄因する電源電流を抑制して実質的にＣＤ不良を解消す
ることにある。
線対と電源との間の負荷に与えるクロックを少なくとも
非選択状態（スタンバイ状態）のみローにして負荷に流
れる電流をしゃ断することにより、不良メモリセルを含
む全メモリセルに対してビット線負荷電流を低減し、こ
れにより、不良メモリセルがＤＣ不良であってもこれに
寄因する電源電流を抑制して実質的にＣＤ不良を解消す
ることにある。
発明の構成 上述の目的を達成するために本発明によれば、複数のワ
ード線と複数のビット線対との各交差点に設けられた正
規のスタティック型メモリセル、前記複数のワード線と
少なくとも１つの付加ビット線対との各交差点に設けら
れ前記正規のスタティック型メモリセルに不良メモリセ
ルが発生した場合に置換し得る冗長メモリセル、前記ワ
ード線を選択するワード線選択手段、前記ビット線対を
選択するビット線選択手段、前記各ビット線対と電源と
の間及び前記付加ビット線対と電源との間にそれぞれ接
続された複数の負荷トランジスタ、チップ非選択期間中
は全ての該負荷トランジスタをオフさせて該電源かなな
前記ビット線対及び前記付加ビット線対への電流供給を
遮断し、チップ選択期間にのみ前記負荷トランジスタを
オンさせる手段を具備することを特徴とする半導体記憶
装置が提供される。
ード線と複数のビット線対との各交差点に設けられた正
規のスタティック型メモリセル、前記複数のワード線と
少なくとも１つの付加ビット線対との各交差点に設けら
れ前記正規のスタティック型メモリセルに不良メモリセ
ルが発生した場合に置換し得る冗長メモリセル、前記ワ
ード線を選択するワード線選択手段、前記ビット線対を
選択するビット線選択手段、前記各ビット線対と電源と
の間及び前記付加ビット線対と電源との間にそれぞれ接
続された複数の負荷トランジスタ、チップ非選択期間中
は全ての該負荷トランジスタをオフさせて該電源かなな
前記ビット線対及び前記付加ビット線対への電流供給を
遮断し、チップ選択期間にのみ前記負荷トランジスタを
オンさせる手段を具備することを特徴とする半導体記憶
装置が提供される。
また、複数のワード線と複数のビット線対との各交差点
に設けられた正規のスタティック型メモリセル、前記複
数のワード線と少なくとも１つの付加ビット線対との各
交差点に設けられ前記正規のスタティック型メモリセル
に不良メモリセルが発生した場合に置換し得る冗長メモ
リセル、前記ワード線を選択するワード線選択手段、前
記ビット線対を選択するビット線選択手段、前記各ビッ
ト線対と電源との間及び前記付加ビット線対と電源との
間にそれぞれ接続された複数の負荷トランジスタ、チッ
プ非選択期間中は全ての該負荷トランジスタをオフさせ
て該電源から前記ビット線対及び前記付加ビット線対へ
の電流供給を遮断し、チップ選択期間中にのみ前記ワー
ド線選択手段のワード線選択信号の変化を検出して一定
時間のみ前記負荷トランジスタをオンさせる手段を具備
することを特徴とする半導体記憶装置が提供される。
に設けられた正規のスタティック型メモリセル、前記複
数のワード線と少なくとも１つの付加ビット線対との各
交差点に設けられ前記正規のスタティック型メモリセル
に不良メモリセルが発生した場合に置換し得る冗長メモ
リセル、前記ワード線を選択するワード線選択手段、前
記ビット線対を選択するビット線選択手段、前記各ビッ
ト線対と電源との間及び前記付加ビット線対と電源との
間にそれぞれ接続された複数の負荷トランジスタ、チッ
プ非選択期間中は全ての該負荷トランジスタをオフさせ
て該電源から前記ビット線対及び前記付加ビット線対へ
の電流供給を遮断し、チップ選択期間中にのみ前記ワー
ド線選択手段のワード線選択信号の変化を検出して一定
時間のみ前記負荷トランジスタをオンさせる手段を具備
することを特徴とする半導体記憶装置が提供される。
発明の実施例 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明に係るスタティック型半導体記憶装置の
一実施例を示す回路図である。第１図において、正規の
スタティック型メモリセルCij（ｉ，ｊ＝０，１，…，
ｎ−１）がｎ行ｎ列のマトリクス状に配列され、各メモ
リセルは１つのワード線、１つのホールド線、および１
対のビット線に接続されている。たとえば、メモリセル
C00はワード線Ｗ０、ホールド線Ｈ０およびビット線B
L0，▲▼０に接続されている。そして、列方向には
さらに１列のメモリセルC0R，C1R，…，Cn-1,Rが配列さ
れている。これらのメモリセルC0R，C1R，…，Cn-1,Rは
メモリセルとして作用する。
一実施例を示す回路図である。第１図において、正規の
スタティック型メモリセルCij（ｉ，ｊ＝０，１，…，
ｎ−１）がｎ行ｎ列のマトリクス状に配列され、各メモ
リセルは１つのワード線、１つのホールド線、および１
対のビット線に接続されている。たとえば、メモリセル
C00はワード線Ｗ０、ホールド線Ｈ０およびビット線B
L0，▲▼０に接続されている。そして、列方向には
さらに１列のメモリセルC0R，C1R，…，Cn-1,Rが配列さ
れている。これらのメモリセルC0R，C1R，…，Cn-1,Rは
メモリセルとして作用する。
各ワード線Ｗ０，Ｗ１，…，Wn-1はローデコーダＲＤに
よって選択される。すなわち、図示しないロードアドレ
スバッファからローアドレス信号Ａ０，０，Ａ１，
１，…，Al-1，ｌ−１を受けてローデコーダＲＤはそ
の出力Ｘ０，Ｘ１，…，Xn-1（ｎ＝2l）の１つをハイに
して１つのワード線を選択する。他方、ホールド線
Ｈ０，Ｈ１，…，Hn-1は１つの電源としての接地に接続
され、ビット線Ｂ０，０，Ｂ１，１，…，Bn-1，B
n-1，ＢＲ，Ｒは負荷トランジスタＱＬを介して他の
電源としての電源Vccに接続されている。
よって選択される。すなわち、図示しないロードアドレ
スバッファからローアドレス信号Ａ０，０，Ａ１，
１，…，Al-1，ｌ−１を受けてローデコーダＲＤはそ
の出力Ｘ０，Ｘ１，…，Xn-1（ｎ＝2l）の１つをハイに
して１つのワード線を選択する。他方、ホールド線
Ｈ０，Ｈ１，…，Hn-1は１つの電源としての接地に接続
され、ビット線Ｂ０，０，Ｂ１，１，…，Bn-1，B
n-1，ＢＲ，Ｒは負荷トランジスタＱＬを介して他の
電源としての電源Vccに接続されている。
CD1はコラムデコーダ、CD2は冗長メモリセルを選択する
ためのデコーダである。デコーダCD2は抵抗Ｒ、ヒュー
ズＦＸ，Ｆ０，０，Ｆ１，１，…，Fn-1，n-1，
トランジスタQX0，QX1，…，QX,n-1より構成される。な
お、ＳＡはセンスアンプ、ＯＢは出力バッファ、Dontは
出力データ、Ａ０′，０′，Ａ１′，１，…，
Al-1′，ｌｎ−１′はコラムアドレス信号である。
ためのデコーダである。デコーダCD2は抵抗Ｒ、ヒュー
ズＦＸ，Ｆ０，０，Ｆ１，１，…，Fn-1，n-1，
トランジスタQX0，QX1，…，QX,n-1より構成される。な
お、ＳＡはセンスアンプ、ＯＢは出力バッファ、Dontは
出力データ、Ａ０′，０′，Ａ１′，１，…，
Al-1′，ｌｎ−１′はコラムアドレス信号である。
第１図の装置の試験前にあっては、デコーダCD2のヒュ
ーズはすべて接続状態にある。従って、トランジスタQ
X0，QX1，…，QX,n-1のゲート電位はローレベルにあっ
て、これらのトランジスタはオフ状態にある。この状態
で正規のメモリセルCij（ｉ，ｊ＝０，１，…，ｎ−
１）が試験されることになる。この結果、メモリセルC
00が不良と判別されると、ヒューズＦＸを溶断してトラ
ンジスタQX1，QX1，…，QXn-1をオン状態すると共にヒ
ューズＦ０，Ｆ１′…，Ｆｎ−１′を溶断する。これに
より、コラムデコーダCD1がコラム選択信号Ｙ０を送出
してメモリセルC00を選択しようとすると、不良メモリ
セルC00の代りに溶断されないヒューズＦ０′を介して
冗長メモリセルC0Rが選択されることになる。なお、不
良メモリセルが検出されないときには、すべてのヒュー
ズは溶断されずに接続状態のまま残される。このように
して、不良メモリセルの代りに冗長メモリセルの選択が
可能となる。
ーズはすべて接続状態にある。従って、トランジスタQ
X0，QX1，…，QX,n-1のゲート電位はローレベルにあっ
て、これらのトランジスタはオフ状態にある。この状態
で正規のメモリセルCij（ｉ，ｊ＝０，１，…，ｎ−
１）が試験されることになる。この結果、メモリセルC
00が不良と判別されると、ヒューズＦＸを溶断してトラ
ンジスタQX1，QX1，…，QXn-1をオン状態すると共にヒ
ューズＦ０，Ｆ１′…，Ｆｎ−１′を溶断する。これに
より、コラムデコーダCD1がコラム選択信号Ｙ０を送出
してメモリセルC00を選択しようとすると、不良メモリ
セルC00の代りに溶断されないヒューズＦ０′を介して
冗長メモリセルC0Rが選択されることになる。なお、不
良メモリセルが検出されないときには、すべてのヒュー
ズは溶断されずに接続状態のまま残される。このように
して、不良メモリセルの代りに冗長メモリセルの選択が
可能となる。
しかしながら、第１図の装置においては、不良メモリセ
ルの内部に直流（ＤＣ）不良が発生した場合には、その
不良自体は解消されないという問題点がある。たとえ
ば、第２図に示すように、メモリセルC00は抵抗Ｒ１，
Ｒ２、ドライバトランジスタＱ３，Ｑ２，トランスファ
トランジスタＱ３，Ｑ４より構成される。従って、ビッ
ト線Ｂ０もしくは０がホールド線Ｈ０に短絡されると
いうＤＣ不良が発生した場合には、たとえメモリセルC
00の代りに冗長メモリセルC0Rを選択しても、電源Vccか
ら負荷トランジスタＱＬ、短絡箇所を介してホールド線
Ｈ０に電流が流れてＤＣ不良自体は改善されない。
ルの内部に直流（ＤＣ）不良が発生した場合には、その
不良自体は解消されないという問題点がある。たとえ
ば、第２図に示すように、メモリセルC00は抵抗Ｒ１，
Ｒ２、ドライバトランジスタＱ３，Ｑ２，トランスファ
トランジスタＱ３，Ｑ４より構成される。従って、ビッ
ト線Ｂ０もしくは０がホールド線Ｈ０に短絡されると
いうＤＣ不良が発生した場合には、たとえメモリセルC
00の代りに冗長メモリセルC0Rを選択しても、電源Vccか
ら負荷トランジスタＱＬ、短絡箇所を介してホールド線
Ｈ０に電流が流れてＤＣ不良自体は改善されない。
本発明においては、負荷トランジスタＱＬのゲート電圧
として作用するクロックφを少なくとも非選択状態にあ
ってはローレベルとし、これにより、その間は電源Vcc
からメモリセルへは電流は供給されないようにしてい
る。
として作用するクロックφを少なくとも非選択状態にあ
ってはローレベルとし、これにより、その間は電源Vcc
からメモリセルへは電流は供給されないようにしてい
る。
第３図(A)，(B)は第１図のクロックφの発生を説明する
ためのタイミング図である。すなわち、第３図(B)に示
すクロックφは第３図(A)に示すチップセレクト信号▲
▼の反転信号として得られ、これはインバータによ
って容易に得ることができる。これにより、前記のよう
なＤＣ不良が発生しても、φがローレベル即ち装置が非
選択状態にある場合はビット線負荷トランジスタＱＬが
オフであるためにＤＣ不良による短絡電流が流れること
はない。なお、クロックφがハイレベルのときに不良箇
所を流れる電流は選択状態においては半導体装置の全体
の消費電流に比べると小さい範囲におさまり、従って問
題になることはない。
ためのタイミング図である。すなわち、第３図(B)に示
すクロックφは第３図(A)に示すチップセレクト信号▲
▼の反転信号として得られ、これはインバータによ
って容易に得ることができる。これにより、前記のよう
なＤＣ不良が発生しても、φがローレベル即ち装置が非
選択状態にある場合はビット線負荷トランジスタＱＬが
オフであるためにＤＣ不良による短絡電流が流れること
はない。なお、クロックφがハイレベルのときに不良箇
所を流れる電流は選択状態においては半導体装置の全体
の消費電流に比べると小さい範囲におさまり、従って問
題になることはない。
第４図(A)，(B)，(C)もまた第１図のクロックφの発生
を説明するためのタイミング図であって、第４図(C)に
示すクロックφは第４図(A)に示すチップセレクト信号
▲▼の変化後および第４図(B)に示すローアドレス
信号Ａ０，Ａ１，…，Al-1の１つADDの変化後のみ一定
時間ハイレベルとなる。従って、第３図(B)のクロック
φに比べて電源Vccから前述の不良箇所に流れる電流は
さらに少なくなる。なお、ローアドレス信号Ａ０，
Ａ１，…，Al-1の変化後に負荷トランジスタＱＬをオン
にして電源電流をビット線に供給するのは、前回読出し
時データの逆データを同一ビット線対における他のメモ
リセルから読出す際には該ビット線対をプリチャージ
（スタンバイ）状態にする必要があるからである。
を説明するためのタイミング図であって、第４図(C)に
示すクロックφは第４図(A)に示すチップセレクト信号
▲▼の変化後および第４図(B)に示すローアドレス
信号Ａ０，Ａ１，…，Al-1の１つADDの変化後のみ一定
時間ハイレベルとなる。従って、第３図(B)のクロック
φに比べて電源Vccから前述の不良箇所に流れる電流は
さらに少なくなる。なお、ローアドレス信号Ａ０，
Ａ１，…，Al-1の変化後に負荷トランジスタＱＬをオン
にして電源電流をビット線に供給するのは、前回読出し
時データの逆データを同一ビット線対における他のメモ
リセルから読出す際には該ビット線対をプリチャージ
（スタンバイ）状態にする必要があるからである。
第４図に示すクロックφは第５図のパルス発生回路ＰＧ
によって発生させることができる。すなわち、第５図に
おいて、パルス発生回路ＰＧは各ローアドレス信号
Ａ０，Ａ１，…，Al-1およびチップセレクト信号▲
▼に対してクロックパルス発生回路PG0，PG1，…，PG
l-1，PGlを有している。従って、信号Ａ０，Ａ１，…，
Al-1、信号▲▼のいずれか１つが変化すると、たと
えば、信号Ａ０が変化すると、クロックパルス発生回路
PG0がオア回路ＯＲを介してクロックφを発生すること
になる。つまり、第１図の装置が非選択状態→選択状態
にあるいはその逆に変化したとき、もしくは選択される
メモリセルの行が変化したときには、クロック発生回路
ＰＧはクロックφを発生する。
によって発生させることができる。すなわち、第５図に
おいて、パルス発生回路ＰＧは各ローアドレス信号
Ａ０，Ａ１，…，Al-1およびチップセレクト信号▲
▼に対してクロックパルス発生回路PG0，PG1，…，PG
l-1，PGlを有している。従って、信号Ａ０，Ａ１，…，
Al-1、信号▲▼のいずれか１つが変化すると、たと
えば、信号Ａ０が変化すると、クロックパルス発生回路
PG0がオア回路ＯＲを介してクロックφを発生すること
になる。つまり、第１図の装置が非選択状態→選択状態
にあるいはその逆に変化したとき、もしくは選択される
メモリセルの行が変化したときには、クロック発生回路
ＰＧはクロックφを発生する。
第６図は第５図のクロック発生回路ＰＧ内の１つのクロ
ックパルス発生回路PGiの詳細な論理回路図である。第
６図において、Ｇ１〜Ｇ４はナンドゲート、Ｇ５，Ｇ６
はノアゲート、Ｇ７はオアゲート、Ｃ１，Ｃ２はキャパ
シタである。第７図(1)〜(8)を参照して動作を説明する
と、アドレス信号Ai（ノードａ）が、第７図(1)に示す
ように、“１”，“０”と変化すると、ナンドゲートＧ
１の出力ｂは第７図(2)に示すごとくなり、ナンドゲー
トＧ２の出力ｄは第７図(4)に示すようにキャパシタＣ
０による若干遅延された反転信号となる。この結果、ノ
アゲートＧ５の出力ｆは、第７図(5)に示すように、ア
ドレス信号Aiの立上り時に発生するパルスとなる。ナン
ドゲートＧ３，Ｇ４、キャパシタＣ２、ノアゲートＧ６
の系統も同様であるが、ナンドゲートＧ６の出力ｇは、
第７図(7)に示すように、アドレス信号Aiの立下り時に
発生するパルスとなる。従って、第７図(8)に示すよう
に、信号ｆ，ｇの結合であるオアゲートＧ７の出力CPi
は信号Ａ０，Ａ１，…，Al-1もしくは信号▲▼の変
化時に発生するクロック信号となる。
ックパルス発生回路PGiの詳細な論理回路図である。第
６図において、Ｇ１〜Ｇ４はナンドゲート、Ｇ５，Ｇ６
はノアゲート、Ｇ７はオアゲート、Ｃ１，Ｃ２はキャパ
シタである。第７図(1)〜(8)を参照して動作を説明する
と、アドレス信号Ai（ノードａ）が、第７図(1)に示す
ように、“１”，“０”と変化すると、ナンドゲートＧ
１の出力ｂは第７図(2)に示すごとくなり、ナンドゲー
トＧ２の出力ｄは第７図(4)に示すようにキャパシタＣ
０による若干遅延された反転信号となる。この結果、ノ
アゲートＧ５の出力ｆは、第７図(5)に示すように、ア
ドレス信号Aiの立上り時に発生するパルスとなる。ナン
ドゲートＧ３，Ｇ４、キャパシタＣ２、ノアゲートＧ６
の系統も同様であるが、ナンドゲートＧ６の出力ｇは、
第７図(7)に示すように、アドレス信号Aiの立下り時に
発生するパルスとなる。従って、第７図(8)に示すよう
に、信号ｆ，ｇの結合であるオアゲートＧ７の出力CPi
は信号Ａ０，Ａ１，…，Al-1もしくは信号▲▼の変
化時に発生するクロック信号となる。
なお、上述の実施例においては、スタティックMOS記憶
装置について説明したが、他の記憶装置たとえばスタテ
ィックバイポーラトランジスタ記憶装置についても同様
である。
装置について説明したが、他の記憶装置たとえばスタテ
ィックバイポーラトランジスタ記憶装置についても同様
である。
発明の効果 以上説明したように本発明によれば、ビット線負荷電流
は低減されるので、不良メモリセルがたとえＤＣ不良で
あってもその不良メモリセルに流れる電源電流を低減で
き、従って、実質的にＣＤ不良を解消できる。
は低減されるので、不良メモリセルがたとえＤＣ不良で
あってもその不良メモリセルに流れる電源電流を低減で
き、従って、実質的にＣＤ不良を解消できる。
第１図は本発明に係るスタティック半導体記憶装置の一
実施例を示す回路図、第２図は第１図のメモリセルの回
路図、第３図(A)，(B)は第１図のクロックφの発生を説
明するためのタイミング図、第４図(A)〜(C)も第１図の
クロックφの発生を説明するためのタイミング図、第５
図は第４図(C)のクロックφを発生するためのクロック
発生回路の回路図、第６図は第５図のクロックパルス発
生回路の回路図、第７図(1)〜(8)は第６図の回路内に現
われる信号のタイミング図である。 Ｗ０，Ｗ１，…，Wn-1：ワード線 Ｂ０，０，Ｂ１，１，…，Bn-1，n-1：ビット線
実施例を示す回路図、第２図は第１図のメモリセルの回
路図、第３図(A)，(B)は第１図のクロックφの発生を説
明するためのタイミング図、第４図(A)〜(C)も第１図の
クロックφの発生を説明するためのタイミング図、第５
図は第４図(C)のクロックφを発生するためのクロック
発生回路の回路図、第６図は第５図のクロックパルス発
生回路の回路図、第７図(1)〜(8)は第６図の回路内に現
われる信号のタイミング図である。 Ｗ０，Ｗ１，…，Wn-1：ワード線 Ｂ０，０，Ｂ１，１，…，Bn-1，n-1：ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 隆彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭56−107387（ＪＰ，Ａ) 特開 昭53−14526（ＪＰ，Ａ) 特開 昭58−9285（ＪＰ，Ａ) 特開 昭55−132589（ＪＰ，Ａ) 実開 昭58−7300（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数のワード線と複数のビット線対との各
交差点に設けられた正規のスタティック型メモリセル、
前記複数のワード線と少なくとも１つの付加ビット線対
との各交差点に設けられ前記正規のスタティック型メモ
リセルに不良メモリセルが発生した場合に置換し得る冗
長メモリセル、前記ワード線を選択するワード線選択手
段、前記ビット線対を選択するビット線選択手段、前記
各ビット線対と電源との間及び前記付加ビット線対と電
源との間にそれぞれ接続された複数の負荷トランジス
タ、チップ非選択期間中は全ての該負荷トランジスタを
オフさせて該電源から前記ビット線対及び前記付加ビッ
ト線対への電流供給を遮断し、チップ選択期間にのみ前
記負荷トランジスタをオンさせる手段を具備することを
特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050347A JPH0652639B2 (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
| US06/593,771 US4587639A (en) | 1983-03-28 | 1984-03-27 | Static semiconductor memory device incorporating redundancy memory cells |
| DE8484302044T DE3485188D1 (de) | 1983-03-28 | 1984-03-27 | Statisches halbleiterspeichergeraet mit eingebauten redundanzspeicherzellen. |
| EP19840302044 EP0121394B1 (en) | 1983-03-28 | 1984-03-27 | Static semiconductor memory device incorporating redundancy memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050347A JPH0652639B2 (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177797A JPS59177797A (ja) | 1984-10-08 |
| JPH0652639B2 true JPH0652639B2 (ja) | 1994-07-06 |
Family
ID=12856377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050347A Expired - Lifetime JPH0652639B2 (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652639B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007198183A (ja) * | 2006-01-24 | 2007-08-09 | Chugoku Electric Power Co Inc:The | 粉体搬送通風機 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856194B2 (ja) * | 1980-01-31 | 1983-12-13 | 株式会社東芝 | 半導体記憶装置 |
| JPS587300U (ja) * | 1981-07-03 | 1983-01-18 | 株式会社日立製作所 | 半導体集積回路 |
-
1983
- 1983-03-28 JP JP58050347A patent/JPH0652639B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177797A (ja) | 1984-10-08 |
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