JPH0652677A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
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- JPH0652677A JPH0652677A JP4201659A JP20165992A JPH0652677A JP H0652677 A JPH0652677 A JP H0652677A JP 4201659 A JP4201659 A JP 4201659A JP 20165992 A JP20165992 A JP 20165992A JP H0652677 A JPH0652677 A JP H0652677A
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- 230000015654 memory Effects 0.000 title claims abstract description 80
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 6
- 241001649081 Dina Species 0.000 description 2
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- 230000000630 rising effect Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】外部からの読み取り間隔を縮め、ＦＩＦＯメモ
リ全体の高速化を計ること。 【構成】同一の段数かつ同一のビット数である複数個の
ＦＩＦＯメモリ回路と、入力されるデータをこれらのＦ
ＩＦＯメモリ回路に順に振り分ける入力切り換え回路３
と、複数個のＦＩＦＯメモリからのデータを順に切り換
えて出力する出力切り換え回路４と、切り換えタイミン
グ生成回路５０，５１とから構成される。特定のＦＩＦ
Ｏメモリ回路からデータが読み出される間に、他のＦＩ
ＦＯメモリ回路でデータ伝搬を行い、常にいずれかのＦ
ＩＦＯメモリ回路の最終段にデータを準備することによ
り、外部からの読み取り間隔を縮め、ＦＩＦＯメモリ全
体の高速化を計る。
リ全体の高速化を計ること。 【構成】同一の段数かつ同一のビット数である複数個の
ＦＩＦＯメモリ回路と、入力されるデータをこれらのＦ
ＩＦＯメモリ回路に順に振り分ける入力切り換え回路３
と、複数個のＦＩＦＯメモリからのデータを順に切り換
えて出力する出力切り換え回路４と、切り換えタイミン
グ生成回路５０，５１とから構成される。特定のＦＩＦ
Ｏメモリ回路からデータが読み出される間に、他のＦＩ
ＦＯメモリ回路でデータ伝搬を行い、常にいずれかのＦ
ＩＦＯメモリ回路の最終段にデータを準備することによ
り、外部からの読み取り間隔を縮め、ＦＩＦＯメモリ全
体の高速化を計る。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯメモリに関す
る。
る。
【０００２】
【従来の技術】データの入出力動作において、データを
取り込んだ順に出力する方式のバッファメモリをＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリと
いう。このＦＩＦＯメモリは、主にデジタル電子回路に
用いられ、非同期で動作する装置間のデータ転送での動
作タイミングのずれを調整する働きを持つ。
取り込んだ順に出力する方式のバッファメモリをＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリと
いう。このＦＩＦＯメモリは、主にデジタル電子回路に
用いられ、非同期で動作する装置間のデータ転送での動
作タイミングのずれを調整する働きを持つ。
【０００３】従来のＦＩＦＯメモリの例としては、シフ
ト・レジスタ方式のＦＩＦＯメモリの概略ブロック図、
を図７に示す。図７において、シフト・レジスタ方式の
ＦＩＦＯメモリは、１つのＦＩＦＯメモリ回路から成
り、８ビット×ｎ段の場合の詳細ブロック図を、図８に
示す。
ト・レジスタ方式のＦＩＦＯメモリの概略ブロック図、
を図７に示す。図７において、シフト・レジスタ方式の
ＦＩＦＯメモリは、１つのＦＩＦＯメモリ回路から成
り、８ビット×ｎ段の場合の詳細ブロック図を、図８に
示す。
【０００４】図７のＦＩＦＯメモリは、ＩＳＲ（インジ
ケーション・シフトレジスタ）部１と、ＤＳＲ（データ
・シフト・レジスタ）部２とを有し、データＤＩ０，Ｄ
０〜Ｄ７が入力され、データ出力信号ＤＩ（ｎ＋１），
Ｄ（ｎ＋１）０〜Ｄ（ｎ＋１）７が出力され、クリア信
号ＣＬＲ（ｎ＋１）〜ＣＬＲ０も入力される。図７のＩ
ＳＲ部１は、図８に示すように、ｎ段のＩＳＲ回路１３
からなり、図７のＤＳＲ部２は、図８に示すようにｎ段
のＤＳＲ回路２３からなり、各段のＤＳＲ回路２３デー
タ入力信号ＤＯ０〜ＤＯ７に応じて、８個のレジスタか
らなる。
ケーション・シフトレジスタ）部１と、ＤＳＲ（データ
・シフト・レジスタ）部２とを有し、データＤＩ０，Ｄ
０〜Ｄ７が入力され、データ出力信号ＤＩ（ｎ＋１），
Ｄ（ｎ＋１）０〜Ｄ（ｎ＋１）７が出力され、クリア信
号ＣＬＲ（ｎ＋１）〜ＣＬＲ０も入力される。図７のＩ
ＳＲ部１は、図８に示すように、ｎ段のＩＳＲ回路１３
からなり、図７のＤＳＲ部２は、図８に示すようにｎ段
のＤＳＲ回路２３からなり、各段のＤＳＲ回路２３デー
タ入力信号ＤＯ０〜ＤＯ７に応じて、８個のレジスタか
らなる。
【０００５】図７，図８において、シフト・レジスタ方
式のＦＩＦＯメモリ回路は、１ビット×ｎ段のインジケ
ーション・シフトレジスタ（以下、ＩＳＲと略す）部１
と、８ビット×ｎ段のデータ・シフト・レジスタ（以
下、ＤＳＲと略す）部２とで構成されている。各段のＩ
ＳＲ回路１３は、同じ段のＤＳＲ回路２３へラッチすべ
きデータが到着したか否かの情報を管理するためにあ
る。ＤＳＲ回路２３は、ＩＳＲ回路１３の管理の下に、
ＦＩＦＯメモリ回路に到着したデータをラッチするため
のレジスタである。
式のＦＩＦＯメモリ回路は、１ビット×ｎ段のインジケ
ーション・シフトレジスタ（以下、ＩＳＲと略す）部１
と、８ビット×ｎ段のデータ・シフト・レジスタ（以
下、ＤＳＲと略す）部２とで構成されている。各段のＩ
ＳＲ回路１３は、同じ段のＤＳＲ回路２３へラッチすべ
きデータが到着したか否かの情報を管理するためにあ
る。ＤＳＲ回路２３は、ＩＳＲ回路１３の管理の下に、
ＦＩＦＯメモリ回路に到着したデータをラッチするため
のレジスタである。
【０００６】図９にｎ段目のＩＳＲ回路の論理構成を、
図１０にその動作タイミングを示す。これら図７乃至図
１０を基に、非同期型ＦＩＦＯメモリの動作を説明す
る。
図１０にその動作タイミングを示す。これら図７乃至図
１０を基に、非同期型ＦＩＦＯメモリの動作を説明す
る。
【０００７】図９において、本シフト・レジスタ方式の
ＦＩＦＯメモリ回路のインジケーション・シフトレジス
タの論理構成は、クリア付きラッチ回路１０１と、Ｓ−
Ｒフリップ・フロップ１０２と、２入力ＡＮＤゲート１
０３と、３入力ＡＮＤゲート１０４とからなる。
ＦＩＦＯメモリ回路のインジケーション・シフトレジス
タの論理構成は、クリア付きラッチ回路１０１と、Ｓ−
Ｒフリップ・フロップ１０２と、２入力ＡＮＤゲート１
０３と、３入力ＡＮＤゲート１０４とからなる。
【０００８】図１０において、本シフト・レジスタ方式
のＦＩＦＯメモリ回路の各部の信号波形（図７乃至図１
０において、同一部分の信号は同一のアルファベットで
示す）が示されている。図中の矢印は、信号の流れの因
果関係を示している。
のＦＩＦＯメモリ回路の各部の信号波形（図７乃至図１
０において、同一部分の信号は同一のアルファベットで
示す）が示されている。図中の矢印は、信号の流れの因
果関係を示している。
【０００９】図７乃至図１０において、データＦＩＦＯ
メモリ回路に格納する動作開始時には、各段のＤＩ信号
およびＣＬＲ信号を“０”にクリアする。この状態で、
ｎ段目にデータが到着すると、すなわちＤＩｎ信号が
“１”となると、ＣＬＲ（ｎ＋）信号とＤＩ（ｎ＋１）
信号のいずれも“０”なので、ＳＴＢｎ信号がアクティ
ブとなり、ｎ段目のＤＳＲ回路２３へ到着している８ビ
ット・データＤｎ０〜Ｄｎ７をＤＳＲ回路２３にラッチ
する。次に、ｎ＋１段目へのデータ転送準備と、ｎ段目
におけるラッチ完了をｎ−１段目に知らせる動作に移
る。すなわち、ＳＴＢｎ信号の立ち上がりによってＤＩ
（ｎ＋１）信号をアクティブにして、ｎ＋１段目にラッ
チすべきデータが到着していることを知らせる。また、
ＳＴＢｎ信号の降下でＣＬＲｎ信号をアクティブとして
ＤＩｎ信号が“０”になることにより、ｎ段目へのデー
タの格納の完了と、ｎ−１段目への新たなデータの格納
が可能であることを、ｎ−１段目のＩＳＲ回路１３へ知
らせる。以上の動作を繰り返し、初段に到着したデータ
が、将棋倒しに後段へ転送されていく。このように、デ
ータがＦＩＦＯメモリ回路内を１段伝搬するには、次の
（１），（２），（３）の動作が必要となる。
メモリ回路に格納する動作開始時には、各段のＤＩ信号
およびＣＬＲ信号を“０”にクリアする。この状態で、
ｎ段目にデータが到着すると、すなわちＤＩｎ信号が
“１”となると、ＣＬＲ（ｎ＋）信号とＤＩ（ｎ＋１）
信号のいずれも“０”なので、ＳＴＢｎ信号がアクティ
ブとなり、ｎ段目のＤＳＲ回路２３へ到着している８ビ
ット・データＤｎ０〜Ｄｎ７をＤＳＲ回路２３にラッチ
する。次に、ｎ＋１段目へのデータ転送準備と、ｎ段目
におけるラッチ完了をｎ−１段目に知らせる動作に移
る。すなわち、ＳＴＢｎ信号の立ち上がりによってＤＩ
（ｎ＋１）信号をアクティブにして、ｎ＋１段目にラッ
チすべきデータが到着していることを知らせる。また、
ＳＴＢｎ信号の降下でＣＬＲｎ信号をアクティブとして
ＤＩｎ信号が“０”になることにより、ｎ段目へのデー
タの格納の完了と、ｎ−１段目への新たなデータの格納
が可能であることを、ｎ−１段目のＩＳＲ回路１３へ知
らせる。以上の動作を繰り返し、初段に到着したデータ
が、将棋倒しに後段へ転送されていく。このように、デ
ータがＦＩＦＯメモリ回路内を１段伝搬するには、次の
（１），（２），（３）の動作が必要となる。
【００１０】（１）前段からのデータの取り込み。
【００１１】（２）次段へのデータの出力。
【００１２】（３）前段のＩＳＲ回路クリア。
【００１３】次に、８ビット×ｎ段のＦＩＦＯメモリ回
路内のデータ伝搬を具体的に説明する。まず、０段目に
１バイトのデータが到着すると、前述の動作をｎ段分行
い、ｎ段目のＤＳＲ回路２３へデータをラッチし、ＤＩ
（ｎ＋１）信号をアクティブにする。この時、ＣＬＲ
（ｎ＋１）信号がアクティブでなければ、このデータは
ｎ段目のＤＳＲ回路２３に保持される。ＣＬＲ（ｎ＋
１）信号がアクティブであると、ｎ段目のラッチから、
すなわちこのＦＩＦＯメモリ回路からデータを引き取る
ことを意味する。よって、ＣＬＲ（ｎ＋１）信号は、こ
のＦＩＦＯメモリ回路に対する読み取り信号（ＲＤ信
号）と言い替えることもできる。
路内のデータ伝搬を具体的に説明する。まず、０段目に
１バイトのデータが到着すると、前述の動作をｎ段分行
い、ｎ段目のＤＳＲ回路２３へデータをラッチし、ＤＩ
（ｎ＋１）信号をアクティブにする。この時、ＣＬＲ
（ｎ＋１）信号がアクティブでなければ、このデータは
ｎ段目のＤＳＲ回路２３に保持される。ＣＬＲ（ｎ＋
１）信号がアクティブであると、ｎ段目のラッチから、
すなわちこのＦＩＦＯメモリ回路からデータを引き取る
ことを意味する。よって、ＣＬＲ（ｎ＋１）信号は、こ
のＦＩＦＯメモリ回路に対する読み取り信号（ＲＤ信
号）と言い替えることもできる。
【００１４】ＦＩＦＯメモリに対する外部からの読み取
り動作間隔が、ＦＩＦＯメモリ回路内でデータが１段分
伝搬するよりも短い場合、最終段からの読み取り間隔
は、ＦＩＦＯメモリ回路の１段分のデータ伝搬時間に制
限される。
り動作間隔が、ＦＩＦＯメモリ回路内でデータが１段分
伝搬するよりも短い場合、最終段からの読み取り間隔
は、ＦＩＦＯメモリ回路の１段分のデータ伝搬時間に制
限される。
【００１５】
【発明が解決しようとする課題】このように、従来のＦ
ＩＦＯメモリでは、外部からの読み取り間隔を１段分の
データ伝搬時間よりも小さくすることは不可能であり、
また、１段分のデータ伝搬時間を縮めることは、回路の
構成上難しく、このデータ伝搬時間がＦＩＦＯメモリの
高速化の制限となっていた。
ＩＦＯメモリでは、外部からの読み取り間隔を１段分の
データ伝搬時間よりも小さくすることは不可能であり、
また、１段分のデータ伝搬時間を縮めることは、回路の
構成上難しく、このデータ伝搬時間がＦＩＦＯメモリの
高速化の制限となっていた。
【００１６】本発明の目的は、前記欠点を解決して、外
部からの読み取り間隔を縮め、ＦＩＦＯメモリ全体の高
速化を計ったＦＩＦＯメモリを提供することにある。
部からの読み取り間隔を縮め、ＦＩＦＯメモリ全体の高
速化を計ったＦＩＦＯメモリを提供することにある。
【００１７】
【課題を解決するための手段】本発明のＦＩＦＯメモリ
の構成は、同一の段数かつ同一のビット数である複数個
のＦＩＦＯメモリ回路と、入力されるデータを前記複数
個のＦＩＦＯメモリ回路に、順に振り分ける入力切り換
え回路と、ＦＩＦＯメモリ回路へのデータ入力完了によ
って切り換えタイミング信号を生成する入力切り換えタ
イミング生成回路と、前記複数個のＦＩＦＯメモリ回路
からのデータを順に切り換えて出力する出力切り換え回
路と、ＦＩＦＯメモリ回路からのデータ出力完了によっ
て出力切り換えタイミング信号を生成する出力切り換え
タイミング生成回路とを備えることを特徴とする。
の構成は、同一の段数かつ同一のビット数である複数個
のＦＩＦＯメモリ回路と、入力されるデータを前記複数
個のＦＩＦＯメモリ回路に、順に振り分ける入力切り換
え回路と、ＦＩＦＯメモリ回路へのデータ入力完了によ
って切り換えタイミング信号を生成する入力切り換えタ
イミング生成回路と、前記複数個のＦＩＦＯメモリ回路
からのデータを順に切り換えて出力する出力切り換え回
路と、ＦＩＦＯメモリ回路からのデータ出力完了によっ
て出力切り換えタイミング信号を生成する出力切り換え
タイミング生成回路とを備えることを特徴とする。
【００１８】
【実施例】図１は、本発明の第１の実施例のＦＩＦＯメ
モリを示すブロック図である。図１において、本実施例
では、シフト・レジスタ方式で８ビット×ｎ段のＦＩＦ
Ｏメモリ回路の場合を想定している。本実施例の回路
は、ＩＳＲ部とＤＳＲ部から成るＦＩＦＯメモリ回路が
２本と、入力切り換え回路３と、出力切り換え回路４
と、切り換えタイミング信号を生成する切り換えタイミ
ング生成回路５０，５１とから構成される。
モリを示すブロック図である。図１において、本実施例
では、シフト・レジスタ方式で８ビット×ｎ段のＦＩＦ
Ｏメモリ回路の場合を想定している。本実施例の回路
は、ＩＳＲ部とＤＳＲ部から成るＦＩＦＯメモリ回路が
２本と、入力切り換え回路３と、出力切り換え回路４
と、切り換えタイミング信号を生成する切り換えタイミ
ング生成回路５０，５１とから構成される。
【００１９】図１中のＡ側ＩＳＲ部１０とＢ側ＩＳＲ部
１１は同一の構成で、かつ、図８，図９に示す従来のＦ
ＩＦＯメモリ回路のＩＳＲ部１と同じ回路構成であり、
同様の動作をする。また、Ａ側のＤＳＲ部２０とＢ側Ｄ
ＳＲ部２１も同一の回路構成で、かつ、図８の従来のＦ
ＩＦＯメモリ回路のＤＳＲ部２と同じ回路構成で、８ビ
ット×ｎ段のラッチ回路から成り、同様の動作をする。
１１は同一の構成で、かつ、図８，図９に示す従来のＦ
ＩＦＯメモリ回路のＩＳＲ部１と同じ回路構成であり、
同様の動作をする。また、Ａ側のＤＳＲ部２０とＢ側Ｄ
ＳＲ部２１も同一の回路構成で、かつ、図８の従来のＦ
ＩＦＯメモリ回路のＤＳＲ部２と同じ回路構成で、８ビ
ット×ｎ段のラッチ回路から成り、同様の動作をする。
【００２０】入力切り換え回路３の内部ブロック図を、
図２に示す。図２において、入力切り換え回路３は、デ
マルチプレクサ（ＤＭＲＸ）３３により、ＦＩＦＯメモ
リに入力される８ビットのデータＤ０〜Ｄ７をＡ側かＢ
側のＤＳＲ部すなわちＤＳＲ部２０かＤＳＲ部２１に振
り分ける。さらに、ＩＳＲ部１０とＩＳＲ部１１の制御
信号であるＤＩ０信号及びＣＬＲ０信号を切り換える機
能を持つ。入力されるＤＩ０信号をＤＩ０Ａ信号かＤＩ
０Ｂ信号に切り換えるのがデマルチプレクサ（ＤＭＰ
Ｘ）３１で、ＣＬＲ０Ａ信号とＦＬＲ０Ｂ信号からどち
らかを選び出し、外部にＣＬＲ０信号として出力するの
が、セレクタ（ＳＥＬ）３２である。
図２に示す。図２において、入力切り換え回路３は、デ
マルチプレクサ（ＤＭＲＸ）３３により、ＦＩＦＯメモ
リに入力される８ビットのデータＤ０〜Ｄ７をＡ側かＢ
側のＤＳＲ部すなわちＤＳＲ部２０かＤＳＲ部２１に振
り分ける。さらに、ＩＳＲ部１０とＩＳＲ部１１の制御
信号であるＤＩ０信号及びＣＬＲ０信号を切り換える機
能を持つ。入力されるＤＩ０信号をＤＩ０Ａ信号かＤＩ
０Ｂ信号に切り換えるのがデマルチプレクサ（ＤＭＰ
Ｘ）３１で、ＣＬＲ０Ａ信号とＦＬＲ０Ｂ信号からどち
らかを選び出し、外部にＣＬＲ０信号として出力するの
が、セレクタ（ＳＥＬ）３２である。
【００２１】この時、切り換えタイミング制御するの
が、切り換えタイミング生成回路５０で、その論理構成
を、図４に示す。図４において、本例では、Ｄ型フリッ
プ・フロップ５２によってＣＬＲ０Ａ信号またはＣＬＲ
０Ｂ信号の立ち上がりエッジで、短パルス信号が発生
し、この短パルスをＲ−Ｓフリップ・フロップ５４にセ
ット（Ｓ）入力または、リセット（Ｒ）入力に交互に入
力することにより、Ｒ−Ｓフリップ・フロップ５４の出
力（Ｑ）がトグルに変化する。ＣＬＲ０Ａ信号はインバ
ータ５３を介して、ＣＬＲ０Ｂ信号はインバータ５３を
介して、フリップ・フロップ５２に出力される。
が、切り換えタイミング生成回路５０で、その論理構成
を、図４に示す。図４において、本例では、Ｄ型フリッ
プ・フロップ５２によってＣＬＲ０Ａ信号またはＣＬＲ
０Ｂ信号の立ち上がりエッジで、短パルス信号が発生
し、この短パルスをＲ−Ｓフリップ・フロップ５４にセ
ット（Ｓ）入力または、リセット（Ｒ）入力に交互に入
力することにより、Ｒ−Ｓフリップ・フロップ５４の出
力（Ｑ）がトグルに変化する。ＣＬＲ０Ａ信号はインバ
ータ５３を介して、ＣＬＲ０Ｂ信号はインバータ５３を
介して、フリップ・フロップ５２に出力される。
【００２２】出力切り換え回路４の内部ブロック図を、
図３に示す。図３において、出力切り換え回路４は、セ
レクタ（ＳＥＬ）４３により、Ａ側のＤＳＲ部２０とＢ
側のＤＳＲ部２１からの８ビット・データＤ（ｎ＋１）
０〜Ｄ（ｎ＋１）７内、片方を選択する。さらに、ＩＳ
Ｒ部１０とＩＳＲ部１１の制御信号であるＤＩ（ｎ＋
１）信号及びＣＬＲ（ｎ＋１）信号を切り換える機能を
持つ。ＤＩ（ｎ＋１）Ａ信号とＤＩ（ｎ＋１）Ｂ信号か
らどちらかを選び、外部にＤＩ（ｎ＋１）信号として出
力するのがセレクタ（ＳＥＬ）４１で、入力されるＣＬ
Ｒ（ｎ＋１）信号をＣＬＲ（ｎ＋１）ＡかＣＬＲ（ｎ＋
１）Ｂに切り換えるのが、デマルチプレクサ（ＤＭＰ
Ｘ）４２である。この時、切り換えタイミングを制御す
るのが、図１の切り換えタイミング生成回路５１で、Ｃ
ＬＲ（ｎ＋１）Ａ信号とＣＬＲ（ｎ＋１）Ｂ信号の各立
ち下がりエッジで、出力がトグルに変化する。この出力
側の切り換えタイミング生成回路５１の論理構成、及び
動作は、入力側の切り換えタイミング生成回路５０と同
一である。
図３に示す。図３において、出力切り換え回路４は、セ
レクタ（ＳＥＬ）４３により、Ａ側のＤＳＲ部２０とＢ
側のＤＳＲ部２１からの８ビット・データＤ（ｎ＋１）
０〜Ｄ（ｎ＋１）７内、片方を選択する。さらに、ＩＳ
Ｒ部１０とＩＳＲ部１１の制御信号であるＤＩ（ｎ＋
１）信号及びＣＬＲ（ｎ＋１）信号を切り換える機能を
持つ。ＤＩ（ｎ＋１）Ａ信号とＤＩ（ｎ＋１）Ｂ信号か
らどちらかを選び、外部にＤＩ（ｎ＋１）信号として出
力するのがセレクタ（ＳＥＬ）４１で、入力されるＣＬ
Ｒ（ｎ＋１）信号をＣＬＲ（ｎ＋１）ＡかＣＬＲ（ｎ＋
１）Ｂに切り換えるのが、デマルチプレクサ（ＤＭＰ
Ｘ）４２である。この時、切り換えタイミングを制御す
るのが、図１の切り換えタイミング生成回路５１で、Ｃ
ＬＲ（ｎ＋１）Ａ信号とＣＬＲ（ｎ＋１）Ｂ信号の各立
ち下がりエッジで、出力がトグルに変化する。この出力
側の切り換えタイミング生成回路５１の論理構成、及び
動作は、入力側の切り換えタイミング生成回路５０と同
一である。
【００２３】次に、図１の実施例について、図５のタイ
ミング図を参照して、動作を具体的に説明する。
ミング図を参照して、動作を具体的に説明する。
【００２４】図１，図５において、Ａ側のＦＩＦＯメモ
リ回路であるＩＳＲ部１０とＤＳＲ部２０は、図８に示
す従来のＦＩＦＯメモリ回路の回路構成であり、同様の
働きをする。すなわち、Ａ側のＦＩＦＯメモリ回路のｎ
段目にデータが到着すると、ＤＩｎＡ信号が“１”にな
り、ＣＬＲ（ｎ＋１）信号とＤＩ（ｎ＋１）Ａ信号のい
ずれも“０”なので、ＳＴＢｎＡ信号がアクティブとな
り、ｎ段目のＤＳＲ回路へ到着している８ビット・デー
タＤｎ０〜Ｄｎ７をＤＳＲ回路にラッチする。
リ回路であるＩＳＲ部１０とＤＳＲ部２０は、図８に示
す従来のＦＩＦＯメモリ回路の回路構成であり、同様の
働きをする。すなわち、Ａ側のＦＩＦＯメモリ回路のｎ
段目にデータが到着すると、ＤＩｎＡ信号が“１”にな
り、ＣＬＲ（ｎ＋１）信号とＤＩ（ｎ＋１）Ａ信号のい
ずれも“０”なので、ＳＴＢｎＡ信号がアクティブとな
り、ｎ段目のＤＳＲ回路へ到着している８ビット・デー
タＤｎ０〜Ｄｎ７をＤＳＲ回路にラッチする。
【００２５】続いて、ｎ＋１段目へのデータ転送準備
と、ｎ段目におけるラッチ完了をｎ−１段目に知らせる
動作に移る。すなわち、ＳＴＢｎＡ信号の立ち上がりに
よってＤＩ（ｎ＋１）Ａ信号をアクティブにして、ｎ＋
１段目にラッチすべきデータが到着していることを知ら
せる。また、ＳＴＢｎＡ信号の降下でＣＬＲｎＡ信号を
アクティブとしてＤＩｎＡ信号が“０”になることによ
り、ｎ段目へのデータの格納の完了と、ｎ−１段目への
新たなデータの格納が可能であることを、ｎ−１段目の
ＩＳＲ回路へ知らせる。
と、ｎ段目におけるラッチ完了をｎ−１段目に知らせる
動作に移る。すなわち、ＳＴＢｎＡ信号の立ち上がりに
よってＤＩ（ｎ＋１）Ａ信号をアクティブにして、ｎ＋
１段目にラッチすべきデータが到着していることを知ら
せる。また、ＳＴＢｎＡ信号の降下でＣＬＲｎＡ信号を
アクティブとしてＤＩｎＡ信号が“０”になることによ
り、ｎ段目へのデータの格納の完了と、ｎ−１段目への
新たなデータの格納が可能であることを、ｎ−１段目の
ＩＳＲ回路へ知らせる。
【００２６】同様に、Ｂ側のＦＩＦＯメモリ回路である
ＩＳＲ部１１とＤＳＲ部２１も、図８に示す従来のＦＩ
ＦＯメモリ回路と同一の回路構成であり、Ａ側のＦＩＦ
Ｏメモリ回路と同様の働きをする。入力回路３と切り換
えタイミング生成回路５０の働きにより、外部からの８
ビット・データは、Ａ側とＢ側のＦＩＦＯメモリ回路に
交互に入力され、各々のＦＩＦＯメモリ回路内部で最終
段に向かってデータがシフトしていく。最終段に到達し
たデータは、ＤＩ（ｎ＋１）信号をアクティブにし、外
部に対してデータの読み取りが可能であることを示す。
ＩＳＲ部１１とＤＳＲ部２１も、図８に示す従来のＦＩ
ＦＯメモリ回路と同一の回路構成であり、Ａ側のＦＩＦ
Ｏメモリ回路と同様の働きをする。入力回路３と切り換
えタイミング生成回路５０の働きにより、外部からの８
ビット・データは、Ａ側とＢ側のＦＩＦＯメモリ回路に
交互に入力され、各々のＦＩＦＯメモリ回路内部で最終
段に向かってデータがシフトしていく。最終段に到達し
たデータは、ＤＩ（ｎ＋１）信号をアクティブにし、外
部に対してデータの読み取りが可能であることを示す。
【００２７】この時、図５のタイミング図に示す様に、
出力切り換え回路４と切り換えタイミング生成回路５１
の働きにより、外部へ出力されるデータＤ（ｎ＋１）０
〜Ｄ（ｎ＋１）７は、Ａ側とＢ側とに交互に切り換えら
れる。切り換えタイミングは、選ばれている側のＣＬＲ
ｎ＋１信号で、Ａ側が選択されている時はＣＬＲ（ｎ＋
１）Ａ信号、Ｂ側が選択されている時はＣＬＲ（ｎ＋
１）Ｂ信号になる。よって図５のタイミング図に示す様
に、Ａ側，Ｂ側をＦＩＦＯメモリ回路から交互にデータ
が出力される。また、Ａ側のデータ出力中にＢ側のデー
タ伝搬が行なわれ、逆に、Ｂ側のデータ中には、Ａ側の
データ伝搬が行なわれるので、常に、どちらかのＦＩＦ
Ｏメモリ回路の最終段にデータが準備されており、切り
換え直後に、データ出力が可能となる。
出力切り換え回路４と切り換えタイミング生成回路５１
の働きにより、外部へ出力されるデータＤ（ｎ＋１）０
〜Ｄ（ｎ＋１）７は、Ａ側とＢ側とに交互に切り換えら
れる。切り換えタイミングは、選ばれている側のＣＬＲ
ｎ＋１信号で、Ａ側が選択されている時はＣＬＲ（ｎ＋
１）Ａ信号、Ｂ側が選択されている時はＣＬＲ（ｎ＋
１）Ｂ信号になる。よって図５のタイミング図に示す様
に、Ａ側，Ｂ側をＦＩＦＯメモリ回路から交互にデータ
が出力される。また、Ａ側のデータ出力中にＢ側のデー
タ伝搬が行なわれ、逆に、Ｂ側のデータ中には、Ａ側の
データ伝搬が行なわれるので、常に、どちらかのＦＩＦ
Ｏメモリ回路の最終段にデータが準備されており、切り
換え直後に、データ出力が可能となる。
【００２８】この結果、ＦＩＦＯメモリからのデータ読
み取り間隔は、内蔵するＦＩＦＯメモリ回路の持つ１段
分のデータ伝搬時間よりも小さくなり、ＦＩＦＯメモリ
回路全体としての出力間隔（外部からの読み取り間隔）
が、大幅に縮小される。本実施例の動作を示す図５と従
来例の動作を示す図１０を比較すると、データの出力間
隔を示すＤ（ｎ＋１）０〜Ｄ（ｎ＋１）７から分かる様
に、本実施例のデータ出力間隔は、１／２以下に縮小さ
れることが期待できる。
み取り間隔は、内蔵するＦＩＦＯメモリ回路の持つ１段
分のデータ伝搬時間よりも小さくなり、ＦＩＦＯメモリ
回路全体としての出力間隔（外部からの読み取り間隔）
が、大幅に縮小される。本実施例の動作を示す図５と従
来例の動作を示す図１０を比較すると、データの出力間
隔を示すＤ（ｎ＋１）０〜Ｄ（ｎ＋１）７から分かる様
に、本実施例のデータ出力間隔は、１／２以下に縮小さ
れることが期待できる。
【００２９】次に、本発明の第２の実施例について説明
する。図６は本第２の実施例のブロック図である。図６
において、本実施例では、内部に８ビット×ｎ段のＦＩ
ＦＯメモリ回路を３本内蔵している。
する。図６は本第２の実施例のブロック図である。図６
において、本実施例では、内部に８ビット×ｎ段のＦＩ
ＦＯメモリ回路を３本内蔵している。
【００３０】即ち、Ａ側ＩＳＲ部１０，Ａ側ＤＳＲ部２
０と、Ｂ側ＩＳＲ部１１，Ｂ側ＤＳＲ部２１と、Ｃ側Ｉ
ＳＲ部１２，Ｃ側ＤＳＲ部２２とを備えている。
０と、Ｂ側ＩＳＲ部１１，Ｂ側ＤＳＲ部２１と、Ｃ側Ｉ
ＳＲ部１２，Ｃ側ＤＳＲ部２２とを備えている。
【００３１】出力切り換え回路４と切り換えタイミング
生成回路５１との働きにより、外部へ出力されるデータ
Ｄ（ｎ＋１）０〜Ｄ（ｎ＋１）７は、Ａ側，Ｂ側，Ｃ側
とに、順に切り換えられる。本実施例では、前記第１の
実施例より、一層の高速化が実現できる。また、内蔵す
るＦＩＦＯメモリ回路の数をさらに増やすことも可能で
ある。
生成回路５１との働きにより、外部へ出力されるデータ
Ｄ（ｎ＋１）０〜Ｄ（ｎ＋１）７は、Ａ側，Ｂ側，Ｃ側
とに、順に切り換えられる。本実施例では、前記第１の
実施例より、一層の高速化が実現できる。また、内蔵す
るＦＩＦＯメモリ回路の数をさらに増やすことも可能で
ある。
【００３２】以上の説明においては、実施例として、シ
フト・レジスタ方式のＦＩＦＯメモリ路を使用するもの
としたが、これに限られることはなく、カウンタ方式の
ＦＩＦＯメモリ回路等に応用した場合にも同様の効果が
得られる。また、入力／出力切り換え回路、切り換えタ
イミング生成回路についても前記実施例で示した回路構
成以外にも様々な回路構成で実現できる。
フト・レジスタ方式のＦＩＦＯメモリ路を使用するもの
としたが、これに限られることはなく、カウンタ方式の
ＦＩＦＯメモリ回路等に応用した場合にも同様の効果が
得られる。また、入力／出力切り換え回路、切り換えタ
イミング生成回路についても前記実施例で示した回路構
成以外にも様々な回路構成で実現できる。
【００３３】
【発明の効果】以上説明したように、本発明のＦＩＦＯ
メモリでは、外部からの読み取り間隔を１段分のデータ
伝搬時間よりも小さくすることが可能であり、外部から
の読み取り間隔を縮め、ＦＩＦＯメモリ全体の高速化が
得られるという効果を有する。
メモリでは、外部からの読み取り間隔を１段分のデータ
伝搬時間よりも小さくすることが可能であり、外部から
の読み取り間隔を縮め、ＦＩＦＯメモリ全体の高速化が
得られるという効果を有する。
【図１】本発明の第１の実施例のＦＩＦＯメモリを示す
ブロック図である。
ブロック図である。
【図２】図１に示した実施例の入力切り換え回路のブロ
ック図である。
ック図である。
【図３】図１に示した実施例の出力切り換え回路のブロ
ック図である。
ック図である。
【図４】図１に示した実施例の切り換えタイミング生成
回路の論理図である。
回路の論理図である。
【図５】図１に示した実施例のタイミング図である。
【図６】本発明の第２の実施例のブロック図である。
【図７】従来のシフト・レジスタ方式のＦＩＦＯメモリ
の概略ブロック図である。
の概略ブロック図である。
【図８】従来のシフト・レジスタ方式のＦＩＦＯメモリ
回路の詳細ブロック図である。
回路の詳細ブロック図である。
【図９】シフト・レジスタ方式のＦＩＦＯメモリ回路の
ＩＳＲ（ＩｎｄｉｃａｔｉｏｎＳｈｉｆｔ Ｒｅｇｉｓ
ｔｅｒ）の論理図である。
ＩＳＲ（ＩｎｄｉｃａｔｉｏｎＳｈｉｆｔ Ｒｅｇｉｓ
ｔｅｒ）の論理図である。
【図１０】シフト・レジスタ方式のＦＩＦＯメモリ回路
のＩＳＲのタイミング図である。
のＩＳＲのタイミング図である。
１ ＩＳＲ（Ｉｎｄｉｃａｔｉｏｎ Ｓｈｉｆｔ Ｒ
ｅｇｉｓｔｅｒ） ２ ＤＳＲ（Ｄａｔａ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅ
ｒ） ３，６３ 入力切り換え回路 ４，６４ 出力切り換え回路 １０ Ａ側ＩＳＲ部 １１ Ｂ側ＩＳＲ部 １２ Ｃ側ＩＳＲ部 ２０ Ａ側ＤＳＲ部 ２１ Ｂ側ＤＳＲ部 ２２ Ｃ側ＤＳＲ部 ２３ ＤＳＲ回路 ３１，３３，４２ デマルチプレクサ ３２，４１，４３ セレクタ ５０，６０ 入力側切り換えタイミング生成回路 ５１，６１ 出力側切り換えタイミング生成回路 ５２ Ｄ型フリップ・フロップ ５３ インバータ ５４，１０２ Ｒ−Ｓフリップ・フロップ １０１ クリア付きラッチ回路 １０３ ２入力ＡＮＤゲート １０４ ３入力ＡＮＤゲート
ｅｇｉｓｔｅｒ） ２ ＤＳＲ（Ｄａｔａ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅ
ｒ） ３，６３ 入力切り換え回路 ４，６４ 出力切り換え回路 １０ Ａ側ＩＳＲ部 １１ Ｂ側ＩＳＲ部 １２ Ｃ側ＩＳＲ部 ２０ Ａ側ＤＳＲ部 ２１ Ｂ側ＤＳＲ部 ２２ Ｃ側ＤＳＲ部 ２３ ＤＳＲ回路 ３１，３３，４２ デマルチプレクサ ３２，４１，４３ セレクタ ５０，６０ 入力側切り換えタイミング生成回路 ５１，６１ 出力側切り換えタイミング生成回路 ５２ Ｄ型フリップ・フロップ ５３ インバータ ５４，１０２ Ｒ−Ｓフリップ・フロップ １０１ クリア付きラッチ回路 １０３ ２入力ＡＮＤゲート １０４ ３入力ＡＮＤゲート
Claims (2)
- 【請求項１】 互いに同一の段数かつ同一のビット数で
ある複数のＦＩＦＯメモリ回路と、入力されるデータを
前記複数のＦＩＦＯメモリ回路に、順に振り分ける入力
切り換え回路と、前記ＦＩＦＯメモリ回路へのデータ入
力完了によって切り換えタイミング信号を生成する入力
切り換えタイミング生成回路と、前記複数のＦＩＦＯメ
モリ回路からのデータを順に切り換えて出力する出力切
り換え回路と、前記ＦＩＦＯメモリ回路からのデータ出
力完了によって出力切り換えタイミング信号を生成する
出力切り換えタイミング生成回路とを備えることを特徴
とするＦＩＦＯメモリ。 - 【請求項２】 ＦＩＦＯメモリ回路は、いずれも８ビッ
トであり、３回路からなる請求項１記載のＦＩＦＯメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201659A JPH0652677A (ja) | 1992-07-29 | 1992-07-29 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201659A JPH0652677A (ja) | 1992-07-29 | 1992-07-29 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652677A true JPH0652677A (ja) | 1994-02-25 |
Family
ID=16444769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201659A Withdrawn JPH0652677A (ja) | 1992-07-29 | 1992-07-29 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853588B2 (en) | 2002-10-31 | 2005-02-08 | Electronics And Telecommunications Research Institute | First-in first-out memory circuit and method for executing same |
-
1992
- 1992-07-29 JP JP4201659A patent/JPH0652677A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853588B2 (en) | 2002-10-31 | 2005-02-08 | Electronics And Telecommunications Research Institute | First-in first-out memory circuit and method for executing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |