JPH0652679A - Ｄｒａｍ回路 - Google Patents

Ｄｒａｍ回路

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JPH0652679A JP4201685A JP20168592A JPH0652679A JP H0652679 A JPH0652679 A JP H0652679A JP 4201685 A JP4201685 A JP 4201685A JP 20168592 A JP20168592 A JP 20168592A JP H0652679 A JPH0652679 A JP H0652679A
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Abstract

(57)【要約】 【目的】ワード線に電源電圧より高い選択レベルの信号
が印加される期間を短かくして信頼性を向上させ、かつ
１回のワード線の選択で高速読出しできるデータの数を
多くする。 【構成】制御回路５を、所定の期間アクティブレベルと
なるパルス状のプリチャージ信号ＰＲＣを出力した後所
定のワード線に通常の電源電圧Ｖｃｃより高い電圧で所
定の期間選択レベルとなるパルス状の信号を供給し、こ
のワード線の信号が選択レベルの期間中に活性化制御信
号ＳＡＰ，ＳＡＮを活性化レベルとし、この後所定の期
間径過後所定のワード線に通常の電源電圧Ｖｃｃより高
い電圧で所定の期間選択レベルとなるパルス状の信号を
供給し、この後活性化制御信号ＳＡＰ，ＳＡＮを非活性
レベルにすると共に次の周期のプリチャージ信号ＰＲＣ
を発生する回路とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＤＲＡＭ回路に関し、特
にページモード等の高速アクセス手段を備えたＤＲＡＭ
回路に関する。
【０００２】
【従来の技術】従来のこの種のＤＲＡＭ回路は、一例と
して図４及び図５に示すように、複数の第１及び第２の
ワード線Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２、複数の対を
なす第１及び第２のディジット線ＤＬ１，ＤＬ２、並び
にそれぞれスイッチングトランジスタ及び容量素子を含
み、第１のワード線Ｗ１１〜Ｗｎ１及びディジット線Ｄ
Ｌ１の交差部、第２のワード線Ｗ１２〜Ｗｎ２及びディ
ジット線ＤＬ２の交差部に設けられ対応するワード線の
信号が選択レベルのとき前記スイッチングトランジスタ
がオンとなり対応するディジット線からのデータを書込
み記憶し記憶しているデータをこのディジット線に伝達
する複数の第１及び第２のメモリセルＭＣ１１，ＭＣ１
２〜ＭＣｎ１，ＭＣｎ２を備えたメモリセルアレイ１
と、プリチャージ信号ＰＲＣｘに従って複数の第１及び
第２のディジット線ＤＬ１，ＤＬ２を所定のレベルにプ
リチャージしかつバランスさせるプリチャージ・バラン
ス回路２と、複数の第１及び第２ディジット線ＤＬ１，
ＤＬ２の各対とそれぞれ対応して設けられ活性化制御信
号（ＳＡＰｘ，ＳＡＮｘ）が活性化レベルのとき活性化
し対応する第１及び第２のディジット線ＤＬ１，ＤＬ２
間のデータを増幅する複数のセンス増幅器ＳＡを備えた
センス増幅回路３と、データ入出力線ＩＯ１，ＩＯ２
と、列選択信号ＹＳＷｊ（図４にはｊ＝１のみ表示）に
従って複数のディジット線の対のうちの１つとデータ入
出力線ＩＯ１，ＩＯ２とを接続する列選択回路４と、ワ
ード線Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２に供給する信
号、プリチャージ信号ＰＲＣｘ、活性化制御信号ＳＡＰ
ｘ，ＳＡＮｘ、及び列選択信号ＹＳＷｊを発生する制御
回路５ａとを有し、制御回路５ａは、プリチャージ信号
ＰＲＣｘをアクティブレベル（高レベル）からインアク
ティブレベルにした後、アドレス信号により指定された
ワード線（例えばＷ１１）に通常の電源電圧Ｖｃｃより
高い電圧（ブートレベル）の選択レベルの信号を供給し
て活性化制御信号ＳＡＰｘを電源電圧Ｖｃｃレベル、Ｓ
ＡＮｘをＯＶの活性化レベルにし、所定の期間径過後、
ワード線（ｗ１１）の信号を非選択レベルにした後プリ
チャージ信号ＰＲＣｘをアクティブレベル、活性化制御
信号ＳＡＮｘ，ＳＡＰｘをＶｃｃ／２レベルの非活性化
レベルとする構成となっていた。
【０００３】ワード線Ｗ１１が選択レベルのとき、この
ワード線Ｗ１１と接続するメモリセル（ＭＣ１１等）は
全てその対応するディジット線（ＤＬ１等）と接続して
いるので、読出し動作の場合、このディジット線（ＤＬ
１）と対をなすディジット線（ＤＬ２）との間にメモリ
セル（ＭＣ１１）により電位差が生じ、この電位差が対
応するセンス増幅器ＳＡによりそれぞれ増幅される。従
って、列選択信号ＹＳＷｊを順次アクティブレベルとす
ることにより、複数のメモリセルのデータを高速に読出
すことができる（ページモード）。しかしながら、ワー
ド線を長時間電源電圧Ｖｃｃ以上の選択レベルに保持す
ることは、回路構成上、また消費電力等の関係上制約が
あり、最長でも１００μｓ程度であった。従って１回の
ワード線選択に対して高速読出しできるデータの数に制
限があった。
【０００４】
【発明が解決しようとする課題】この従来のＤＲＡＭ回
路では、ページモード等でワード線を電源電圧Ｖｃｃよ
り高い電圧の選択レベルに保持できる期間が回路構成
上，消費電力上制約されるので、１回のワード線選択に
対して高速読出しできるデータの数が制限されるという
欠点があり、また長時間電源電圧Ｖｃｃ以上の電圧をワ
ード線に供給しておくとこのワード線と接続する回路素
子等の信頼性が低下するという問題点があった。
【０００５】本発明の目的は、１回のワード線選択に対
して高速読出しできるデータの数を多くし、かつワード
線と接続する回路素子等の信頼性を向上させることがで
きるＤＲＡＭ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＤＲＡＭ回路
は、複数のワード線、複数のディジット線、並びにそれ
ぞれスイッチングトランジスタ及び容量素子を含み前記
ワード線及びディジット線の交差部に設けられ対応する
ワード線の信号が選択レベルのとき前記スイッチングト
ランジスタがオンとなり対応するディジット線からのデ
ータを書込み記憶し記憶しているデータをこのディジッ
ト線に伝達する複数のメモリセルを備えたメモリセルア
レイと、プリチャージ信号に従って前記複数のディジッ
ト線を所定のレベルにプリチャージするプリチャージ回
路と、前記複数のディジット線とそれぞれ対応して設け
られ活性化制御信号が活性化レベルのとき活性化し対応
するディジット線のデータを増幅する複数のセンス増幅
器と、データ入出力線と、列選択信号に従って前記複数
のディジット線のうちの１つと前記データ入出力線とを
接続する列選択回路と、前記ワード線に供給する信号、
前記プリチャージ信号、前記活性化制御信号、及び前記
列選択信号を発生する制御回路とを有するＤＲＡＭ回路
において、前記制御回路を、所定の期間アクティブレベ
ルとなるパルス状の前記プリチャージ信号を出力した後
所定のワード線に通常の電源電圧より高い電圧で所定の
期間選択レベルとなるパルス状の信号を供給し、このワ
ード線の信号が選択レベルの期間中に前記活性化制御信
号を活性化レベルとし、この後所定の期間径過後前記所
定のワード線に前記通常の電源電圧より高い電圧で所定
の期間選択レベルとなるパルス状の信号を供給し、この
後前記活性化制御信号を非活性レベルにすると共に次の
周期の前記プリチャージ信号を発生する回路として構成
される。
【０００７】また、プリチャージ信号出力直後にワード
線に供給する信号の選択レベルを、通常の電源電圧より
低い電圧とし構成される。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【０００９】図１及び図２は本発明の第１の実施例のブ
ロック図及びその各部信号の波形図である。
【００１０】この実施例が図４及び図５に示された従来
のＤＲＡＭ回路と相違する点は、制御回路５を、所定の
期間アクティブレベルとなるパルス状のプリチャージ信
号ＰＲＣを出力した後アドレス所定により指定された所
定のワード線（例えばＷ１２）に通常の電源電圧Ｖｃｃ
より高い電圧で所定の期間選択レベルとなるパルス状の
信号を供給し、このワード線の信号が選択レベルの期間
中に活性化制御信号ＳＡＰ，ＳＡＮを活性化レベルと
し、この後所定の期間径過後所定のワード線（Ｗ１２）
に通常の電源電圧Ｖｃｃより高い電圧で所定の期間選択
レベルとなるパルス状の信号を供給し、この後活性化制
御信号ＳＡＰ，ＳＡＮを非活性レベル（Ｖｃｃ／２）に
すると共に次の周期のプリチャージ信号ＰＲＣを発生す
る回路とした点にある。
【００１１】この実施例においては、ワード線が電源電
圧Ｖｃｃより高い電圧の選択レベルとなる期間は従来例
と比べ極めて短い期間で済む。従ってワード線と接続す
る回路素子等の信頼性を向上させることができる。
【００１２】また、１度選択したワード線（Ｗ１２）と
接続するメモリセル（ＭＣ１２等）のデータは、ワード
線ＷＬ１２が非選択レベルになってもセンス増幅器ＳＡ
が活性化している期間中ディジット線（ＤＬ１，ＤＬ
２）に保持されるので、この期間中に列選択信号ｙＳＷ
ｊを順次アクティブレベルにすることにより、ワード線
Ｗ１２と接続するメモリセル（ＭＣ１２等）のデータを
多数読出すことができる。
【００１３】そして、ワード線Ｗ１２と接続する所定の
メモリセルのデータを全て読出した後、再びワード線Ｗ
１２を電源電圧Ｖｃｃより高い選択レベルとすることに
より、ディジット線（ＤＬ１，ＤＬ２）に保持されてい
るデータを各メモリセル（ＭＣ１２等）に再書込みする
（リフレッシュ）。
【００１４】図３は本発明の第２の実施例の各部信号の
波形図である。
【００１５】この実施例は、プリチャージ信号ＰＲＣ出
力直後にワード線（例えばＷ１２）に供給する信号の選
択レベルを、通常の電源電圧Ｖｃｃより低い電圧とした
ものである。
【００１６】プリチャージ信号ＰＲＣを出力した直後の
ワード線の選択レベルをこのように低い電圧としても、
メモリセルからのデータがディジット線に伝達されさえ
すればこのデータはセンス増幅器ＳＡによって増幅され
るので、必ずしも電源電圧Ｖｃｃより高い電圧にする必
要はない。その分信頼性も向上する。ただし、その分動
作速度は低下するので、より高速動作を必要とする場合
は第１の実施例を適用するのが妥当である。
【００１７】２度目のワード線の選択レベルは、ディジ
ット線のデータのレベルを損失なくメモリセルに伝達す
るために電源電圧Ｖｃｃより高い電圧にしている。
【００１８】
【発明の効果】以上説明したように本発明は、所定の期
間アクティブレベルとなるパルス状のプリチャージ信号
を出力した後所定のワード線に通常の電源電圧より高い
電圧で（又は低い電圧でも可）所定の期間選択レベルと
なるパルス状の信号を供給し、このワード線の信号が選
択レベルの期間中に活性化制御信号を活性化レベルと
し、この後所定の期間径過後所定のワード線に通常の電
源電圧より高い電圧で所定の期間選択レベルとなるパル
ス状の信号を供給し、この後活性化制御信号を非活性レ
ベルにすると共に次の周期のプリチャージ信号を発生す
る構成とすることにより、ワード線に電源電圧以上の電
圧が印加される期間が短かくなるのでワード線と接続す
る回路の信頼性を向上させることができ、かつワード線
が非選択レベルとなってもディジット線のデータを保持
できるので１回のワード線の選択によりこのワード線と
接続する多数のメモリセルのデータを高速読出しできる
効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
【図３】本発明の第２の実施例を説明するための各部信
号の波形図である。
【図４】従来のＤＲＡＭ回路の一例を示すブロック図で
ある。
【図５】図４に示されたＤＲＡＭ回路の動作を説明する
ための各部信号の波形図である。
【符号の説明】
１ メモリセルアレイ ２ プリチャージ・バランス回路 ３ センス増幅回路 ４ 列選択回路 ５，５ａ 制御回路 ＤＬ１，ＤＬ２ ディジット線 ＩＯ１，ＩＯ２ データ入出力線 ＭＣ１１，ＭＣ１２〜ＭＣｎ１，ＭＣｎ２ メモリセ
ル Ｗ１１，Ｗ１２〜Ｗｎ１，Ｗｎ２ ワード線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線、複数のディジット線、
    並びにそれぞれスイッチングトランジスタ及び容量素子
    を含み前記ワード線及びディジット線の交差部に設けら
    れ対応するワード線の信号が選択レベルのとき前記スイ
    ッチングトランジスタがオンとなり対応するディジット
    線からのデータを書込み記憶し記憶しているデータをこ
    のディジット線に伝達する複数のメモリセルを備えたメ
    モリセルアレイと、プリチャージ信号に従って前記複数
    のディジット線を所定のレベルにプリチャージするプリ
    チャージ回路と、前記複数のディジット線とそれぞれ対
    応して設けられ活性化制御信号が活性化レベルのとき活
    性化し対応するディジット線のデータを増幅する複数の
    センス増幅器と、データ入出力線と、列選択信号に従っ
    て前記複数のディジット線のうちの１つと前記データ入
    出力線とを接続する列選択回路と、前記ワード線に供給
    する信号、前記プリチャージ信号、前記活性化制御信
    号、及び前記列選択信号を発生する制御回路とを有する
    ＤＲＡＭ回路において、前記制御回路を、所定の期間ア
    クティブレベルとなるパルス状の前記プリチャージ信号
    を出力した後所定のワード線に通常の電源電圧より高い
    電圧で所定の期間選択レベルとなるパルス状の信号を供
    給し、このワード線の信号が選択レベルの期間中に前記
    活性化制御信号を活性化レベルとし、この後所定の期間
    径過後前記所定のワード線に前記通常の電源電圧より高
    い電圧で所定の期間選択レベルとなるパルス状の信号を
    供給し、この後前記活性化制御信号を非活性レベルにす
    ると共に次の周期の前記プリチャージ信号を発生する回
    路としたことを特徴とするＤＲＡＭ回路。
  2. 【請求項２】 プリチャージ信号出力直後にワード線に
    供給する信号の選択レベルを、通常の電源電圧より低い
    電圧とした請求項１記載のＤＲＡＭ回路。
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