JPH10106264A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10106264A JPH10106264A JP8254434A JP25443496A JPH10106264A JP H10106264 A JPH10106264 A JP H10106264A JP 8254434 A JP8254434 A JP 8254434A JP 25443496 A JP25443496 A JP 25443496A JP H10106264 A JPH10106264 A JP H10106264A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 230000000295 complement effect Effects 0.000 claims abstract description 17
- 230000003068 static effect Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 230000006378 damage Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】プリチャージ方式のスタティック型半導体記憶
装置の動作を安定化する。 【解決手段】確定した各カラムアドレス入力信号ＡＤｊ
により選択されたデジット線対のみをプリチャージする
プリチャージ手段１００，１０１と、このデジット線対
のプリチャージ期間外に全デジット線対の各相補デジッ
ト線をそれぞれ等電位にするイコライズ手段１１０を備
える。また、イコライズ手段１１０が、データの読出し
または書込みの動作サイクル内に少なくとも１回活性化
制御され、全デジット線対のイコライズ動作をそれぞれ
行っている。
装置の動作を安定化する。 【解決手段】確定した各カラムアドレス入力信号ＡＤｊ
により選択されたデジット線対のみをプリチャージする
プリチャージ手段１００，１０１と、このデジット線対
のプリチャージ期間外に全デジット線対の各相補デジッ
ト線をそれぞれ等電位にするイコライズ手段１１０を備
える。また、イコライズ手段１１０が、データの読出し
または書込みの動作サイクル内に少なくとも１回活性化
制御され、全デジット線対のイコライズ動作をそれぞれ
行っている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタティック型の半導体記憶装置に関する。
し、特にスタティック型の半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、この種の半導体記憶装置である
ＳＲＡＭ（スタティックランダムアクセスメモリ）は、
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）に比
べ、リフレッシュ動作が不要であり高速動作可能であ
る。また、動作タイミング設計が容易であるため、ＳＲ
ＡＭはシステムの高速動作と短期間での設計が要求され
る特定用途向けＩＣ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ ＩＣ）にも多数搭載されてい
る。
ＳＲＡＭ（スタティックランダムアクセスメモリ）は、
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）に比
べ、リフレッシュ動作が不要であり高速動作可能であ
る。また、動作タイミング設計が容易であるため、ＳＲ
ＡＭはシステムの高速動作と短期間での設計が要求され
る特定用途向けＩＣ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ ＩＣ）にも多数搭載されてい
る。
【０００３】たとえば、図８は、ｍワード×ｎビット，
ｐカラム構成（ｍ，ｎ，ｐは自然数）の同期式シングル
ポートＳＲＡＭの構成例を示すブロック図である。図８
を参照すると、このｍワード×ｎビットのＳＲＡＭ回路
全体では、１ビット分の機能ブロック１８０をｎ個備
え、アドレスラッチユニット１３０，ワード線選択を決
定するｒｏｗデコーダユニット１２１，デジット線選択
を決定するカラムデコーダユニット１４１とを備えてい
る。さらに、１ビット分の機能ブロック１８０は、ＲＡ
Ｍセルをｐ×（ｍ／ｐ）にアレイ配置したＲＡＭセルブ
ロック１２０，ｐ組のデジット線対から１組を選択する
ためのカラムセレクタユニット１４０，プリチャージユ
ニット１００，センスアンプユニット１５０，ライトド
ライバユニット１５１から構成されている。
ｐカラム構成（ｍ，ｎ，ｐは自然数）の同期式シングル
ポートＳＲＡＭの構成例を示すブロック図である。図８
を参照すると、このｍワード×ｎビットのＳＲＡＭ回路
全体では、１ビット分の機能ブロック１８０をｎ個備
え、アドレスラッチユニット１３０，ワード線選択を決
定するｒｏｗデコーダユニット１２１，デジット線選択
を決定するカラムデコーダユニット１４１とを備えてい
る。さらに、１ビット分の機能ブロック１８０は、ＲＡ
Ｍセルをｐ×（ｍ／ｐ）にアレイ配置したＲＡＭセルブ
ロック１２０，ｐ組のデジット線対から１組を選択する
ためのカラムセレクタユニット１４０，プリチャージユ
ニット１００，センスアンプユニット１５０，ライトド
ライバユニット１５１から構成されている。
【０００４】図９は、この従来のＳＲＡＭの回路動作例
を示す波形図である。図９を参照し、従来のＳＲＡＭの
回路動作の説明を行う。この図９の各波形は、入力信号
であるクロック信号ＣＬＫ，アドレス信号ＡＤｊ（ｊは
１≦ｊ≦［ｌｏｇ２（ｍ）］＋１を満足する整数を表
し、［ｘ］はｘを越えない整数を表す。），ライトイネ
ーブルバー信号ＷＥＢ，書込みデータ入力信号ＩＮ
［ｉ］と、出力信号である読出しデータ出力信号ＯＵＴ
［ｉ］（１≦ｉ≦ｎを満足する整数）と、内部信号であ
るプリチャージ制御信号ＰＣ，ワード線信号ＷＬ［ｋ］
（１≦ｋ≦ｍ／ｐを満足する整数）と、を示す。
を示す波形図である。図９を参照し、従来のＳＲＡＭの
回路動作の説明を行う。この図９の各波形は、入力信号
であるクロック信号ＣＬＫ，アドレス信号ＡＤｊ（ｊは
１≦ｊ≦［ｌｏｇ２（ｍ）］＋１を満足する整数を表
し、［ｘ］はｘを越えない整数を表す。），ライトイネ
ーブルバー信号ＷＥＢ，書込みデータ入力信号ＩＮ
［ｉ］と、出力信号である読出しデータ出力信号ＯＵＴ
［ｉ］（１≦ｉ≦ｎを満足する整数）と、内部信号であ
るプリチャージ制御信号ＰＣ，ワード線信号ＷＬ［ｋ］
（１≦ｋ≦ｍ／ｐを満足する整数）と、を示す。
【０００５】図９では、周期Ｔ，デューティー比５０％
のクロック信号ＣＬＫに対し、サイクル期間Ａが読出し
モード動作を示し、サイクル期間Ｂが書込みモード動作
を示している。アドレス信号ＡＤｊ，ライトイネーブル
バー信号ＷＥＢの信号変化は、クロック信号ＣＬＫが
“Ｌｏｗ”レベルの間のクロック信号ＣＬＫの立上り前
に、それぞれ、アドレスセットアップタイムｔａｓ，ラ
イトイネーブルバー信号ＷＥＢセットアップタイムｔｗ
ｓで規定される時間までに完了する。また、クロック信
号ＣＬＫの“Ｌｏｗ”レベルのとき、プリチャージ制御
信号ＰＣは“Ｈｉｇｈ”レベルとなり、全デジット線対
がプリチャージされる。次に、クロック信号ＣＬＫが立
ち上がるとプリチャージ制御信号ＰＣは“Ｌｏｗ”レベ
ルとなり、プリチャージ動作を終了する。また、クロッ
ク信号ＣＬＫが“Ｈｉｇｈ”レベルとなった後には、ア
ドレス信号ＡＤｊ中のｒｏｗアドレス信号によりワード
線の選択が行われる。
のクロック信号ＣＬＫに対し、サイクル期間Ａが読出し
モード動作を示し、サイクル期間Ｂが書込みモード動作
を示している。アドレス信号ＡＤｊ，ライトイネーブル
バー信号ＷＥＢの信号変化は、クロック信号ＣＬＫが
“Ｌｏｗ”レベルの間のクロック信号ＣＬＫの立上り前
に、それぞれ、アドレスセットアップタイムｔａｓ，ラ
イトイネーブルバー信号ＷＥＢセットアップタイムｔｗ
ｓで規定される時間までに完了する。また、クロック信
号ＣＬＫの“Ｌｏｗ”レベルのとき、プリチャージ制御
信号ＰＣは“Ｈｉｇｈ”レベルとなり、全デジット線対
がプリチャージされる。次に、クロック信号ＣＬＫが立
ち上がるとプリチャージ制御信号ＰＣは“Ｌｏｗ”レベ
ルとなり、プリチャージ動作を終了する。また、クロッ
ク信号ＣＬＫが“Ｈｉｇｈ”レベルとなった後には、ア
ドレス信号ＡＤｊ中のｒｏｗアドレス信号によりワード
線の選択が行われる。
【０００６】読出しモード時での動作シーケンスは、ク
ロック信号ＣＬＫ立下り→全デジット線対プリチャージ
→アドレス信号ＡＤｊ，ライトイネーブルバー信号ＷＥ
Ｂの信号確定→クロック信号ＣＬＫ立上り→プリチャー
ジ終了→ＷＬ［ｋ］立上り→読出しデータ出力信号ＯＵ
Ｔ［ｉ］出力の動作順である。一方、書込みモード時で
の動作シーケンスは、クロック信号ＣＬＫ立下り→全デ
ジット線対プリチャージ→クロック信号ＣＬＫ立上り→
プリチャージ終了→選択されたワード線信号ＷＬ［ｋ］
の立上り→書込みデータ入力信号ＩＮ［ｉ］入力の動作
順である。
ロック信号ＣＬＫ立下り→全デジット線対プリチャージ
→アドレス信号ＡＤｊ，ライトイネーブルバー信号ＷＥ
Ｂの信号確定→クロック信号ＣＬＫ立上り→プリチャー
ジ終了→ＷＬ［ｋ］立上り→読出しデータ出力信号ＯＵ
Ｔ［ｉ］出力の動作順である。一方、書込みモード時で
の動作シーケンスは、クロック信号ＣＬＫ立下り→全デ
ジット線対プリチャージ→クロック信号ＣＬＫ立上り→
プリチャージ終了→選択されたワード線信号ＷＬ［ｋ］
の立上り→書込みデータ入力信号ＩＮ［ｉ］入力の動作
順である。
【０００７】このように、前述の方式では、クロック信
号ＣＬＫの立上り前に全てのデジット線対のプリチャー
ジを完了するため、クロック信号ＣＬＫの立上りから読
出しデータ出力信号ＯＵＴ［ｉ］にデータ出力までの時
間ｔａｃｃ（アクセスタイム）が、プリチャージ時間を
含まず、短縮可能である。このような従来方式は、一般
に高速動作を目的としたＳＲＡＭ回路に適用されてい
る。一方、この方式では、クロック信号ＣＬＫが“Ｌｏ
ｗ”レベルの間、すなわちアドレス確定前にプリチャー
ジを行うため、カラム選択されないデジット線対に対し
てもプリチャージが行われる。これにより、プリチャー
ジに要する消費電力は増大し、例えば０．５μｍルール
で設計された１０８８ワード×２４ビット構成のＳＲＡ
Ｍの場合、全消費電力に占める割合は約５０％に達す
る。
号ＣＬＫの立上り前に全てのデジット線対のプリチャー
ジを完了するため、クロック信号ＣＬＫの立上りから読
出しデータ出力信号ＯＵＴ［ｉ］にデータ出力までの時
間ｔａｃｃ（アクセスタイム）が、プリチャージ時間を
含まず、短縮可能である。このような従来方式は、一般
に高速動作を目的としたＳＲＡＭ回路に適用されてい
る。一方、この方式では、クロック信号ＣＬＫが“Ｌｏ
ｗ”レベルの間、すなわちアドレス確定前にプリチャー
ジを行うため、カラム選択されないデジット線対に対し
てもプリチャージが行われる。これにより、プリチャー
ジに要する消費電力は増大し、例えば０．５μｍルール
で設計された１０８８ワード×２４ビット構成のＳＲＡ
Ｍの場合、全消費電力に占める割合は約５０％に達す
る。
【０００８】そこで、低消費電力を実現する半導体装置
として、たとえば、特公平２−１４６１８３号公報に記
載されている半導体装置が提案されている。図１０は、
この特公平２−１４６１８３号公報に開示された半導体
装置を示すブロック図である。図１０を参照すると、こ
の半導体装置は、プリチャージ用のセレクタユニット１
０１を有している。このプリチャージ用セレクタユニッ
ト１０１は、カラムセレクトされたデジット線対に対応
するプリチャージ回路のみ選択する。これにより、アド
レス入力信号により選択されたデジット線対のみを対象
としたプリチャージ動作が可能となり、８カラム構成の
場合では図８に示す従来方式に比べ、プリチャージに要
する消費電力を約１／８に削減可能である。
として、たとえば、特公平２−１４６１８３号公報に記
載されている半導体装置が提案されている。図１０は、
この特公平２−１４６１８３号公報に開示された半導体
装置を示すブロック図である。図１０を参照すると、こ
の半導体装置は、プリチャージ用のセレクタユニット１
０１を有している。このプリチャージ用セレクタユニッ
ト１０１は、カラムセレクトされたデジット線対に対応
するプリチャージ回路のみ選択する。これにより、アド
レス入力信号により選択されたデジット線対のみを対象
としたプリチャージ動作が可能となり、８カラム構成の
場合では図８に示す従来方式に比べ、プリチャージに要
する消費電力を約１／８に削減可能である。
【０００９】
【発明が解決しようとする課題】しかし、特公平２−１
４６１８３号公報に記載された半導体装置は、非選択デ
ジット線対の相補デジット線間の電位差が最大でおよそ
電源電圧Ｖｄｄまで増大するため、次のような安定動作
上の問題がある。
４６１８３号公報に記載された半導体装置は、非選択デ
ジット線対の相補デジット線間の電位差が最大でおよそ
電源電圧Ｖｄｄまで増大するため、次のような安定動作
上の問題がある。
【００１０】この問題について、８カラム構成のシング
ルポートＳＲＡＭを例に、図面を参照し説明する。図１
１，１２は、１ビット分の機能ブロックの書込み時動
作，読出し時動作を説明する説明図であり、ここでは、
カラムセレクタ１４１，ｒｏｗデコーダ１２１で選択さ
れるデジット線ｘ（ｘ＝ａ〜ｈ），ワード線ｙ（ｙ＝Ｗ
Ｌ［１］〜ＷＬ［ｍ／８］）により指定されるＲＡＭセ
ルを（ｘ，ｙ）と表記する。図１１は、書込み時にデジ
ット線対１６０ａ，ワード線ＷＬ［１］が選択され、Ｒ
ＡＭセル（ａ，ＷＬ［１］）にＩＮ端子より入力される
データが書き込まれる様子を示している。また、図１２
は、読込み時にデジット線１６０ｇ，ワード線ＷＬ［ｍ
／８］が選択され、ＲＡＭセル（ｇ，ＷＬ［ｍ／８］）
の保持データがＯＵＴ端子に読み出される様子を示して
いる。また、図１３は、図１１，１２の書込み時動作，
読出し時動作が順に連続して起きた場合の動作を示す波
形図である。
ルポートＳＲＡＭを例に、図面を参照し説明する。図１
１，１２は、１ビット分の機能ブロックの書込み時動
作，読出し時動作を説明する説明図であり、ここでは、
カラムセレクタ１４１，ｒｏｗデコーダ１２１で選択さ
れるデジット線ｘ（ｘ＝ａ〜ｈ），ワード線ｙ（ｙ＝Ｗ
Ｌ［１］〜ＷＬ［ｍ／８］）により指定されるＲＡＭセ
ルを（ｘ，ｙ）と表記する。図１１は、書込み時にデジ
ット線対１６０ａ，ワード線ＷＬ［１］が選択され、Ｒ
ＡＭセル（ａ，ＷＬ［１］）にＩＮ端子より入力される
データが書き込まれる様子を示している。また、図１２
は、読込み時にデジット線１６０ｇ，ワード線ＷＬ［ｍ
／８］が選択され、ＲＡＭセル（ｇ，ＷＬ［ｍ／８］）
の保持データがＯＵＴ端子に読み出される様子を示して
いる。また、図１３は、図１１，１２の書込み時動作，
読出し時動作が順に連続して起きた場合の動作を示す波
形図である。
【００１１】図１３に示すように、図１１，１２の書込
み時動作，読出し時動作がクロック信号のサイクル期間
Ｃ，Ｄの順に連続して起きた場合、クロック信号のサイ
クル期間Ｃに選択されていたデジット線１６０ａは、次
のサイクル期間Ｄでは選択されないため、プリチャージ
が行われない。よって、サイクル期間Ｄにおいて、デジ
ット線対１６０ａ間には、サイクル期間Ｃの書込みモー
ドに与えられた電位差が図１３に示すように残ったまま
となる。このとき、非選択デジット線対１６０ａと選択
されたワード線ＷＬ［ｍ／８］に接続するＲＡＭセル
（ａ，ＷＬ［ｍ／８］）の保持データが、サイクル期間
Ｃに書き込まれたデータと反対のデータを保持している
場合、同セルの保持データは、デジット線対１６０ａの
相補デジット線間に残存する電位差によりデータの反転
する可能性がある。
み時動作，読出し時動作がクロック信号のサイクル期間
Ｃ，Ｄの順に連続して起きた場合、クロック信号のサイ
クル期間Ｃに選択されていたデジット線１６０ａは、次
のサイクル期間Ｄでは選択されないため、プリチャージ
が行われない。よって、サイクル期間Ｄにおいて、デジ
ット線対１６０ａ間には、サイクル期間Ｃの書込みモー
ドに与えられた電位差が図１３に示すように残ったまま
となる。このとき、非選択デジット線対１６０ａと選択
されたワード線ＷＬ［ｍ／８］に接続するＲＡＭセル
（ａ，ＷＬ［ｍ／８］）の保持データが、サイクル期間
Ｃに書き込まれたデータと反対のデータを保持している
場合、同セルの保持データは、デジット線対１６０ａの
相補デジット線間に残存する電位差によりデータの反転
する可能性がある。
【００１２】また、このように、書込みモード時に選択
されたデジット線対が次のサイクルで選択されなかった
場合、書込みモード時に選択されたデジット線対の相補
デジット線には書込み時の電位が残る。そのため、前記
デジット線対に接続する選択されたワード線上のＲＡＭ
セルのデータは、同デジット線対の相補デジット線間の
残存電位差により破壊の恐れがある。
されたデジット線対が次のサイクルで選択されなかった
場合、書込みモード時に選択されたデジット線対の相補
デジット線には書込み時の電位が残る。そのため、前記
デジット線対に接続する選択されたワード線上のＲＡＭ
セルのデータは、同デジット線対の相補デジット線間の
残存電位差により破壊の恐れがある。
【００１３】さらに、同じ非選択デジット線対に接続す
るＲＡＭセルにおいて、同じワード線が長時間選択され
るまたは、同じデータを保持したＲＡＭセルに接続する
ワード線が選択され続けた場合、このデジット線対の相
補デジット線間の電位差は増大し、同デジット線対に読
み出されるデータと反対のデータを保持しているＲＡＭ
セルのデータが破壊される可能性がある。
るＲＡＭセルにおいて、同じワード線が長時間選択され
るまたは、同じデータを保持したＲＡＭセルに接続する
ワード線が選択され続けた場合、このデジット線対の相
補デジット線間の電位差は増大し、同デジット線対に読
み出されるデータと反対のデータを保持しているＲＡＭ
セルのデータが破壊される可能性がある。
【００１４】以上、従来技術で生じる問題を同期式ＳＲ
ＡＭを例に説明してきたが、同様の問題は、非同期式Ｓ
ＲＡＭの場合にも起こり得ることは言うまでもない。
ＡＭを例に説明してきたが、同様の問題は、非同期式Ｓ
ＲＡＭの場合にも起こり得ることは言うまでもない。
【００１５】したがって、本発明の目的は、プリチャー
ジ方式のスタティック型半導体記憶装置の動作を安定化
することにある。
ジ方式のスタティック型半導体記憶装置の動作を安定化
することにある。
【００１６】
【課題を解決するための手段】そのため、本発明は、各
カラムアドレス入力信号の値が確定した後、これらカラ
ムアドレス入力信号により選択されたデジット線対のみ
をプリチャージし、データの読出しまたは書込みを行う
スタティック型の半導体記憶装置において、前記デジッ
ト線対のプリチャージ期間外に全デジット線対の各相補
デジット線をそれぞれ等電位にするイコライズ手段を備
えている。
カラムアドレス入力信号の値が確定した後、これらカラ
ムアドレス入力信号により選択されたデジット線対のみ
をプリチャージし、データの読出しまたは書込みを行う
スタティック型の半導体記憶装置において、前記デジッ
ト線対のプリチャージ期間外に全デジット線対の各相補
デジット線をそれぞれ等電位にするイコライズ手段を備
えている。
【００１７】また、前記イコライズ手段が、前記データ
の読出しまたは書込みの動作サイクル内に少なくとも１
回活性化制御され、前記全デジット線対のイコライズ動
作をそれぞれ行っている。
の読出しまたは書込みの動作サイクル内に少なくとも１
回活性化制御され、前記全デジット線対のイコライズ動
作をそれぞれ行っている。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は、本発明の半導体記憶装置
の実施形態１を示すブロック図である。図１を参照する
と、本実施形態の半導体記憶装置は、図８の従来の半導
体記憶装置と同じく、ｍワード×ｎビット，ｐカラム構
成の同期式シングルポートＳＲＡＭである。このｍワー
ド×ｎビットのＳＲＡＭ回路全体では、１ビット分の機
能ブロック１９０をｎ個備え、アドレスラッチユニット
１３０，ｒｏｗデコーダユニット１２１，カラムデコー
ダユニット１４１，イコライズコントロール１１１，イ
コライズドライバユニット１１２とを備えている。さら
に、１ビット分の機能ブロック１９０は、ＲＡＭセルを
ｐ×（ｍ／ｐ）にアレイ配置したＲＡＭセルブロック１
２０，ｐ組のデジット線対から１組を選択するためのカ
ラムセレクタユニット１４０，プリチャージユニット１
００，センスアンプユニット１５０，ライトドライバユ
ニット１５１，デジット線対の相補デジット線を等電位
にするイコライズユニット１１０から構成されている。
して詳細に説明する。図１は、本発明の半導体記憶装置
の実施形態１を示すブロック図である。図１を参照する
と、本実施形態の半導体記憶装置は、図８の従来の半導
体記憶装置と同じく、ｍワード×ｎビット，ｐカラム構
成の同期式シングルポートＳＲＡＭである。このｍワー
ド×ｎビットのＳＲＡＭ回路全体では、１ビット分の機
能ブロック１９０をｎ個備え、アドレスラッチユニット
１３０，ｒｏｗデコーダユニット１２１，カラムデコー
ダユニット１４１，イコライズコントロール１１１，イ
コライズドライバユニット１１２とを備えている。さら
に、１ビット分の機能ブロック１９０は、ＲＡＭセルを
ｐ×（ｍ／ｐ）にアレイ配置したＲＡＭセルブロック１
２０，ｐ組のデジット線対から１組を選択するためのカ
ラムセレクタユニット１４０，プリチャージユニット１
００，センスアンプユニット１５０，ライトドライバユ
ニット１５１，デジット線対の相補デジット線を等電位
にするイコライズユニット１１０から構成されている。
【００１９】図２は、本実施形態の半導体記憶装置の動
作例を示す波形図である。この図の各波形は、入力信号
であるクロック信号ＣＬＫ，アドレス信号ＡＤｊ（１≦
ｊ≦［ｌｏｇ２ｍ］），ライトイネーブルバー信号ＷＥ
Ｂ，書込みデータ入力信号ＩＮ［ｉ］と、読出しデータ
出力信号ＯＵＴ［ｉ］と、内部信号であるプリチャージ
コントロール信号ＰＣ［ｉ］，イコライズコントロール
信号ＥＱ，ワード線信号ＷＬ［ｋ］（１≦ｋ≦ｍ／ｐ）
の信号変化の様子を示す。
作例を示す波形図である。この図の各波形は、入力信号
であるクロック信号ＣＬＫ，アドレス信号ＡＤｊ（１≦
ｊ≦［ｌｏｇ２ｍ］），ライトイネーブルバー信号ＷＥ
Ｂ，書込みデータ入力信号ＩＮ［ｉ］と、読出しデータ
出力信号ＯＵＴ［ｉ］と、内部信号であるプリチャージ
コントロール信号ＰＣ［ｉ］，イコライズコントロール
信号ＥＱ，ワード線信号ＷＬ［ｋ］（１≦ｋ≦ｍ／ｐ）
の信号変化の様子を示す。
【００２０】クロック信号ＣＬＫは、周期Ｔ，デューテ
ィー比５０％の信号である。アドレス信号ＡＤｊ，ライ
トイネーブルバー信号ＷＥＢは、クロック信号ＣＬＫの
立上り前に、それぞれアドレスセットアップタイムｔａ
ｓ，ライトイネーブルバー信号ＷＥＢセットアップタイ
ムｔｗｓで規定される時間までに確定する。また、プリ
チャージコントロール信号ＰＣ［ｉ］は、クロック信号
ＣＬＫの立上り後に変化し、カラム選択されたデジット
線対に接続するプリチャージユニット１００のみを活性
化し、カラム選択されたデジット線対のみがプリチャー
ジされる。また、イコライズコントロール信号ＥＱが
“Ｈｉｇｈ”レベルのときに、コライズユニット１１０
により、デジット線対の相補デジット線電位がイコライ
ズされる。
ィー比５０％の信号である。アドレス信号ＡＤｊ，ライ
トイネーブルバー信号ＷＥＢは、クロック信号ＣＬＫの
立上り前に、それぞれアドレスセットアップタイムｔａ
ｓ，ライトイネーブルバー信号ＷＥＢセットアップタイ
ムｔｗｓで規定される時間までに確定する。また、プリ
チャージコントロール信号ＰＣ［ｉ］は、クロック信号
ＣＬＫの立上り後に変化し、カラム選択されたデジット
線対に接続するプリチャージユニット１００のみを活性
化し、カラム選択されたデジット線対のみがプリチャー
ジされる。また、イコライズコントロール信号ＥＱが
“Ｈｉｇｈ”レベルのときに、コライズユニット１１０
により、デジット線対の相補デジット線電位がイコライ
ズされる。
【００２１】読出し時での動作シーケンスは、ワード線
信号ＷＬ［ｋ］立下り→イコライズ開始→クロック信号
ＣＬＫ立上り→イコライズ終了→プリチャージ開始→プ
リチャージ終了→ワード線信号ＷＬ［ｋ］立上り→読出
しデータ出力信号ＯＵＴ［ｉ］出力の動作順となる。一
方、書込み時での動作シーケンスは、ワード線信号ＷＬ
［ｋ］立下り→イコライズ開始→クロック信号ＣＬＫ立
上り→イコライズ終了→プリチャージ開始→プリチャー
ジ終了→ワード線信号ＷＬ［ｋ］立上り→書込みデータ
入力信号ＩＮ［ｉ］入力の動作順となる。また、書込み
時のプリチャージを行わない場合には、ワード線信号Ｗ
Ｌ［ｋ］立下り→イコライズ開始→クロック信号ＣＬＫ
立上り→イコライズ終了→ワード線信号ＷＬ［ｋ］立上
り→書込みデータ入力信号ＩＮ［ｉ］入力の動作順とす
ることも可能である。
信号ＷＬ［ｋ］立下り→イコライズ開始→クロック信号
ＣＬＫ立上り→イコライズ終了→プリチャージ開始→プ
リチャージ終了→ワード線信号ＷＬ［ｋ］立上り→読出
しデータ出力信号ＯＵＴ［ｉ］出力の動作順となる。一
方、書込み時での動作シーケンスは、ワード線信号ＷＬ
［ｋ］立下り→イコライズ開始→クロック信号ＣＬＫ立
上り→イコライズ終了→プリチャージ開始→プリチャー
ジ終了→ワード線信号ＷＬ［ｋ］立上り→書込みデータ
入力信号ＩＮ［ｉ］入力の動作順となる。また、書込み
時のプリチャージを行わない場合には、ワード線信号Ｗ
Ｌ［ｋ］立下り→イコライズ開始→クロック信号ＣＬＫ
立上り→イコライズ終了→ワード線信号ＷＬ［ｋ］立上
り→書込みデータ入力信号ＩＮ［ｉ］入力の動作順とす
ることも可能である。
【００２２】次に、本実施形態のの半導体記憶装置にお
いて、上述の書込み時，読出し時での動作シーケンスが
順に連続して起きた場合の動作について、図面を参照し
説明する。
いて、上述の書込み時，読出し時での動作シーケンスが
順に連続して起きた場合の動作について、図面を参照し
説明する。
【００２３】図３，４は、１ビット分の機能ブロックの
書込み時動作，読出し時動作を説明する説明図であり、
ここでは、カラムセレクタ１４１，ｒｏｗデコーダ１２
１で選択されるデジット線ｘ（ｘ＝ａ〜ｈ），ワード線
ｙ（ｙ＝ＷＬ［１］〜ＷＬ［ｍ／８］）により指定され
るＲＡＭセルを（ｘ，ｙ）と表記する。図３は、書込み
時にデジット線対１６０ａ，ワード線ＷＬ［１］が選択
され、ＲＡＭセル（ａ，ＷＬ［１］）にＩＮ端子より入
力されるデータが書き込まれる様子を示している。ま
た、図４は、読込み時にデジット線１６０ｇ，ワード線
ＷＬ［ｍ／８］が選択され、ＲＡＭセル（ｇ，ＷＬ［ｍ
／８］）の保持データがＯＵＴ端子に読み出される様子
を示している。また、図５は、図３，４の書込み時動
作，読出し時動作が順に連続したサイクルで起きた場合
の動作を示す波形図である。
書込み時動作，読出し時動作を説明する説明図であり、
ここでは、カラムセレクタ１４１，ｒｏｗデコーダ１２
１で選択されるデジット線ｘ（ｘ＝ａ〜ｈ），ワード線
ｙ（ｙ＝ＷＬ［１］〜ＷＬ［ｍ／８］）により指定され
るＲＡＭセルを（ｘ，ｙ）と表記する。図３は、書込み
時にデジット線対１６０ａ，ワード線ＷＬ［１］が選択
され、ＲＡＭセル（ａ，ＷＬ［１］）にＩＮ端子より入
力されるデータが書き込まれる様子を示している。ま
た、図４は、読込み時にデジット線１６０ｇ，ワード線
ＷＬ［ｍ／８］が選択され、ＲＡＭセル（ｇ，ＷＬ［ｍ
／８］）の保持データがＯＵＴ端子に読み出される様子
を示している。また、図５は、図３，４の書込み時動
作，読出し時動作が順に連続したサイクルで起きた場合
の動作を示す波形図である。
【００２４】図５に示すように、図３，４の書込み時動
作，読出し時動作がクロック信号のサイクル期間Ｃ，Ｄ
の順に連続して起きた場合、クロック信号のサイクル期
間Ｃに選択されていたデジット線１６０ａの相補デジッ
ト線電位は、次のサイクル期間Ｄまでにイコライズされ
る。この結果、ＲＡＭセル（ａ，ＷＬ［１］）に書き込
まれたデータと反対のデータを保持しているＲＡＭセル
（ａ，ＷＬ［ｍ／８］）では、デジット線対１６０ａの
相補デジット線間の電位差が低減されるため、データ反
転が生じない。
作，読出し時動作がクロック信号のサイクル期間Ｃ，Ｄ
の順に連続して起きた場合、クロック信号のサイクル期
間Ｃに選択されていたデジット線１６０ａの相補デジッ
ト線電位は、次のサイクル期間Ｄまでにイコライズされ
る。この結果、ＲＡＭセル（ａ，ＷＬ［１］）に書き込
まれたデータと反対のデータを保持しているＲＡＭセル
（ａ，ＷＬ［ｍ／８］）では、デジット線対１６０ａの
相補デジット線間の電位差が低減されるため、データ反
転が生じない。
【００２５】このように本実施例では、書込み動作終了
後、次の読出しまたは書込み動作開始前までにデジット
線対のイコライズが行われるため、ＲＡＭセルの保持デ
ータの破壊は起こらず、動作の安定化を図ることができ
る。
後、次の読出しまたは書込み動作開始前までにデジット
線対のイコライズが行われるため、ＲＡＭセルの保持デ
ータの破壊は起こらず、動作の安定化を図ることができ
る。
【００２６】図６は、本発明の半導体記憶装置の実施形
態２を示すブロック図である。図６を参照すると、本実
施形態の半導体記憶装置は、ｍワード×ｎビット，ｐカ
ラム構成の非同期式シングルポートＳＲＡＭである。こ
の非同期式シングルポートＳＲＡＭと図１の同期式シン
グルポートＳＲＡＭとの主な相違点は、コントロールユ
ニット２００を備え、このコントロールユニット２００
が、内部信号を出力しＳＲＡＭ回路内の各ブロックの制
御を行うことにある。本発明の特徴であるイコライズド
ライバ１１２も、このコントロールユニット２００によ
り直接制御される。したがって、各ブロック構成につい
て重複説明を省略する。
態２を示すブロック図である。図６を参照すると、本実
施形態の半導体記憶装置は、ｍワード×ｎビット，ｐカ
ラム構成の非同期式シングルポートＳＲＡＭである。こ
の非同期式シングルポートＳＲＡＭと図１の同期式シン
グルポートＳＲＡＭとの主な相違点は、コントロールユ
ニット２００を備え、このコントロールユニット２００
が、内部信号を出力しＳＲＡＭ回路内の各ブロックの制
御を行うことにある。本発明の特徴であるイコライズド
ライバ１１２も、このコントロールユニット２００によ
り直接制御される。したがって、各ブロック構成につい
て重複説明を省略する。
【００２７】図７は、図６の半導体記憶装置の動作例を
示す波形図である。この図の各波形は、入力信号である
ライトイネーブルバー信号ＷＥＢ，書込みデータ入力信
号ＩＮ［ｉ］，読出しデータ出力信号ＯＵＴ［ｉ］と、
回路内部で生成するイコライズ制御信号ＥＱ，プリチャ
ージ制御信号ＰＣ［ｉ］，ワード線信号ＷＬ［ｋ］の様
子を示している。図７を参照し、本実施形態の半導体記
憶装置の動作について説明を続ける。
示す波形図である。この図の各波形は、入力信号である
ライトイネーブルバー信号ＷＥＢ，書込みデータ入力信
号ＩＮ［ｉ］，読出しデータ出力信号ＯＵＴ［ｉ］と、
回路内部で生成するイコライズ制御信号ＥＱ，プリチャ
ージ制御信号ＰＣ［ｉ］，ワード線信号ＷＬ［ｋ］の様
子を示している。図７を参照し、本実施形態の半導体記
憶装置の動作について説明を続ける。
【００２８】読出し時での動作シーケンスは、ワード線
信号ＷＬ［ｋ］立下り→イコライズ開始→アドレス信号
ＡＤｊ入力→イコライズ終了→プリチャージ開始→プリ
チャージ終了→ワード線信号ＷＬ［ｋ］立上り→読出し
データ出力信号ＯＵＴ［ｉ］出力の動作順となる。一
方、書込み時での動作シーケンスは、ワード線信号ＷＬ
［ｋ］立下り→イコライズ開始→アドレス信号ＡＤｊ入
力→イコライズ終了→プリチャージ開始→プリチャージ
終了→ワード線信号ＷＬ［ｋ］立上り→書込みデータ入
力信号ＩＮ［ｉ］入力の動作順となる。また、書込み時
にプリチャージを行わない方式の場合、書込み時の動作
シーケンスは、ワード線信号ＷＬ［ｋ］立下り→イコラ
イズ開始→アドレス信号ＡＤｊ入力→イコライズ終了→
ワード線信号ＷＬ［ｋ］立上り→書込みデータ入力信号
ＩＮ［ｉ］入力の動作順とすることで実現可能である。
信号ＷＬ［ｋ］立下り→イコライズ開始→アドレス信号
ＡＤｊ入力→イコライズ終了→プリチャージ開始→プリ
チャージ終了→ワード線信号ＷＬ［ｋ］立上り→読出し
データ出力信号ＯＵＴ［ｉ］出力の動作順となる。一
方、書込み時での動作シーケンスは、ワード線信号ＷＬ
［ｋ］立下り→イコライズ開始→アドレス信号ＡＤｊ入
力→イコライズ終了→プリチャージ開始→プリチャージ
終了→ワード線信号ＷＬ［ｋ］立上り→書込みデータ入
力信号ＩＮ［ｉ］入力の動作順となる。また、書込み時
にプリチャージを行わない方式の場合、書込み時の動作
シーケンスは、ワード線信号ＷＬ［ｋ］立下り→イコラ
イズ開始→アドレス信号ＡＤｊ入力→イコライズ終了→
ワード線信号ＷＬ［ｋ］立上り→書込みデータ入力信号
ＩＮ［ｉ］入力の動作順とすることで実現可能である。
【００２９】このようなイコライズ動作により、図３に
示すようなＲＡＭセル（ａ，ＷＬ［１］）にデータが書
き込まれた後、図４に示すような読出し動作でＲＡＭセ
ル（ｇ，ＷＬ［ｍ／８］）からデータが読み出される場
合、同期式ＳＲＡＭと時と同様に読出し時においてデジ
ット線対１６０ａの相補デジット線電位は、イコライズ
される。
示すようなＲＡＭセル（ａ，ＷＬ［１］）にデータが書
き込まれた後、図４に示すような読出し動作でＲＡＭセ
ル（ｇ，ＷＬ［ｍ／８］）からデータが読み出される場
合、同期式ＳＲＡＭと時と同様に読出し時においてデジ
ット線対１６０ａの相補デジット線電位は、イコライズ
される。
【００３０】この結果、非選択デジット１６０ａに接続
するＲＡＭセル（ａ，ＷＬ［ｍ／８］）に書込み時のデ
ータと反対であっても、そのデータの破壊は起きない。
このように非同期式ＳＲＡＭにおいても、書込み動作
後、次の読出しまたは書込み動作開始前にデジット線対
のイコライズが行われるため、同様にＲＡＭセルの保持
データの破壊は起こらず、動作の安定化を図ることがで
きる。
するＲＡＭセル（ａ，ＷＬ［ｍ／８］）に書込み時のデ
ータと反対であっても、そのデータの破壊は起きない。
このように非同期式ＳＲＡＭにおいても、書込み動作
後、次の読出しまたは書込み動作開始前にデジット線対
のイコライズが行われるため、同様にＲＡＭセルの保持
データの破壊は起こらず、動作の安定化を図ることがで
きる。
【００３１】
【発明の効果】以上説明したように、本発明は、アドレ
ス確定後カラム選択された選択デジット線対のみをプリ
チャージする方式のスタティック型の半導体記憶装置に
おいて、全てのデジット線対の相補デジット線電位をイ
コライズする回路を設置し、データの書込みまたは読出
しの動作サイクル内に少なくとも１回動作するように制
御することにより、非選択デジット線対の相補デジット
線間の電位差をＲＡＭセルの保持データが反転しないレ
ベルにまで小さくでき、記憶素子の保持データ破壊を防
止できる。そのため、プリチャージ方式のスタティック
型半導体記憶装置において、低消費電力化および動作安
定化を両立させることができるなどの効果がある。
ス確定後カラム選択された選択デジット線対のみをプリ
チャージする方式のスタティック型の半導体記憶装置に
おいて、全てのデジット線対の相補デジット線電位をイ
コライズする回路を設置し、データの書込みまたは読出
しの動作サイクル内に少なくとも１回動作するように制
御することにより、非選択デジット線対の相補デジット
線間の電位差をＲＡＭセルの保持データが反転しないレ
ベルにまで小さくでき、記憶素子の保持データ破壊を防
止できる。そのため、プリチャージ方式のスタティック
型半導体記憶装置において、低消費電力化および動作安
定化を両立させることができるなどの効果がある。
【００３２】また、本発明は、マルチポートＳＲＡＭに
適用しても、同様の効果を得ることができる。
適用しても、同様の効果を得ることができる。
【図１】本発明の半導体記憶装置の実施形態１を示すブ
ロック図である。
ロック図である。
【図２】図１の半導体記憶装置の動作例を示す波形図で
ある。
ある。
【図３】図１の半導体記憶装置の１ビット分の機能ブロ
ックの書込み動作を説明する説明図である。
ックの書込み動作を説明する説明図である。
【図４】図１の半導体記憶装置の１ビット分の機能ブロ
ックの読出し動作を説明する説明図である。
ックの読出し動作を説明する説明図である。
【図５】図１の半導体記憶装置の書込み時から読出し時
への連続動作例を示す波形図である。
への連続動作例を示す波形図である。
【図６】本発明の半導体記憶装置の実施形態２を示すブ
ロック図である。
ロック図である。
【図７】図６の半導体記憶装置の動作例を示す波形図で
ある。
ある。
【図８】従来の半導体記憶装置の構成例１を示すブロッ
ク図である。
ク図である。
【図９】図８の従来の半導体記憶装置の動作例を示す波
形図である。
形図である。
【図１０】従来の半導体記憶装置の構成例２を示すブロ
ック図である。
ック図である。
【図１１】図１０の半導体記憶装置の１ビット分の機能
ブロックの書込み動作を説明する説明図である。
ブロックの書込み動作を説明する説明図である。
【図１２】図１０の半導体記憶装置の１ビット分の機能
ブロックの読出し動作を説明する説明図である。
ブロックの読出し動作を説明する説明図である。
【図１３】図１０の半導体記憶装置の書込み時から読出
し時への連続動作例を示す波形図である。
し時への連続動作例を示す波形図である。
１００ プリチャージユニット １００ａ〜１００ｈ プリチャージ回路 １０１ プリチャージ用セレクタユニット １１０ イコライズユニット １１１ イコライズコントロールユニット １１２ イコライズドライバユニット １２０ 記憶素子（ＲＡＭセル） １２１ ｒｏｗデコーダユニット １３０ アドレスラッチユニット １４０ カラムセレクタユニット １４０ａ〜１４０ｈ セレクタ回路 １４１ カラムデコーダユニット １５０ センスアンプユニット １５１ ライトドライバユニット １６０ａ〜１６０ｈ デジット線対 １８０，１９０ １ビット分の機能ブロック ２００ コントロールユニット
Claims (2)
- 【請求項１】各カラムアドレス入力信号の値が確定した
後、これらカラムアドレス入力信号により選択されたデ
ジット線対のみをプリチャージし、データの読出しまた
は書込みを行うスタティック型の半導体記憶装置におい
て、前記デジット線対のプリチャージ期間外に全デジッ
ト線対の各相補デジット線をそれぞれ等電位にするイコ
ライズ手段を備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記イコライズ手段が、前記データの読
出しまたは書込みの動作サイクル内に少なくとも１回活
性化制御され、前記全デジット線対のイコライズ動作を
それぞれ行う、請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254434A JPH10106264A (ja) | 1996-09-26 | 1996-09-26 | 半導体記憶装置 |
| US08/934,854 US5841716A (en) | 1996-09-26 | 1997-09-22 | Static type semiconductor memory device having a digit-line potential equalization circuit |
| KR1019970049001A KR100258539B1 (ko) | 1996-09-26 | 1997-09-26 | 스태틱형 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254434A JPH10106264A (ja) | 1996-09-26 | 1996-09-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106264A true JPH10106264A (ja) | 1998-04-24 |
Family
ID=17264946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8254434A Pending JPH10106264A (ja) | 1996-09-26 | 1996-09-26 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841716A (ja) |
| JP (1) | JPH10106264A (ja) |
| KR (1) | KR100258539B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
| JP2007164888A (ja) * | 2005-12-13 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008152919A (ja) * | 2004-07-30 | 2008-07-03 | United Memories Inc | 少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法 |
| JP2009543269A (ja) * | 2006-07-07 | 2009-12-03 | エス． アクア セミコンダクター， エルエルシー | フロントエンドプリチャージを有するメモリ |
| JP2010080056A (ja) * | 2010-01-08 | 2010-04-08 | Renesas Technology Corp | スタティック型半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100279058B1 (ko) * | 1998-07-13 | 2001-01-15 | 윤종용 | 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 |
| JP2000149562A (ja) * | 1998-11-13 | 2000-05-30 | Nec Corp | メモリ装置 |
| JP2002184198A (ja) * | 2000-12-14 | 2002-06-28 | Hitachi Ltd | 半導体集積回路装置 |
| KR100548560B1 (ko) * | 2003-06-20 | 2006-02-02 | 주식회사 하이닉스반도체 | 메모리 장치용 비트라인 프리차지 신호 발생기 |
| US6909627B2 (en) * | 2003-08-14 | 2005-06-21 | Elite Semiconductor Memory Technology Inc. | Apparatus turning on word line decoder by reference bit line equalization |
| KR100721014B1 (ko) * | 2005-12-21 | 2007-05-22 | 삼성전자주식회사 | 반도체 메모리 장치의 제어수단 및 방법 |
| JP4984759B2 (ja) * | 2006-09-05 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR20100042072A (ko) * | 2008-10-15 | 2010-04-23 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146183A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体装置 |
| JP3255947B2 (ja) * | 1991-11-12 | 2002-02-12 | 株式会社日立製作所 | 半導体装置 |
| KR970011971B1 (ko) * | 1992-03-30 | 1997-08-08 | 삼성전자 주식회사 | 반도체 메모리 장치의 비트라인 프리차아지회로 |
-
1996
- 1996-09-26 JP JP8254434A patent/JPH10106264A/ja active Pending
-
1997
- 1997-09-22 US US08/934,854 patent/US5841716A/en not_active Expired - Fee Related
- 1997-09-26 KR KR1019970049001A patent/KR100258539B1/ko not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
| JP2008152919A (ja) * | 2004-07-30 | 2008-07-03 | United Memories Inc | 少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法 |
| JP2007164888A (ja) * | 2005-12-13 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2009543269A (ja) * | 2006-07-07 | 2009-12-03 | エス． アクア セミコンダクター， エルエルシー | フロントエンドプリチャージを有するメモリ |
| JP2010080056A (ja) * | 2010-01-08 | 2010-04-08 | Renesas Technology Corp | スタティック型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841716A (en) | 1998-11-24 |
| KR100258539B1 (ko) | 2000-06-15 |
| KR19980025009A (ko) | 1998-07-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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