JPH0652700A - 半導体記憶回路の診断方法および半導体記憶素子 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセルが集積された半導体記憶回路の良
不良の判定を簡単化する。 【構成】 半導体記憶素子内に、半導体記憶回路１から
新たに読み出されたデータと前の演算結果とで再帰的に
演算を行う演算回路２と、その結果を格納するフリップ
フロップ３とを備え、書込み読出し試験時には、あるア
ドレス範囲に対して最終的にフリップフロップ３に格納
された演算結果を正解値と比較してその半導体記憶回路
の良不良を判定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリセルが集積された
半導体記憶回路（以下単に「記憶回路」という」の動作
試験に利用する。

【０００２】

【従来の技術】図５は従来の半導体記憶素子を示すブロ
ック構成図である。

【０００３】従来の半導体記憶素子は、記憶容量分のメ
モリセルを主要回路とする記憶回路１を備え、この記憶
回路１にアクセスアドレスを指定するためのアドレス端
子（図示せず）と、記憶回路１へのアクセスモードが書
込みか読出しかを指定する書込入力端子７と、書込みの
場合には外部からの書込データを入力し、読出しの場合
には記憶回路１から外部へ読出データを出力するデータ
入出力端子４とが設けられる。

【０００４】図６は従来例の書込みおよび読出し試験の
動作タイミングを示す。

【０００５】この試験では書込みと読出しとをサイクル
タイムＴ３で繰り返すが、読出しの場合には、外部回路
での正解値比較（テスターチェック）の時間が含まれて
いる。

【０００６】

【発明が解決しようとする課題】従来例に示した半導体
記憶素子では、記憶回路への書込みおよび読出し試験を
アドレス毎に逐次、「書込み」−「読出し」−「正解値
と読出データとの比較」というステップを繰り返すた
め、単に良品か不良品かを選別するだけでも多大な試験
時間を要する問題があった。

【０００７】この問題は、微細化技術の進歩と共に大容
量化している半導体記憶素子にとってコスト増の一要因
として重大な重要性が増してきている。

【０００８】本発明は、このような課題を解決し、短い
時間で試験を行うことのできる半導体記憶回路の診断方
法を提供し、さらにそのような診断を行うための回路が
内蔵された半導体記憶素子を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明の第一の観点は半
導体記憶回路の診断方法であり、半導体記憶回路のアド
レス毎にデータの書込みおよび読出しを行ってその半導
体記憶回路を診断する半導体記憶回路の診断方法におい
て、新しく読み出されたデータと前の演算結果とからあ
らかじめ定められた演算を再帰的に行い、この再帰的な
演算の最終結果によりその半導体記憶回路の良不良を判
定することを特徴とする。

【００１０】本発明の第二の観点はこの診断方法に適し
た半導体記憶素子であり、二つの入力の一方に半導体記
憶回路から読み出されたデータが入力される演算回路
と、この演算回路の出力信号を一時的に蓄えて演算回路
の他方の入力に供給する出力フリップフロップと、この
出力フリップフロップの動作クロックが入力されるクロ
ック入力端子と、この出力フリップフロップの出力が接
続される演算結果出力端子とを備えたことを特徴とす
る。

【００１１】半導体記憶回路と演算回路との間に、出力
フリップフロップとは異なるクロック位相で動作する入
力フリップフロップを備えることがさらによい。この場
合、クロック入力端子に入力されたクロックを入力フリ
ップフロップまたは出力フリップフロップの一方に入力
し、他方にはそのクロックをインバータで極性反転させ
て入力すればよい。

【００１２】

【作用】アドレス毎にデータの書込みおよび読出しを行
って個々のアドレスに対する良不良の判定を繰り返すの
ではなく、ある範囲のアドレス領域に対して書込みおよ
び読出しを繰り返し、読み出したデータに再帰的な演
算、すなわち前の演算結果と新しいデータとの演算を行
い、最終的な演算結果が正しいか否かによりそのアドレ
ス領域の全体としての良不良を判定する。本発明の方法
は、素子の良品または不良品を選別する場合には試験時
間が短く非常に有効である。

【００１３】

【実施例】次に本発明の実施例を図面を参照して説明す
る。

【００１４】図１は本発明の第一実施例を示すブロック
構成図である。

【００１５】この半導体記憶素子は、メモリセルが集積
された記憶回路１と、この記憶回路１のアドレスを指定
するデータが入力されるアドレス端子（図示せず）と、
この記憶回路１に書き込むデータの入力および読み出し
たデータの出力を行うデータ入出力端子４と、この記憶
回路１にデータを書き込むのか読み出すのかを指定する
信号が入力される書込入力端子７とを備える。ここで本
実施例の特徴とするところは、二つの入力の一方に記憶
回路１から読み出されたデータが入力される演算回路２
と、この演算回路２の出力信号を一時的に蓄えて演算回
路２の二つの入力の他方に供給するフリップフロップ３
と、このフリップフロップ３の動作クロックが入力され
るクロック入力端子６と、このフリップフロップ３の出
力が接続される演算結果出力端子５とを一つのパッケー
ジ内に備えたことにある。

【００１６】記憶回路１は、この半導体記憶素子の記憶
容量分のメモリセルを主要回路とし、外部から与えられ
たアドレスに応じてデータの書込みまたは読出しを行
う。動作モードの指示は外部から書込入力端子７に入力
され、この書込入力端子７の信号レベルが「高」であれ
ば記憶回路１は書込みを、「低」であれば読出しをそれ
ぞれ行う。書込みの場合には、外部からデータ入力端子
４に書込データが入力され、それを記憶回路１に書き込
む。読出しの場合には、記憶回路１からデータ入出力端
子４に読出データが出力され、さらに外部に出力され
る。

【００１７】演算回路２は、記憶回路１からの入出力デ
ータ信号１０１と、以前の演算結果である演算結果信号
３０１とを入力とし、この二つの入力に対してあらかじ
め定められた演算を行って演算回路出力信号２０１をフ
リップフロック３に出力する。演算回路２で行う演算と
しては、論理和、論理積、排他的論理和などの簡単な論
理演算が便利である。フリップフロップ３は、外部から
クロック入力端子６に入力されたクロックをクロック信
号６０１として入力し、その立ち上がりタイミングで演
算回路出力信号２０１を格納し、演算結果信号３０１と
して演算回路２と演算結果出力端子５とへ出力する。演
算結果出力端子５の信号はさらに外部に出力され、その
素子が良品であるか不良品であるか判定される。

【００１８】この構成では、演算結果信号３０１が記憶
回路１からデータを読み出すごとに得られるが、個々の
出力についてその正否を検査する必要はなく、あるアド
レス範囲についての演算結果により、その範囲が全体と
して正常であるか否かを検査することができる。したが
って、書込みと読出しとを繰り返すサイクルタイムＴ１
は、アドレス毎に正解値と読出データとの比較を実行す
る必要がないため、従来例に示したサイクルタイムＴ３
より短くなる。

【００１９】図２は第一実施例の動作タイミングを示
す。

【００２０】この半導体記憶素子の書込みおよび読出し
試験は、書込みと読出しとをサイクルタイムＴ１で繰り
返す。書込信号７０１が「高」のとき、入出力データ信
号１０１として書込データＷＤｎ（ｎ＝１、２、…）が
入力され、「低」のとき、入出力データ信号１０１とし
て読出データＲＤｎ（ｎ＝１、２、…）が出力される。
演算回路２は、読出データＲＤｎとそれまでの再帰的演
算の結果である演算結果データＡＤｎ−１とを入力と
し、演算回路出力信号２０１として演算結果データＡＤ
ｎをフリップフロップ３に出力する。フリップフロップ
３は、サイクルタイムＴ１に同期したクロック信号６０
１の立ち上りタイミングで演算結果データＡＤｎを格納
する。クロック信号６０１の立ち上りと同時に、外部か
ら次のサイクルの書込信号７０１が立ち上がり、同様の
動作を繰り返す。したがって、この試験では、書込みと
読出しとを繰り返すことにより、再帰的演算の結果がフ
リップフロップ３に格納される。

【００２１】この試験では、演算結果出力端子５に接続
された外部装置により、演算結果信号３０１を検査す
る。すなわち、その演算結果信号３０１が外部装置で求
めた正解値と一致するか否かを比較することにより、そ
の半導体記憶回路の良不良を判定する。この検査では、
１アドレス毎に演算結果信号３０１を正解値と比較して
もよいが、まとまった複数のアドレス毎に正解値と比較
することが望ましい。また、複数の試験項目毎に正解値
と比較することも可能である。

【００２２】図３は本発明の第二実施例を示すブロック
構成図である。

【００２３】この実施例は、記憶回路１と演算回路２と
の間にフリップフロップ３とは異なるクロック位相で動
作するフリップフロップ８を備え、その出力８０１が演
算回路２に入力されることが第一実施例と異なる。ま
た、本実施例では、クロック位相をずらすため、クロッ
ク入力端子６とフリップフロップ３のクロック入力との
間にインバータ９を備える。フリップフロップ８は、記
憶回路１から読み出された入出力データ信号１０１をク
ロック信号６０１の立ち上がりで格納し、演算回路２へ
出力する。インバータ９は、クロック信号６０１の極性
を反転して負極性クロック信号９０１を発生し、これを
フリップフロップ３に入力する。

【００２４】図４はこの実施例の動作タイミングを示
す。この図は、図２に示したものと同等の書込みおよび
読出し試験時のタイミングを示す。

【００２５】この実施例では、演算回路２が記憶回路１
からの読出データを取り込むために必要な時間をフリッ
プフロップ８を設けることにより短縮し、演算回路２の
演算時間に合わせてフリップフロップ３のデータ格納タ
イミングの位相を送られている。したがって、第一実施
例のサイクル時間Ｔ１より短いサイクル時間Ｔ２で書込
みと読出しとを繰り返し実行することができる。この短
縮された時間は、演算回路２の動作時間にほぼ相当す
る。

【００２６】

【発明の効果】以上説明したように、本発明の半導体回
路の診断方法では、ある一定のアドレス領域、場合によ
っては全アドレスについて書込みおよび読出しを繰り返
し、その読出しデータについて前の演算結果との間で演
算を順次施し、最後の演算結果を正解値と比較する。こ
れにより、アドレス毎に個々に正解値と比較する場合に
比べて試験時間が３０％程度短縮される。

【００２７】また、本発明の半導体記憶素子は、このよ
うな診断方法を実行するための演算回路およびフリップ
フロップを備え、試験を容易にしている。さらに、演算
回路の入力にフリップフロップを設けると、試験時間を
さらに３０％程度短縮させることができる。

【００２８】本発明は、半導体記憶素子の良品と不良品
とを選別する試験に利用して特に有効である。

【図面の簡単な説明】

【図１】本発明の第一実施例を示すブロック構成図。

【図２】この実施例の動作タイミングを示す図。

【図３】本発明の第二実施例を示すブロック構成図。

【図４】この実施例の動作タイミングを示す図。

【図５】従来例の半導体記憶素子を示すブロック構成
図。

【図６】従来例の動作タイミングを示す図。

【符号の説明】

１ 記憶回路 ２ 演算回路 ３、８ フリップフロップ ４ データ入出力端子 ５ 演算結果出力端子 ６ クロック入力端子 ７ 書込入力端子 ９ インバータ １０１ 入出力データ信号 ２０１ 演算回路出力信号 ３０１ 演算結果信号 ６０１ クロック信号 ７０１ 書込信号 ８０１ 出力 ９０１ 負極性クロック信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体記憶回路のアドレス毎にデータの
   書込みおよび読出しを行ってその半導体記憶回路を診断
   する半導体記憶回路の診断方法において、 新しく読み出されたデータと前の演算結果とからあらか
   じめ定められた演算を再帰的に行い、 この再帰的な演算の最終結果によりその半導体記憶回路
   の良不良を判定することを特徴とする半導体記憶回路の
   診断方法。
2. 【請求項２】 メモリセルが集積された半導体記憶回路
   と、 この半導体記憶回路のアドレスを指定するデータが入力
   されるアドレス端子と、 この半導体記憶回路に書き込むデータの入力および読み
   出したデータの出力を行うデータ入出力端子と、 この半導体記憶回路にデータを書き込むのか読み出すの
   かを指定する信号が入力される書込入力端子とを備えた
   半導体記憶素子において、 二つの入力の一方に前記半導体記憶回路から読み出され
   たデータが入力される演算回路と、 この演算回路の出力信号を一時的に蓄えて前記二つの入
   力の他方に供給する出力フリップフロップと、 この出力フリップフロップの動作クロックが入力される
   クロック入力端子と、 この出力フリップフロップの出力が接続される演算結果
   出力端子とを備えたことを特徴とする半導体記憶素子。
3. 【請求項３】 前記半導体記憶回路と前記演算回路との
   間に前記出力フリップフロップとは異なるクロック位相
   で動作する入力フリップフロップを備えた請求項２記載
   の半導体記憶素子。