JPH0652901B2 - 複数の加入者間の直列デ−タ伝送回路装置 - Google Patents

複数の加入者間の直列デ−タ伝送回路装置

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JPH0652901B2
JPH0652901B2 JP62032576A JP3257687A JPH0652901B2 JP H0652901 B2 JPH0652901 B2 JP H0652901B2 JP 62032576 A JP62032576 A JP 62032576A JP 3257687 A JP3257687 A JP 3257687A JP H0652901 B2 JPH0652901 B2 JP H0652901B2
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data bus
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オツトー・ランク
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ジ−メンス・アクチエンゲゼルシヤフト
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特許請求の範囲第１項の上位概念に記載の、
複数の加入者間の直列データ伝送回路装置に関する。
従来の技術 この形式の回路装置は、雑誌Elektronik 6/23.3.1984
年,第24頁および12/15.6.1984年,第97および第98頁から
既に、公知である。
公知の回路装置は、それれデータ送信機およびデータ受
信機から成りかつ全二重または半二重作動に適してい
る、直列データ伝送のためのインターフェースモジュー
ルを含んでいる。半二重作動では、それぞれの加入者に
おいてデータ送信機の出力側は直接データ受信機の入力
側に接続されている。例えば計算機およびそこに接続さ
れている周辺機器とすることができる加入者は、データ
バスに接続されている。それぞれの加入者において、デ
ータ送信機およびデータ受信機は制御信号によって作動
状態または非作動状態に制御される。
作動状態にある送信機はその出力側において、入力側に
加わるデータ信号の論理レベルに依存する電圧を有する
低抵抗の電圧源となるので、いずれの時点においても常
にデータ送信機のみが作動状態をとることができる。
この目的のために、加入者のデータ送信機を作動制御す
る制御信号をすべての他の加入者に伝送しかつそこで、
データバスの占有期間中は作動制御を不可能にするため
に使用することができる。その際大概は、制御信号は制
御線またはデータバスに付加的に設けられている制御バ
スを介して伝送される。
特開昭５４−１１０７０４号公報により、加入者の相互
制御が付加的な制御線を用いることなくデータバスそれ
自体を介して行われ、かつこの制御はこのバスが他の加
入者により占有されていないときに加入者からバスへア
クセスすることができるように行われる回路装置が記載
されている。
公知の回路装置では、データバスが占有されていないと
き、すべてのデータ送信機はその出力側が高インピーダ
ンスである。この高インピーダンスの状態を制御の目的
のために利用することができるため、独自の制御線を必
要としない。
発明が解決しようとする問題点 本発明の課題は、冒頭に記載の回路装置を、加入者が簡
単な方法でデータバスの占有状態に関する情報を得るこ
とができるように、構成することである。
問題点を解決するための手段、発明の作用および発明の
効果 特許請求の範囲第１項に記載の直列データ伝送回路装置
は、データ線が占有状態にないときには、２つの心線が
少なくとも近似的に同じ電位、即ち基準電圧に対して同
じ電圧を有するという特性を有しいる。
本発明によりこの特性は回路装置を、前記データバスが
少なくとも１箇所において抵抗装置を備え、該抵抗装置
を用いてデータバスの各々の心線が抵抗を介して電圧源
に導かれており、前記識別回路は、基準電位に対する両
心線の電圧を評価する評価装置を含んでおり、かつ該評
価装置は、抵抗装置によって決められる電圧レベルにお
いて、第１の形式の出力信号を形成しかつ第１の前以て
決められた電圧かまたは第２の前以て決められた電圧に
おいて第２の形式の出力信号を形成しかつ評価装置の出
力信号は識別回路において、第２の形式の少なくとも１
つの出力信号が存在する場合に塞がり信号が形成される
ように、論理結合されるように構成することにより、有
利に利用される。
その際データ送信機は、加入者に直接に、あるいは有利
にはモデムを備えた伝送装置を用いて間接的に接続する
ことができる。
抵抗装置の抵抗は、少なくとも１つのデータ送信機が作
動状態にあるときには該データ送信機が、すべてのデー
タ送信機が非作動状態にあるときには電圧源が、データ
線の電位を決めるように、選定することができる。デー
タ線が、伝送すべきデータ信号の高いビットレートを考
慮して、データ線の特性インピーダンスのオーダにある
終端抵抗を備えていれば、抵抗装置の抵抗は終端抵抗に
比べて十分に低抵抗であるが、この範囲においては出来
るだけ高抵抗に選定されるべきである。終端抵抗が存在
しなければ、抵抗装置の抵抗は、データバスに接続され
ているモジュールの漏れ抵抗の並列接続に比べて十分に
低抵抗に選定されるべきである。
この構成の重要な利点は、識別回路を通例の形式の電子
回路から組み合わせて構成することができる点にある。
殊に、ＮＡＮＤ素子を後置接続したシュミットトリガを
使用することができる １つまたは複数のモデムを制御するための塞がり信号を
次のようにして使用すれば、特別有利である。即ち１つ
または複数のモデムの送信機をデータバスの占有状態に
依存して作動状態または非作動状態に制御するのであ
る。１つのモデムがデータバスを占有していると、他の
すべてのモデムのデータ送信機は、このために煩雑な制
御装置を有する切換装置を必要とすることなく、自動的
に作動状態に制御される。
データ送信機が、それぞれその一方の出力端子が基準電
位ないしアースに対して正の電位を有しかつ他方の出力
端子が負の電位を有するように構成されていれば、抵抗
装置を例えば、補助電圧としての基準電位に加えること
ができる。補助電圧として、データ送信機の出力端子が
とることができる２つの電圧のいずれかが選択されてい
れば、評価すべき２つの電圧に比較的大きな距離が生じ
るので、それらは一層容易に相互に区別される。
他方、作動状態において２つの出力端子の一方が前以て
決められた第１の電圧を有し、２つの出力端子の他方が
基準電位に対して同じ極性だが第１の電圧に比して大き
い、前以て決められた第２の電圧を有するデータ送信機
があり、この場合同様に異なった極性の出力電圧が得ら
れる。この種のものは殊に、インターフェースＲＳ４８
５，ＲＳ４２２または類似のもの用に構成されているイ
ンターフェースモジュールのデータ送信機である。イン
ターフェースＲＳ４８５は、２線式データバスを介した
半二重作動に対して周知であり、インターフェースＲＳ
４２２は、４線式のデータバスを介した全または半二重
作動に対して周知である。
特許請求の範囲第１項に記載のような回路装置にこの種
のデータ送信機を使用しかつ補助電圧として、少なくと
も２つの電圧を大きい方と同じ大きさである電圧を使用
すれば、データバスが占有されている場合常時、データ
バスの２つの心線の１つが２つの前以て決められた電圧
の小さい方に加わりかつデータバスが占有されていない
場合、２つの心線には２つの電圧の大きい方が印加され
ることになる。これにより有利にも、識別回路としてそ
の入力側が−必要に応じてレベル変換器を中間介挿して
−データバスの心線に接続されている唯一の論理結合素
子を使用するという可能性が生じる。殊に論理結合は、
塞がり信号が第２の形式の出力信号において形成される
ような仕方である。
その際回路装置を、特許請求の範囲第２項に記載のよう
に構成すると、有利である。
データ送信機が型名ＲＳ４８５，ＲＳ４２２または類似
のもののインターフェースに対する回路である場合に
は、有利には、殊にレベル変換器、シュミットトリガま
たは類似のものが前置接続されるに及ばない、ＣＭＯＳ
技術における論理結合素子が使用される。他方におい
て、２つのダイオードから成るＯＲ素子を備え、このＯ
Ｒ素子にトランジスタ段を介してインバータが接続され
ている識別回路を使用すれば、トランジスタ段に対して
設定されているバイアス電圧を相応に選択することによ
り、識別回路の応動しきい値をその都度の用途の固有の
状況に整合するという可能性が生じる。殊に、このよう
な仕方においてアースないし基準電位とはほんの僅かし
か異ならない応動しきい値が実現される。
特許請求の範囲第３項記載の構成は、電圧が例えば値零
に降下する、補助電圧の故障があっても、直列データ伝
送回路装置の機能には支障を来さないという利点が生じ
る。その際殊に、誤って占有状態が発生する可能性はな
い。
加入者は、データバスが既に他の加入者によって占有さ
れているときには、データバスをアクセスすることはで
きない。１つの加入者がデータバスを占有していると、
識別回路がこのことを検出する。しかしこの場合、この
加入者は以前としてデータバスを使用することができ
る。
加入者自体が、考察の作動状態において加入者の自動遮
断を防止する装置を含んでいないとき、塞がりに関する
判断基準を、データバスが他の加入者によって占有され
ているときにのみ、加入者に転送するようにすれば、効
果的である。
加入者においてデータ送信機は制御信号を用いて作動制
御されるので、この制御信号によって、バスの検出され
た占有が場合によって当該加入者自体から由来するもの
なのかどうかの判断基準が取り出される。このようにし
て、制御信号および占有判断基準の共通の評価または結
合によって、データバスが当該の加入者によって占有さ
れているのかまたは別の加入者によって占有されている
のかが、検出される。その際回路装置は有利には特許請
求の範囲第４項に記載のごとく構成される。
ＡＮＤ回路は−後に否定が行われるまたは否定が行われ
ない制御回路の形式次第で−、当該の加入者自体がデー
タバスを占有しているとき、判断基準“データバスは占
有されている”を阻止する。
特許請求の範囲第５項記載の、本発明の別の実施例にお
いて、有利にもノイズまたは切換過程により生ずるニー
ドルパルスを除去する装置が記載されている。その際シ
ュミットトリガは同時にＡＮＤ素子として用いられる。
特許請求の範囲第６項記載の構成は、シュミットトリガ
が同時にノイズを除去しかつ所望のＡＮＤ結合ないしＮ
ＡＮＤ結合を実現するという利点を有する。
本発明の別の有利な実施例は、特許請求の範囲第７項な
いし第９項に記載されている。
実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。
第１図には、直列データ伝送回路装置が図示されてい
る。２線バス６は、遠隔制御機器または遠隔制御装置の
複数の構成群を接続する。そのうち図には、デジタル構
成群Ｄおよび伝送構成群Ｕが図示されている。データバ
ス６の２つの心線６１および６２は、データ伝送の他
に、構成群の相互制御のために用いられる制御信号の交
換のためにも利用される。
デジタル構成群Ｄは、シーケンス制御のための装置であ
りかつ加入者１として、マイクロプロセッサによって制
御されるＵＳＡＲＴ１、インターフェースモジュール２
および識別回路３を含んでいる。
伝送構成群Ｕは、４線低周波伝送線８に接続されてい
る、送信機７１および受信機７２を有するモデム７、イ
ンターフェースモジュール２ａおよび識別回路３ａを含
んでいる。モデム７は例えば、ＦＭ送信機およびＦＭ受
信機から成る。低周波伝送線８は少なくとも１つの別の
加入者に導かれておりかつ図示の実施例では複数の局な
いし別の加入者を有する遠隔制御網の構成部分である。
伝送線は、入線８１および出線８２から成る４線式線路
である。必要に応じて、４線式線路の変わりに、２線式
線路を使用することもできる。この場合、送信機７１お
よび受信機７２は２線式線路に接続される。
バス６の２つの心線６１および６２に、別のデジタルお
よび／または伝送構成群を接続することができる。別の
構成群は例えば、特別な、通報の入力または出力装置で
ある。別の伝送構成群は、デジタル構成群または伝送構
成群からバス６に送出される直列データを伝送線および
そこに接続されている局に転送するために用いることが
できる。
構成群とデータ６との間のインターフェースとして、デ
ータ送信機２２ないし２２ａが非作動状態においてその
出力側が高抵抗である、マルチポイントバス形態に適し
ているインターフェースが用いられる。この種のインタ
ーフェースは例えば、インターフェースＲＳ４８５であ
る。
データバス６は−第１図とは異なって−公知のようにそ
の２つの端部をそれぞれ、２つの心線６１、６２間で、
特性インピーダンスを有する抵抗によって終端すること
ができる。
すべての加入者は、図示されていないアース接続体を介
して共通のアース電位に接続されている。
データバス６に接続するために、図にはデジタル構成群
Ｄおよび伝送構成群Ｕが図示されている構成群はそれぞ
れ、例えば型名ＳＮ７５１７６ａとすることができるイ
ンターフェースモジュール２ないし２ａを備えている。
デジタル構成群Ｄのインターフェースモジュール２にお
いて、データ送信機２２の出力端子ＡおよびＢは直接、
データ受信機２１の入力側に接続されている。端子Ａ
は、データバス６の心線６１に導かれており、端子Ｂ
は、心線６２に導かれている。
データ送信機２２およびデータ受信機２１はそれぞれ、
制御端子が共通の制御線Ｃに導かれており制御信号によ
って交互に作動および非作動に制御され、その結果同一
時点ではその都度データ送信機２２またはデータ受信機
２１のいずれかのみが作動していることになる。
伝送構成群Ｕのインターフェースモジュール２ａは、デ
ジタル構成群Ｄのインターフェースモジュール２と同様
に構成されている。データ送信機２２ａの出力側は直
接、データ受信機２１ａの入力側に接続されている。デ
ータ送信機２２ａおよびデータ受信機２１ａはそれぞ
れ、その制御端子が共通の制御線Ｃａに導かれている。
デジタル構成群Ｄのインターフェースモジュール２は、
ＵＳＡＲＴ１に接続されている。伝送構成群Ｕのインタ
ーフェースモジュール２ａは、モデム７に接続されてい
る。
インターフェースモジュール２および２ａは、データバ
ス６とは反対側においてＴＴＬ論理レベルによって作動
されるレベル変換器を表す。インターフェースモジュー
ル２において、制御線Ｃに加わるＴＴＬ論理レベルの論
理状態に応じて、データ受信機２１が作動されかつデー
タ送信機２２が非作動状態になるかまたはその逆であ
る。相応の方法において、インターフェースモジュール
２ａでは、制御線Ｃａに加わる制御信号の論理レベルに
依存して、データ受信機２１ａが作動しかつデータ送信
器２２ａが非作動状態になるかまたはその逆である。
他方において、デジタル構成群Ｄにおいてデータ送信機
２２のみを制御線Ｃを介して制御しかつデータ受信機２
１は常時作動接続されているようにすると有利なことも
ある。このようにすれば、デジタル構成群Ｄからバスに
送出されるデータ信号を同時に監視のために評価するこ
とができる。
デジタル構成群Ｄにおいてデータ受信機２１の出力側は
ＵＳＡＲＴのデータ入力側ａ１に導かれている。ＵＳＡ
ＲＴ１のデータ出力側ｂ１には、データ送信機２２の入
力側が接続されている。データ受信機２１の制御入力側
およびデータ送信機２２の制御入力側は直接、相互に制
御線ｃに接続されている。ＵＳＡＲＴ１の制御出力側ｃ
１はインバータ２３を介してインターフェースモジュー
ル２の制御線に導かれている。
データバス６に抵抗装置４ｂが接続されている。データ
バス６の２つの心線６１および６２の間に、抵抗装置４
ｂの抵抗４２ｂおよび４３ｂから成る直列回路が設けら
れている。抵抗４２ｂおよび４３ｂの接続点は、補助電
圧ＵＨを送出する補助電圧源４０ｂのプラス極に接続さ
れている。補助電圧源４０ｂのマイナス極はアース接続
されている。
デジタル構成群Ｄの識別回路３は、ＮＡＮＤ素子３４を
含んでいる。その入力側はそれぞれ抵抗３５ないし３６
を介してデータバス６の心線６１および６２に接続され
ている。ＮＡＮＤ素子３４の出力側は、抵抗３３および
コンデンサ３２から成るＲＣ素子を介して、シュミット
トリガ３１の信号入力側に導かれている。シュミットト
リガ３１の制御入力側は、ＵＳＡＲＴ１の制御出力側ｃ
１に接続されている。
シュミットトリガ３１の２つの入力側は、ＡＮＤ素子の
形に接続されている。シュミットトリガ３１の反転出力
側は制御線９１を介してＵＳＡＲＴ１の制御出力側ｄ１
に導かれている。
デジタル構成群Ｄは更に、データバス６に対する過電圧
保護装置を含んでいる。この装置は、心線６１およびア
ースの間に設けられているＺダイオード５１と、心線６
２およびアースの間にあるＺダイオード５２とから成
る。
伝送構成群Ｕの制御信号受信機は、入力側がそれぞれ抵
抗３５ａないし３６ａを介してデータバス６の心線６１
および６２に接続されているＮＡＮＤ素子３４ａを有し
ている。このＮＡＮＤ素子３４ａの出力側は、抵抗３３
ａおよびコデンサ３２ａから成る、ＲＣ素子を介してシ
ュミットトリガ３１ａの信号入力側に導かれている。シ
ュミットトリガ３１ａの制御入力側は、モデム７の制御
出力側ｃ７に接続されている。
シュミットトリガ３１ａの２つの入力側は、ＡＮＤ素子
の形に接続されている。シュミットトリガ３１ａの反転
出力側は、制御線９１ａを介してモデム７の制御入力側
ｄ７１およびｄ７２に導かれている。
伝送構成群Ｕは更に、心線６１およびアースの間にある
Ｚダイオード５１ａと心線６２およびアースの間にある
Ｚダイオード５２ａとから成る、データバス６に対する
過電圧保護装置を含んでいる。
シュミットトリガ３１および３１ａとして有利には、入
力側がシュミットトリガ特性を有するＮＡＮＤ素子が用
いられる。図示の回路装置の変形として、この形式のＮ
ＡＮＤ素子に代わって、ＲＣ素子に接続されていて、そ
の入力側がシュミットトリガ特性を有しないＮＡＮＤ素
子が後置接続されているシュミットガを使用することが
できる。
第１図に図示の遠隔制御局の送信の際、送信データがＵ
ＳＡＲＴ１の出力側ｂ１に加わると、ドライバとして用
いられる、インターフェースモジュール２のデータ送信
機２２において、インターフェースレベルに変換され、
データバス６の線６１および６２を介して伝送構成群Ｕ
のインターフェースモジュール２ａのデータ受信機２１
ａに伝送され、それによってＴＴＬ論理レベル変換され
かつモデム７に含まれている送信機７１の入力側ｂ７に
送出される。
遠隔制御局の受信状態において、受信データがモデム７
に含まれている受信機７２の出力側ａ７に加わると、イ
ンターフェースモジュール２のデータ送信機２２ａにお
いてインターフェースレベルに変換され、データバス６
の心線６１、６２を介してインターフェースモジュール
２のデータ受信機２１に伝送され、これによってＴＴＬ
論理レベルに変換されかつＵＳＡＲＴ１のデータ入力側
ａ１に送出される。
制御線ｃないしｃａにおける論理レベル０に相応して、
ＲＳ４８５データバス６のトライステート状態によっ
て、接続の構成群に、そこでデータバスをアクセスする
ことができることが信号により知らされる。構成群がデ
ータバス６をアクセスすると、データバスは非トライス
テート状態をとる。この状態の評価は制御信号を形成す
る別の構成群に伝送されて、この制御信号によって制御
線９１ないし９１ａは論理レベル０に切換られこれによ
り残りのすべての構成群のバスへのアクセスが阻止され
る。更に、この制御信号は伝送構成群をも制御するの
で、伝送線８に通じるこの送信機７１は作動状態になり
かつその受信機７２は遮断される。
ＵＳＡＲＴは例えば、型名ＳＡＢ８２５１Ａとすること
ができる。
バス６を介するインターフェースモジュールの制御は、
次の作動状態をとる： ａ）データバス６が占有されていない、即ちすべてのデ
ータ送信機２２、２２ａが高抵抗のトライステート状態
にあるとき、データバス６の２つの心線６１および６２
には抵抗４２ｂ、４３ｂを介して例えば約ＵＨ＝１２Ｖ
のプラス電位が加わる。その際、ＣＭＯＳ形ＮＡＮＤ素
子３４ないし３４ａの２つの入力側に、論理レベル１に
相応する電圧が生じる。それ故ＮＡＮＤ素子３４および
３４ａの出力側は論理レベル０を有する。従ってシュミ
ットトリガ３１ないし３１ａの出力側は−その制御入力
側に導かれる制御信号の論理レベルに無関係に−論理レ
ベル１に切換られる。
デジタル構成群Ｄおよび場合に応じて別のデジタル構成
群において制御線９１上の論理１がＵＳＡＲＴ１に、デ
ータバス６が占有されていないことを、信号により知ら
せる。この場合、遠隔制御網の低周波伝送線８も占有さ
れていない。伝送構成群Ｕ及び場合に応じて別の伝送構
成群において、制御線９１ａ上の論理１が受信機７２を
受信状態に制御しかつ送信機７１を遮断する。
ｂ）データバス６がデジタル構成群Ｄによって占有され
ていると、占有されているデジタル構成群においてＵＳ
ＡＲＴ１の制御出力側ｃ１がそこに接続されている制御
線９２を論理０に切換える。インバータ２３は、データ
送信機２２を作動制御する。それ故にデータ送信機２２
の出力側は低抵抗である。ＵＳＡＲＴ１のデータ出力側
ｂ１における論理状態に応じて、データバス６を介して
論理１または論理０が伝送される。
データ送信機（２２、２２ａ）の出力端子（Ａ、Ｂ）が
基準電位に対して取ることができる２つの前以て決めら
れる電圧は、同じ極性を有する。
インターフェースＲＳ４８５の場合、論理レベル１にお
いてインターフェースモジュール２の出力端子Ａではア
ースに対して例えば電圧３，７Ｖが生じかつ出力端子Ｂ
では例えば電圧１，１Ｖが生じる。論理０においては、
出力端子Ａでは例えば電圧１，１Ｖが生じかつ出力端子
Ｂには例えば電圧３，７Ｖが生じる。従って、作動状態
にあるインターフェースモジュールかつこれにより占有
されているバス６において基本的に、２つの心線６１ま
たは６２の１つが低電位、例えば１，１Ｖにある。この
電位に相応するのは、ＣＭＯＳ形ＮＡＮＤ論理結合素子
３４の入力側における論理０である。この状態は、すべ
ての構成群においてＮＡＮＤ素子３４ないし３４ａの出
力側を論理１に切換える。
作動状態のデジタル構成群Ｄにおいてこの信号は論理０
として制御入力側ｄ１ないしｄ７１に転送されない。そ
の理由は、シュミットトリガ３１がＵＳＡＲＴ１の制御
出力側ｃ１からの論理０によって遮断されているからで
ある。
これに対して考察中の作動状態において、場合により設
けられている別の、図示されていないデジタル構成群は
非作動状態であるので、シュミットトリガは論理１によ
って開放される。従ってその場合、ＮＡＮＤ素子の出力
側における論理１が後置接続されているシュミットガを
介して制御線を論理０に制御し、ＵＳＡＲＴに、データ
バス６が別の構成群によって占有されておりかつ従って
データバス６に対するアクセスが阻止されていること
を、通報する。
伝送構成群Ｕおよび場合に応じて別の伝送構成群におい
て、ＮＡＮＤ素子３４ａの出力側における論理１が後置
接続されているシュミットトリガ３１ａを介して接続さ
れている制御線９１ａを論理０に制御し、従って受信機
７２を阻止しかつ送信機７１を作動接続する。
ｃ）データバス６が伝送構成群Ｕによって占有されてい
ると、受信機７２は低周波線８を介して遠隔制御網から
の電信を受信する。制御線９２ａは論理０に切換り、従
ってシュミットトリガ３１ａを遮断しかつインバータ２
３ａを介してデータ送信機２２ａを作動接続し、その結
果この送信機はデータバス６に基いて動作する。別の伝
送構成群が伝送構成群Ｕの代わりにデータバス６を占有
している場合には、相応のことがこの別の構成群に対し
ても成り立つ。
データバス６に接続されているデジタル構成群Ｄにおい
て、ＮＡＮＤ素子３４は占有状態を検出しかつ制御線９
１を介してＵＳＡＲＴ１の制御信号入力側ｄ１に達する
論理０によって、ＵＳＡＲＴ１に対してバス６へのアク
セスを阻止する。同じことが場合に応じて、バス６に接
続されている別のデジタル構成群に対しても当てはま
る。
別の伝送構成群Ｕがバス６に接続されていると、そのＮ
ＡＮＤ素子３４ａが占有状態を検出しかつ後置接続され
ているシュミットトリガ３１ａを介して受信機７２を遮
断しかつデータ送信機７１を作動接続する。
この回路装置を用いて、伝送構成群間に付加的な論理結
合素子または制御信号線を必要とすることなく、特別簡
単な方法で、伝送網における分岐機能が実現される。
図示の回路装置の変形において更に、受信機を、データ
バス占有状態に応じて作動または非作動状態に制御する
のではなく、その制御入力側に固定的にアース電位を加
えるようにして、常時受信準備状態を保持するようにす
ると有利なことがある。
第２図に図示の、直列データ伝送の回路装置は、第１図
の回路装置とほぼ一致する。相異点は、唯一の抵抗装置
４ｂに代わって、複数の分散抵抗装置４および４ａが設
けられていることである。データバス６に接続されてい
る構成群それぞれには、有利には当該の構成群に収容さ
れている固有抵抗装置が対応して設けられている。抵抗
装置４および４ａはそれぞれ、第１図の抵抗装置と同様
に構成されている。
デジタル構成群Ｄにおいて、データバス６の２つの心線
６１および６２の間に、抵抗装置４の抵抗４２および４
３から成る直列回路が存在する。抵抗４２および４３の
接続点は、ダイオード４１のカソードに接続されてい
る。そのアノードは、補助電圧ＵＨを送出する補助電圧
源４０のプラス極に接続されている。補助電圧源４０の
マイナス極はアース接続されている。
伝送構成群Ｕにおいて、データバス６の２つの心線６１
および６２の間に、抵抗装置４ａの抵抗４２ａおよび４
３ａから成る直列回路が存在する。抵抗４２ａおよび４
３ａの接続点は、ダイオード４１ａのカソードに接続さ
れている。そのアノードは、補助電圧ＵＨを送出する補
助電圧源４０ａのプラス極に接続されている。補助電圧
源４０ａのマイナス極はアース接続されている。
第２図に図示の実施例は、抵抗装置に対して固有の構成
群が必要ないという利点を有する。
第３図に図示の識別回路は、第２図の回路装置に含まれ
ている識別回路とその殆どが一致する。唯一の相異点と
して挙げられるのは、ＮＡＮＤ素子３４に代わって排他
的ＯＲ素子３７が設けられていることである。この識別
回路は、第１図ないし第２図の回路装置における識別回
路３ないし３ａに代わって使用することができる。排他
的ＯＲ素子３７は、抵抗装置４および４ａにおいて正ま
たは負の補助電圧を使用することができるという利点を
有する。補助電圧は、データバス６に接続されるすべて
の抵抗装置における他の実施例同様に、少なくとも近似
的に同じ大きさでなければならない。
第４図に図示の、直列データ伝送回路装置の部分は、す
べての抵抗装置４および４ａにおいて正の補助電圧に代
わって、負の補助電圧−ＵＨが使用されている例を示し
ている。それ故にダイオード４１および４１ａはそれぞ
れ、そのカソードが補助電圧−ＵＨに接続されているよ
うに、極性付けられている。
第５図に図示の識別回路は、２つのダイオードおよび１
つのｐｎｐトランジスタを含んでいる。タイオード３０
５および３０６はそれぞれ、そのカソードがデータバス
６の心線６１ないし６２に接続されている。ダイオード
３０５および３０６は直接相互接続されておりかつ抵抗
３０４を介してトランジスタ３０２のベースに導かれて
いる。トランジスタ３０２のエミッタは、給電電圧＋Ｕ
Ｖに接続されておりかつコレクタは一方において抵抗３
０３を介してアースに接続されており、他方において直
接ドライバ３０１の入力側に接続されている。ドライバ
３０１の出力側は、直列抵抗３３および並列抵抗３２か
ら成るＲＣ素子を介してＮＡＮＤ素子３１の入力側に導
かれている。ＮＡＮＤ素子３１は、別の入力側が制御線
９２に接続されている。その出力側には、制御線９１が
接続されている。
給電電圧ＵＶは例えば、５Ｖである。データバス６の心
線６１および６２とアースとの間においてそれぞれ、２
つのダイオードしきい値および抵抗が、即ち当該のダイ
オード３０５ないし３０６のダイオードしきい値および
トランジスタ３０２のベース−エミッタ間のダイオード
しきい値が作用する。データバスが占有されている場
合、心線６１ないし６２の１つは近似的にアース電位を
有する。当該のダイオード３０５ないし３０６は、導通
状態になりかつトランジスタ３０２を導通切換する。そ
れ故にこのトランジスタのコレクタは、論理１に相応す
る電位を取る。ドライバ３０１の出力側も同じ論理レベ
ルを送出する。
トランジスタ３０２と給電電圧＋ＵＶとの間に、ベース
−エミッタダイオードに同方向において直列接続されて
いるように極性付けられている１つまたは複数のダイオ
ードを挿入接続すると、識別回路の応動値は比較的大き
な領域において選択される。
【図面の簡単な説明】
第１図は、データバスを介して相互接続されており、デ
ータバスに接続されている抵抗装置およびＮＡＮＤ素子
を含んでいる識別回路を有する、複数のデジタルおよび
伝送構成群間の直列データ伝送回路装置を示す回路略図
であり、第２図は、それぞれの構成群が固有の抵抗装置
を含んでいる、直列データ伝送回路装置の部分回路略図
であり、第３図は、排他的ＯＲ素子を備えた識別回路の
回路図であり、第４図は、それぞれの構成群が負の補助
電圧に導かれている抵抗装置を含んでいる、直列データ
伝送回路装置の概略図であり、第５図は、２つのダイオ
ードおよび１つのトランジスタを備えた識別回路の回路
図である。 １，２３；７，２３ａ……制御装置、３……識別回路、
４，４ａ，４ｂ……抵抗装置、６……データバス、２
１，２１ａ……データ受信機、２２，２２ａ……データ
送信機、３１……シュミットトリガ、３２，３３……Ｒ
Ｃ素子、３４，３４ａ……論理結合素子、４０……電圧
源、６１，６２……心線、Ａ，Ｂ……心線出力端子、Ｕ
Ｈ……電圧源

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】少なくとも２つのデータ送信機（２２，２
    ２ａ）を備え、該送信機の出力端子（Ａ，Ｂ）は２つの
    心線（６１，６２）を有する、同一のデータバス（６）
    に接続されており、それぞれ制御入力側は制御装置に接
    続されておりかつ該制御装置によって、常時最高でも前
    記データ送信機（２２，２２ａ）の１つが作動状態にあ
    るように、制御可能であり、作動状態にあるデータ送信
    機はその都度入力側に加わるデータ信号の状態に依存し
    て第１または第２の極性の電圧を前記データバス（６）
    に送出し、かつ非作動状態にあるデータ送信機（２２，
    ２２ａ）は出力側が作動状態におけるより大きい内部抵
    抗を有しかつ前記データバス（６）に、差動増幅器の形
    式に従ってその出力側が入力電圧が加わっているときそ
    の極性に依存して２つの前以て決められた信号状態の１
    つをとる、少なくとも１つのデータ送信機（２１，２１
    ａ）が接続されており、かつ前記制御装置（１，２３；
    ７，２３ａ）の少なくとも１つに、識別回路（３）が前
    置接続されており、該識別回路の出力側は、データバス
    （６）の心線（６１，６２）に少なくとも近似的に同じ
    電圧が加わっている際、第１の論理状態を有する空き信
    号を前記制御装置（１，２３；７，２３ａ）に送出しか
    つデータバス（６）の心線（６１，６２）に異なった電
    圧が加わっている際、第２の論理状態を有する塞がり信
    号を前記制御装置（１，２３；７，２３ａ）に送出する
    少なくとも２つの加入者間の直列データ伝送回路装置に
    おいて、 前記データバス（６）が少なくとも１箇所において抵抗
    装置（４）を備え、該抵抗装置を用いてデータバス
    （６）の各々の心線（６１，６２）が抵抗（４２，４
    ３，４２ａ，４３ａ；４２ｂ，４３ｂ）を介して電圧源
    （４０；４０ａ；４０ｂ）に導かれており、前記識別回
    路は、基準電位に対する両心線（６１，６２）の電圧を
    評価する評価装置を含んでおり、かつ該評価装置は、抵
    抗装置によって決められる電圧レベルにおいて、第１の
    形式の出力信号を形成しかつ第１の前以て決められた電
    圧かまたは第２の前以て決められた電圧において第２の
    形式の出力信号を形成しかつ評価装置の出力信号は識別
    回路において、第２の形式の少なくとも１つの出力信号
    が存在する場合に塞がり信号が形成されるように、論理
    結合されていることを特徴とする複数の加入者間の直列
    データ伝送回路装置。
  2. 【請求項２】抵抗装置（４；４ａ；４ｂ）の抵抗（４
    ２；４２ａ；４２ｂ，４３；４３ａ；４３ｂ）に通じて
    いる電圧源（４０，４０ａ；４０ｂ）の電圧は、２つの
    前以て決められた電圧の高い方より高くかつ制御信号受
    信機はそれぞれ、２つの前以て決められた電圧の低い方
    が一方の論理状態に相応しかつ前記２つの電圧の高い方
    が他方の論理状態に相応する、データバス（６）に接続
    されている論理結合素子（３４，３４ａ）によって形成
    されている特許請求の範囲第１項記載の複数の加入者間
    の直列データ伝送回路装置。
  3. 【請求項３】複数の抵抗装置（４，４ａ）が設けられて
    おり、かつ前記抵抗装置（４，４ａ）においてそれぞれ
    抵抗は、電圧源の電圧（ＵH）を導くダイオード（４
    １，４１ａ）を介して電圧源（４０，４０ａ）に導かれ
    ている特許請求の範囲第１項または第２項に記載の複数
    の加入者間の直列データ伝送回路装置。
  4. 【請求項４】識別回路（３，３ａ）はデータバス（６）
    に接続された第１の論理結合素子（３４，３４ａ）と第
    ２の論理結合素子（３１，３１ａ）とを有しており、該
    第２の論理結合素子は所属のデータ送信機（２２，２２
    ａ）に前置接続されている加入者（１，７）の制御入力
    側（ｄ１，ｄ７１）に前置接続されており、かつ前記第
    ２の論理結合素子（３１，３１ａ）は第１の入力側が前
    記第１の論理結合素子（３４，３４ａ）の出力側に接続
    されており、かつ前記第２の論理結合素子（３１，３１
    ａ）の第２の入力側は当該データ送信機（２２，２２
    ａ）とともに加入者（１，７）により、前記第２の論理
    結合素子（３１，３１ａ）が前記データ送信機（２２，
    ２２ａ）が非作動に制御されている場合にのみ、前記第
    １の論理結合素子（３４，３４ａ）から供給される塞が
    り信号を閉塞信号として加入者（１，７）に転送するた
    めに準備状態にあるように、制御可能である特許請求の
    範囲第１項から第３項までのいずれか１項記載の複数の
    加入者間の直列データ伝送回路装置。
  5. 【請求項５】第１の論理結合素子（３４，３４ａ）の出
    力側はＲＣ素子（３３，３２）を介してシュミットトリ
    ガ（３１）により形成されている第２の論理結合素子に
    導かれている特許請求の範囲第４項記載の複数の加入者
    間の直列データ伝送回路装置。
  6. 【請求項６】シュミットトリガはＡＮＤ素子として構成
    されている特許請求の範囲第４項または第５項記載の複
    数の加入者間の直列データ伝送回路装置。
  7. 【請求項７】論理結合素子（３４，３４ａ）はＮＡＮＤ
    素子である特許請求の範囲第１項から第６項までのいず
    れか１項記載の複数の加入者間の直列データ伝送回路装
    置。
  8. 【請求項８】論理結合素子（３４，３４ａ）は排他的Ｏ
    Ｒ論理結合素子である特許請求の範囲第１項から第６項
    までのいずれか１項記載の複数の加入者間の直列データ
    伝送回路装置。
  9. 【請求項９】論理結合素子はトラジスタ（３０２）を含
    んでおり、該トランジスタのベースはそれぞれ１つのダ
    イオード（３０５，３０６）を介してデータバス（６）
    の心線（６１，６２）に導かれている特許請求の範囲第
    １項から第６項までのいずれか１項記載の複数の加入者
    間の直列データ伝送回路装置。
JP62032576A 1986-02-17 1987-02-17 複数の加入者間の直列デ−タ伝送回路装置 Expired - Lifetime JPH0652901B2 (ja)

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