JPS62193434A - 複数の加入者間の直列デ−タ伝送回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特許請求の範囲第１項の上位概念に記載の、
複数の加入者間の直列データ伝送回路装置に関する。

従来の技術 この形式の回路装置は、雑誌Ｅｌｅｋｔｒｏｎｉｋ　６
／２３．３．１９８４年、第２４頁および　１．２／１
５．６．１９８４年、第９７および第９８頁から既に、
公知である。

公知の回路装置は、それぞれデータ送信機およびデータ
受信機から成りかつ全二重または半二重作動に適してい
る、直列データ伝送のためのインターフェースモジュー
ルを含んでいる。

半二重作動では、それぞれの加入者においてデータ送信
機の出力側は直接データ受信機の入力側に接続されてい
る。例えば計算機およびそこに接続されている周辺機器
とすることができろ加入者は、データバスに接続されて
いる。それぞれの加入者において、データ送信機および
データ受信機は制御信号によって作動状態または非作動
状態に制御される。

作動状態にある送信機はその出力側において、入力側に
加わるデータ信号の論理レベルに依存する電圧を有する
低抵抗の電圧源となるので、いずれの時点においても常
にデータ送信機のみが作動状態をとることができる。

この目的のために、加入者のデータ送信機を作動制御す
る制御信号をすべての他の加入者に伝送しかつそこで、
データバスの占有期間中は作動制御を不可能にするため
に使用することができる１、その際大概は、制御信号は
制御線またはデータバスに付加的に設けられている制御
バスを介して伝送される。

発明が解決しようとする問題点 本発明の課題は、特許請求の範囲第１項の上位概念に記
載の回路装置を、加入者の相互制御が付加的な制御線の
助けを借りずにデータバスそれ自体で行われかっこの制
御は、加入者がそこからバスには、バスが他の加入者に
よって占有されていないときに、アクセスすることがで
きるようにように行われるように、構成することである
。

問題点を解決するための手段、発明の作用および発明の
効果 特許請求の範囲第１項の上位概念に記載の回路装置では
、データバスが占有されていないとき、すべてのデータ
送信機はその出力側か高抵抗である。本発明において、
この高抵抗のトライステート状態を制御の目的に利用可
能であるという認識から出発すれば、この回路装置は上
述の課題の解決のために、特許請求の範囲第１項の特徴
部分に記載のごとくに構成される。

その際データ送信機は、殊にモデムを備えている伝送装
置を用いて、加入者に直接または間接的に接続すること
ができる。

抵抗装置の抵抗は、少なくとも１つのデータ送信機が作
動状態にあるときには該データ送信機か、ずべてのデー
タ送信機が非作動状態にあるときには電圧源が、データ
線の電位を決めるように、選定することができる。デー
タ線が、伝送すべきデータ信号の高いビヅトレートを考
慮して、データ線の特性インピーダンスのオーダにある
終端抵抗を備えていれば、抵抗装置の抵抗は終端抵抗に
比べて十分に低抵抗であるが、この範囲においては出来
るだけ高抵抗に選定されるべきである。終端抵抗が存在
しなければ、抵抗装置の抵抗は、データバスに接続され
ているモジュールの漏れ抵抗の並列接続に比へて十分に
低抵抗である。

上記構成によって、加入者はそのために独自の占有状態
についての識別を行うことができるという利点が生じる
。１つまたは複数のモデムを制御するための塞がり信号
を次のようにして使用すれば、特別有利である。即ちモ
デムの送信機を作動状態または非作動状態にあるデータ
バスの占有状態に依存して制御するのである。

１つのモデムがデータバスを占有していると、他のすべ
てのモデムのデータ送信機は、このために煩雑な制御装
置を有する切換装置を必要とすることなく、自動的に作
動状態に制御される識別回路として、殊にリレーを用い
ることができる。その場合リレーの巻線はデータバスの
２つの心線に接続されていて、データ送信機が作動状態
にあるとき、応動する。

特許請求の範囲第１項記載の、直列データ伝送回路装置
は、データ線が占有状態にないときには、２つの心線が
少なくとも近似的に同じ電位、即ち基準電位に対して同
じ電圧を有するとてこの特性は、回路装置を特許請求の
範囲第２項記載のように構成することにより、有利にｆ
ｌ用される。

この構成の重要な利点は、識別回路を通例の形式の電子
回路から組み合わせて構成することができる点にある。

殊に、ＮＡＮＤ素子を後置接続したシュミットトリガを
使用することができる。

データ送信機が、それぞれその一方の出力端子が基準電
位ないしアースに対して正の電位を有しかつ他方の出力
端子が負の電位を有するように構成されていれば、抵抗
装置を例えば、補助電圧としての基準電位に加えること
ができる。補助電圧として、データ送信機の出力端子か
とることができる２つの電圧のいずれかが選択されてい
れば、評価すべき２つの電圧に比較的大きな距離が生じ
るので、それらは一層容易に相互に区別される。

他方、作動状態において２つの出力端子の一方が前以て
決められた第【の電圧を有し、２つの出力端子の他方が
基準電位に対して同じ極性だが第１の電圧に比して大き
い、前以て決められた第２の電圧を有するデータ送信機
があり、その場合同様に異なった極性の出力電圧が得ら
れる。この種のものは殊に、インターフェースＲ３４８
５，Ｒ９４２２または類似のらの用に構成されているイ
ンターフェースモジュールのデータ送信機である。イン
ターフェースＲ５４８５は、２線式データバスを介した
半二重作動に対して周知であり、インターフェースＲ９
４２２は、４線式のデータバスを介した全または半二重
作動に対して周知である。

特許請求の範囲第２項に記載のような回路装置にこの種
のデータ送信機を使用しかつ補助電圧として、少なくと
も２つの電圧の大きい方と同じ大きさである電圧を使用
すれば、データバスが占有されている場合常時、データ
バスの２つの心線の１つが２つの前以て決められた電圧
の小さい方に加わりかつデータバスが占有されていない
場合、２つの心線には２つの電圧の大きい方が印加され
ることになる。これにより有利にも、識別回路としてそ
の入力側が一必要に応じてレベル変換器を中間介挿して
一データバスの心線に接続されている唯一の論理結合素
子を使用するという可能性が生じる。殊に論理結合は、
塞がり信号が第２の形式の出力信号において形成される
ような仕方である。

その際回路装置を、特許請求の範囲第３項に記載のよう
に構成すると、有利である。

データ送信機が型名Ｒ３４８５，ＲＳ４２２または類似
のもののインターフェースに対する回路である場合には
、有利には、殊にレベル変換器、ンユミブトトリガまた
は類似のらのが前置接続されるに及ばない、０ＭＯ８技
術における論理結合素子が使用される。他方において、
２つのダイオードから成るＯＲ素子を備え、このＯＲ素
子にトランジスタ段を介してインバータが接続されてい
る識別回路を使用すれば、トランジスタ段に対して設定
されているバイアス応動しきい値をその都度の用途の固
有の状況に整合するという可能性が生じる。殊に、この
ような仕方においてアースないし基準電位とはほんの僅
かしか異ならない応動しきい値が実現される。

特許請求の範囲第４項記載の構成は、電圧が例えば値零
に降下する、補助電圧の故障があっても、直列データ伝
送回路装置の機能には支障を来さないという利点が生じ
る。その際殊に、誤って占有状態が発生する可能性はな
い。

加入者は、データバスが既に他の加入者によって占有さ
れているときには、データバスをアクセスすることはで
きない。１つの加入者がデータバスを占有していると、
識別回路がこのことを検出する。しかしこの場合、この
加入者は依然としてデータバスを使用することができろ
加入者自体が、考察の作動状態において加入者の自動遮
断を防止する装置を含んでいないと他の加入者によって
占有されているときにのみ、加入者に転送するようにす
れば、効果的である。

加入者においてデータ送信機は制御信号を用いて作動制
御されるので、この制御信号によって、バスの検出され
た占有が場合によって当該加入者自体から由来するもの
なのかどうかの判断基準が取り出される。このようにし
て、制御信号および占有判断基準の共通の評価または結
合によって、データバスが当該の加入者によって占有さ
れているのかまたは別の加入者によって占有されている
のかが、検出される。その際回路装置は有利には特許請
求の範囲第５項に記載のごとく構成される。

ＡＮＤ回路は一後に否定が行われるまたは否定が行われ
ない制御回路の形式次第で一１当該の加入者自体がデー
タバスを占有しているとき、判断基準“データバスは占
有されている”を特徴する 特許請求の範囲第６項記載の、本発明の別の実施例にお
いて、有利にもノイズまたは切換過程により生ずるニー
ドルパルスを除去する装置が記載されている。その際シ
ュミットトリガは同時にＡＮＤ素子として用いられる。

特許請求の範囲第７項記載の構成は、ンユミットトリガ
が同時にノイズを除去しかつ所望のＡＮＤ結合ないしＮ
ＡＮＤＡＮＤ結合するという利点を有する。

本発明の別の有利な実施例は、特許請求の範囲第８項な
いし第１Ｏ項に記載されている。

実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。

第１図には、直列データ伝送回路装置が図示されている
。２線バス６は、遠隔制御機器または遠隔制御装置の複
数の構成群を接続する。そのうち図には、デジタル構成
群りおよび伝送構成群Ｕが図示されている。データバス
６の２つの心線６１および６２は、データ伝送の他に、
構成群の相互制御のために用いられる制御信号の交換の
ためにも利用される。

デジタル構成群りは、シーケンス制御のための装置であ
りかつ加入者ｌとして、マイクロプロセッサによって制
御されるＵＳＡＲＴＩ、インターフェースモジュール２
および識別回路３を含んでいる。

伝送構成群Ｕは、４線低周波伝送線８に接続されている
、送信機７１および受信機７２を有するモデム７、イン
ターフェースモジュール２１および識別回路３ａを含ん
でいる。モデム７は例えば、ＦＭ送信機およびＦＭ受信
機から成る。低周波伝送線８は、少なくとも１つの別の
加入者に導かれておりかつ図示の実施例では複数の局な
いし別の加入者を有する遠隔制御網の構成部分である。

伝送線は、入線８１および出線８２から成る４線式線路
である。必要に応じて、４線式線路の代わりに、２線式
線路を使用することもできる。この場合、送信機７１お
よび受信機７２は２線式線路に接続される。

、、”−１／’ハｎ／１％＞悄ＣＩｂｙ＆ｙｆｆＱワシ
ー９電１小デジタルおよび／または伝送構成群を接続す
ることができる。別の構成群は例えば、特別な、通報の
入力または出力装置である。別の伝送構成群は、デジタ
ル構成群または伝送構成群からバス６に送出される直列
データを伝送線およびそこに接続されてい４局に転送す
るために用いることができる。

構成群とデータバス６との間のインターフェースとして
、データ送信機２２ないし２２ａが非作動状態において
その出力側が高抵抗である、マルチポイントバス形態に
適しているインターフェースが用いられる。この種のイ
ンターフェースは例えば、インターフェースＲ８４８５
である。

データバス６は一第１図とは異なって一公知のようにそ
の２つの端部をそれぞれ、２つの心線６１，６２間で、
特性インピーダンスを有する抵抗によって終端すること
ができる。

すべての加入者は、図示されていないアース）侶幼／ｉ
−ルヘ１で壮蒲の７−プ雷侍１．−　ｋ露郷Ａλ１てい
る。

データバス６に接続するために、図にはデジタル構成群
りおよび伝送構成群Ｕが図示されている構成群はそれぞ
れ、例えば型名ＳＮ７５１７６ａとすることができるイ
ンターフェースモジュール２ないし２ａを備えている。

テ’）タル構成群りのインターフェースモジュール２に
おいて、データ送信機２２の出力端子ＡおよびＢは直接
、データ受信機２１の入力側に接続されている。端子Ａ
は、データバス６の心線６１に導かれており、端子Ｂは
、心線６２に導かれている。

データ送信機２２およびデータ受信機２１はそれぞれ、
制御端子か共通の制御線Ｃに導かれておりかつ制御信号
によって交互に作動および非作動に制御され、その結果
同一時点ではその都度データ送信機２２またはデータ受
信機２１のいずれかのみが作動していることになる。

伝送構成群Ｕのインターフェースモジュール２ａは、デ
ジタル構成群りのインターフェースモジュール２と同様
に構成されている。データ送信機２２ａの出力側は直接
、データ受信機２１ａの入力側に接続されている。デー
タ送信機２２ａおよびデータ受信機２１ａはそれぞれ、
その制御端子が共通の制御線ｃ＋ｌＬに導かれている。

デジタル構成群りのインターフェースモジュール２は、
ＵＳＡＲＴ　１に接続されている。伝送構成群Ｕのイン
ターフェースモジュール２ａは、モデム７に接続されて
いる。

インターフェースモジュール２および２ａは、データバ
ス６とは反対側においてＴＴＬ論理レベルによって作動
されるレベル変換器を表す。インターフェースモジュー
ル２において、制御線Ｃに加わるＴＴＬ論理レベルの論
理状態に応じて、データ受信機２１が作動されかつデー
タ送信機２２が非作動状態になるがまたはその逆である
。相応の方法において、インターフェースモジュール２
ａでは、制御線Ｃａに加わる制御信号の論理レベルに依
存して、データ受信機２１ａが作動しかつデータ送信機
２２ａが非作動状態になるかまたはその逆である。

他方において、デジタル構成群りにおいてデータ送信機
２２のみを制御線Ｃを介して制御しかつデータ受信機２
１は常時作動接続されているようにすると有利なことも
ある。このようにすれば、デジタル構成群りからバスに
送出されるデータ信号を同時に監視のために評価するこ
とができる。

デジタル構成群りにおいてデータ受信機２１の出力側は
ＵＳＡＲＴのデータ入力側２Ｌｌに導かれている。ＵＳ
ＡＲＴＩのデータ入力側ｂｌには、データ送信機２２の
の入力側が接続されている。データ受信機２１の制御入
力側およびデータ送信機２２の制御入力側は直接、相互
に制御線Ｃに接続されている。ＵＳＡＲＴＩの制御出力
側ｃ１は、インバータ２３を介してインターフェースモ
ジュール２の制御線に導かれている。

る。データバス６の２つの心線６１および６２の間に、
抵抗装置４ｂの抵抗４２ｂおよび４３ｂから成る直列回
路が設けられている。抵抗４２ｂおよび４３ｂの接続点
は、補助電圧Ｕ　Ｈを送出する補助電圧源４０ｂのプラ
ス極に接続されている。補助電圧源４０ｂのマイナス極
はアース接続されている。

デジタル構成群りの識別回路３は、ＮＡＮＤ素子３４を
含んでいる。その入力側はそれぞれ抵抗３５ないし３６
を介してデータバス６の心線６１および６２に接続され
ている。ＮＡＮＤ素子３４の出力側は、抵抗３３および
コンデンサ３２から成るＲＣ素子を介して、シュミット
トリガ３１の信号入力側に導かれている。シュミットト
リガ３１の制御入力側は、ＵＳＡＲＴｌの制御出力側ｃ
ｌに接続されている。

シュミットトリガ３１の２つの入力側は、ＡＮＤ素子の
形に接続されている。シュミットトリガ３１の反転出力
側は制御線９１を介してＵデジタル構成群りは更に、デ
ータバス６に対する過電圧保護装置を含んでいる。この
装置は、心線６１およびアースの間に設けられているＺ
ダイオード５１と、心線６２およびアースの間にあるＺ
ダイオード５２とから成る。

伝送構成群Ｕの制御信号受信機３ａは、入力側が゛それ
ぞれ抵抗３５ａないし３６ａを介してデータバス６の心
線６１および６２に接続されているＮＡＮＤ素子３４ａ
を含んでいる。このＮＡＮＤ素子３４ａの出力側は、抵
抗３３ａおよびコンデンサ３２ａから成る、ＲＣ素子を
介１−でシュミットトリガ３１ａの信号入力側に導かれ
ている。シュミットトリガ３１ａの制御入力側は、モデ
ム７の制御出力側ｃ７に接続されている。

シュミットトリガ３１ａの２つの入力側は、ＡＮＤ素子
の形に接続されている。シュミットトリガ３１ａの反転
出力側は、制御線９１ａを介してモデム７の制御入力側
ｄ７１およびｄ７２に導かれている。

伝送構成群Ｕは更に、心線６１およびアースの間にある
Ｚダイオード５１ａと心線６２およびアースの間にある
Ｚダイオード５２ａとから成る、データバス６に対する
過電圧保護装置を含んでいる。

ンユミットトリガ３１および３１ａとして存利には、入
力側がシュミットトリガ特性を有するＮＡＮＤＡＮＤ素
子られる。図示の回路装置の変形として、この形式のＮ
ＡＮＤＡＮＤ素子って、ＲＣ素子に接続されていて、そ
の入力側がンユミットトリガ特性を有しないＮＡＮＤＡ
ＮＤ素子接続されているシュミットトリガを使用するこ
とができる。

第１図に図示の遠隔制御局の送信の際、送信データがＵ
ＳＡＲＴ　Ｉの出力側ｂｌに加わると、ドライバとして
用いられる、インターフェースモジュール２のデータ送
信機２２において、インターフェースレベルに変換され
、データバス６の線６１および６２を介して伝送構成群
Ｕのインターフェースモジュール２ａのデータ受信機２
１ａに伝送され、それによってＴＴＬ論理レベルに変換
されかつモデム７に含まれている送信機７１の入力側ｂ
７に送出される。

遠隔制御局の受信状態において、受信データがモデム７
に含まれている受信機７２の出力側ａ７に加わると、イ
ンターフェースモジュール２のデータ送信機２２ａにお
いてインターフェースレベルに変換され、データバス６
の心線６１１６２を介してインターフェースモジュール
２のデータ受信機２１に伝送され、これによってＴＴＬ
論理レベルに変換されかつＵＳＡＲＴｌのデータ入力側
ａｌに送出される。

制御線Ｃないしｃａにおける論理レベル０に相応して、
Ｒ９４８５データバス６のトライステート状態によって
、接続の構成群に、そこでデータバスをアクセスするこ
とができることが信号により知らされる。構成群がデー
タバス６をアクセスすると、データバスは非トライステ
ート状態をとる。この状態の評価は制御信号を形成する
別の構成群に伝送されて、この制御信号によって制御線
９１ないし９１２Ｌは論理レベル０に切換られこれによ
り残りのすべての構成群のバスへのアクセスが阻止され
る。更に、この制御信号は伝送構成群をも制御するので
、伝送線８に通じるその送信機７１は作動状態になりか
つその受信機７２は遮断される。

ＵＳＡｒ（Ｔは例えば、型名５ＡＢ８２５１Ａとするこ
とができる。

バス６を介するインターフェースモジュールの制御は、
次の作動状態をとる： ａ）データバス６が占存されていない、即ちすべてのデ
ータ送信機２２．２２ａが高抵抗のトライステート状態
にあるとき、データバス６の２つの心線６１および６２
には抵抗４２ｂ、４３ｂを介して例えば約ＵＨ＝１２Ｖ
のプラス電位が加わる。その際、ＣＭＯ５形ＮＡＮＤ素
子３４ないし３４ａの２つの入力側に、論理レベルｌに
相応する電圧が生じる。

それ故ＮＡＮＤ素子３４および３４ａの出力側は論理レ
ベル０を有する。従ってンユミ・・！トトリガ３１ない
し３１ａの出力側は−その制御入力側に導かれる制御信
号の論理レベルに無関係に一輪理レベル１に切換られる
。

デジタル構成群りおよび場合に応じて別のデジタル構成
群において制御線９１上の論理ｌがＵＳＡＲＴＩに、デ
ータバス６が占有されていないことを、信号により知ら
せる。この場合、遠隔制御網の低周波伝送線８も占有さ
れていない。伝送構成群Ｕおよび場合に応じて別の伝送
構成群において、制御線９１ａ上の論理ｌが受信機７２
を受信状態に制御しかつ送信機７１を遮断する。

ｂ）データバス６がデジタル構成群りによって占有され
ていると、占有されているデジタル構成群においてＵＳ
Ａｒ（Ｔ　ｌの制御出力側Ｃ１がそこに接続されている
制御線９２を論理０に切換える。インバータ２３は、デ
ータ送信機２２を作動制御する。それ故にデータ送信機
２２の出力側は低抵抗である。ＵＳＡＲＴｌのデータ出
力側ｂｌにおける論理状態に応じて、データバス６を介
して論理ｌまたは論理０が伝送される。

データ送信機（２２，２２ａ）の出力端子（Ａ、Ｂ）が
基準電位に対して取ることかできろ２つの前辺て決めら
れる電圧は、同じ極性を有する。

インターフェースＲ５４８５の場合、論理レベル１にお
いてインターフェースモジュール２の出力端子Ａではア
ースに対して例えば電圧３．７　　Ｖが生じかつ出力端
子Ｂでは例えば電圧ｌ、Ｉ　　Ｖが生じる。論理０にお
いては、出力端子Ａでは例えば電圧１．Ｉ　　Ｖが生じ
かつ出力端子Ｂには例えば電圧３．７　■が生じる。従
って、作動状態にあるインターフェースモジュールかつ
これにより占有されているバス６において基本的に、２
つの心線６１または６２の１つが低電位、例えば１．Ｉ
　　Ｖにある。この電位に相応するのは、ＣＭＯＳ形Ｎ
ＡＮＤ論理結合素子３４の入力側における論理０である
。この状態は、スヘての構成群においてＮ　Ａ　Ｎ　Ｄ
　素子３４　ｒ、；いし３４＋Ｌの出力側を論理１に切
換える。

作動状態のデジタル構成群りにおいてこの信号は転送さ
れない。その理由は、ツユミツトトリガ３１がＵＳＡＲ
ＴＩの制御出力側Ｃ１からの論理０によって遮断されて
いるからである。

これに対して考察中の作動状態において、場合により設
けられている別の、図示されていないデジタル構成群は
非作動状態であるので、シュミットトリガは論理ｌによ
って開放される。

従ってその場合、ＮＡＮＤ素子の出力側における論理ｌ
が後置接続されているシュミットトリガを介して制御線
を論理０に制御し、ＵＳＡＲＴに、データバス６が別の
構成群によって占有されておりかつ従ってデータバス６
に対するアクセスが阻止されていることを、通報する。

伝送構成群Ｕおよび場合に応じて別の伝送構成群におい
て、ＮＡＮＤ素子３４２Ｌの出力側における論理ｌが後
置接続されているツユミツトトリガ３１ａを介して接続
されている制御線９１ａを論理０に制御し、従って受信
機７２を阻止しかつ送信機７１を作動接続する。

Ｃ）データバス６が伝送構成群Ｕによって占有されてい
ると、受信機７２は低周波線８を介して遠隔制御網から
の電信を受信する。制御線９２ａは論理０に切換り、従
ってシュミットトリガ３１ａを遮断しかつインバータ２
３＆を介してデータ送信機２２ａを作動接続し、その結
果この送信機はデータバス６に基いて動作する。別の伝
送構成群が伝送構成群Ｕの代わりにデータバス６を占有
している場合には、相応のことがこの別の構成群に対し
ても成り立つ。

データバス６に接続されているデジタル構成群りにおい
て、ＮＡＮＤ素子３４は占有状態を検出しかつ制御線９
１を介してＵＳＡＲＴＩの制御信号入力側ｄｉに達する
論理０によって、ＵＳＡＲＴ　１に対してバス６へのア
クセスを阻止する。同じことが場合に応じて、バス６に
接続されている別のデジタル構成群に対しても当てはま
る。

別の伝送構成群Ｕがバス６に接続されていると、そのＮ
ＡＮＤ素子４３ａが占有状性を検出しかつ後置接続され
ているシュミットトリガ３１ａを介して受信機７２を遮
断しかつデータ送信機７１を作動接続する。

この回路装置を用いて、伝送構成群間に付加的な論理結
合素子または制御信号線を必要とすることなく、特別簡
単な方法で、伝送網における分岐機能が実現される。

′　ｊ、の回路装置の変形において更に、受信機を、デ
ータバス占有状態に応じて作動または非作動状態に制御
するのではなく、その制御入力側に固定的にアース電位
を加えるようにして、常時受信準備状態を保持するよう
にすると有利なことがある。

第２図に図示の、直列データ伝送の回路装置は、第１図
の回路装置とほぼ一致する。相異点は、唯一の抵抗装置
４ｂに代わって、複数の分散抵抗装置４および４＆が設
けられていることである。データバス６に接続されてい
る構成群それぞれには、有利には当該の構成群に収容さ
れている固有抵抗装置が対応して設けられている。抵抗
装置４および４ａはそれぞれ、第１図の抵抗装置と同様
に構成されている。

デジタル構成群りにおいて、データバス６の２つの心線
６１および６２の間に、抵抗装置４の抵抗４２および４
３から成る直列回路が存在する。抵抗４２および４３の
接続点は、ダイオード４１のカソードに接続されている
。そのアノードは、補助電圧ＵＨを送出する補助電圧源
４０のプラス極に接続されている。補助電圧源４０のマ
イナス極はアース接続されている。

伝送構成群Ｕにおいて、データバス６の２つの心線６１
および６２の間に、抵抗装置４ａの抵抗４２ａおよび４
３ａから成る直列回路が存在する。抵抗４２ａおよび４
３ａの接続点は、ダイオード４１ａのカソードに接続さ
れている。そのアノードは、補助電圧Ｕ）（を送出する
補助電圧源４０λのプラス極に接続されている。

補助電圧源４０ａのマイナス極はアース接続されている
。

第２図に図示の実施例は、抵抗装置に対して固有の構成
群が必要ないという利点を有する。

第３図に図示の識別回路は、第２図の回路装置に含まれ
ている識別回路とその殆どが一致する。唯一の相異点と
して挙げられるのは、ＮＡＮＤ素子３４に代わって排他
的ＯＲ素子３７が設けられていることである。この識別
回路は、第１図ないし第２図の回路装置における識別回
路３ないし３ａに代わって使用することができる。排他
的ＯＲ素子３７は、抵抗装置４および４ａにおいて正ま
たは負の補助電圧を使用することができるという利点を
有する。補助電圧は、データバス６に接続されるすべて
の抵抗装置における他の実施例同様に、少なくとも近似
的に同じ大きさでなければならない。

第４図に図示の、直列データ伝送回路装置の部分は、す
べての抵抗装置４および４ａにおいて正の補助電圧に代
わって、負の補助電圧−Ｕ■］が使用されている例を示
している。それ故にダイオード４１および４１ａはそれ
ぞれ、そのカソードが補助電圧−ｕＨに接続されている
ように、極性付けられている。

第５図に図示の識別回路は、２つのダイオードおよび１
つのｐｎｐ　）ランジスタを含んでいる。ダイオード３
０５および３０６はそれぞれ、そのカソードがデータバ
ス６の心線６１ないし６２に接続されている。ダイオー
ド３０５および３０６は直接相互接続されておりかつ抵
抗３０４を介してトランジスタ３０２のベースに導かれ
ている。トランジスタ３０２のエミッタは、給電電圧＋
ＵＶに接続されておりかつコレクタは一方において抵抗
３０３を介してアースに接続されており、他方において
直接ドライバ３０１の入力側に接続されている。ドライ
バ３０１の出力側は、直列抵抗３３および並列抵抗３２
から成るＲＣ素子を介してＮＡＮＤ素子３１の入力側に
導かれている。ＮＡＮＤ素子３１は、別の入力側が制御
線９２に接続されている。その出力側には、制御線９１
が接続されている。

給電電圧ＵＶは例えば、５ｖである。データバス６の心
線６１および６２とアースとの間においてそれぞれ、２
つのダイオードしきい値および抵抗が、即ち当該のダイ
オード３０５ないし３０６のダイオードしきい値および
トランジスタ３０２のベース−エミッタ間のダイオード
しきい値が作用する。データバスが占打されている場合
、心線６１ないし６２の１つは近似的にアース電位を有
する。当該のダイオード３０５ないし３０６は、導通状
態になりかつトランジスタ３０２を導通切換する。それ
故にこのトランジスタのコレクタは、論理１に相応する
電位を取る。ドライバ３０１の出力側も同じ論理レベル
を送出する。

トランジスタ３０２と給電電圧＋ＵＶとの間に、ヘース
ーエミッタダイオードに同方向において直列接続されて
いるように極性付けられている１つまたは複数のダイオ
ードを挿入接続すると、識別回路の応動値は比較的大き
な領域において選択される。

【図面の簡単な説明】

第１図は、データバスを介して相互接続されており、デ
ータバスに接続されている抵抗装置およびＮＡＮＤ素子
を含んでいる識別回路を有する、複数のデジタルおよび
伝送構成群間の直列データ伝送回路装置を示す回路略図
であり、第２図は、それぞれの構成群が固有の抵抗装置
を含んでいる、直列データ伝送回路装置の部分回路略図
であり、第３図は、排他的ＯＲ素子を備えた識別回路の
回路図であり、第４図は、それぞれの構成群が負の補助
電圧に導かれている抵抗装置を含んでいる、直列データ
伝送回路装置の概略図であり、第５図は、２つのダイオ
ードおよび１つのトランジスタを備えた識別回路の回路
図である。 １．２３；７．２３ａ・・・制御装置、３・・・識別回
路、４，４２，４３．４２ａ、４３ａ：４２ｂ、４３ｂ
・・・抵抗装置、６・・・データバス、２１．２１ａ・
・・データ受信機、２２．２２ａ・・・データ送信機、
３１・・・シュミットトリガ、３２，３３・・・ＲＣ素
子、３４．３４ａ・・・論理結合素子、４０・・・電圧
源、６１．６２・・・心線、Ａ、Ｂ・・心線出力端子、
Ｕ）（・・・電圧源 ＩＧ　２

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのデータ送信機（２２、２２ａ）を
   備え、該送信機の出力端子（Ａ、Ｂ）は２つの心線（６
   １、６２）を有する、同一のデータバス（６）に接続さ
   れており、それぞれ制御入力側は制御装置に接続されて
   おりかつ該制御装置によって、常時最高でも前記データ
   送信機（２２、２２ａ）の１つが作動状態にあるように
   、制御可能であり、その際作動状態にあるデータ送信機
   はその都度入力側に加わるデータ信号の状態に依存して
   第１または第２の極性の電圧を前記データバス（６）に
   送出し、かつ非作動状態にあるデータ送信機（２２、２
   ２ａ）は出力側が作動状態におけるより大きな内部抵抗
   を有しかつ前記データバス（６）に、差動増幅器の形式
   に従ってその出力側が入力電圧が加わっている際その極
   性に依存して２つの前以て決められた信号状態の１つを
   とる、少なくとも１つのデータ受信機（２１、２１ａ）
   が接続されている、少なくとも２つの加入者間の直列デ
   ータ伝送回路装置において、 前記データバス（６）が少なくとも１箇所において抵抗
   装置を備え、該抵抗装置を用いてデータバス（６）の各
   々の心線（６１、６２）が抵抗（４２、４３、４２ａ、
   ４３ａ；４２ｂ、４３ｂ）を介して電圧源（４０）に導
   かれており、かつ前記制御装置の少なくとも１つに、識
   別回路（３）が設けられており、該識別回路の出力側は
   、データバス（６）の心線（６１、６２）に少なくとも
   近似的に同じ電圧が加わっている際、第１の論理状態を
   有する空き信号を前記制御装置（１、２３；７、２３ａ
   ）に送出しかつデータバス（６）の心線（６１、６２）
   に異なった電圧が加わっている際、第２の論理状態を有
   する塞がり信号を前記制御装置（１、２３；７、２３ａ
   ）に送出することを特徴とする複数の加入者間の直列デ
   ータ伝送回路装置。 ２、識別回路は、２つの心線（６１、６２）に基準電位
   を導く電圧を評価する評価装置を含んでおり、かつ該評
   価装置は、抵抗装置によって決められる電圧レベルにお
   いて、第１の形式の出力信号を形成しかつ第１の前以て
   決められた電圧かまたは第２の前以て決められた電圧に
   おいて第２の形式の出力信号を形成しかつ評価装置の出
   力信号は識別回路において、第２の形式の少なくとも１
   つの出力信号が存在する場合に塞がり信号が形成される
   ように、論理結合されている特許請求の範囲第１項記載
   の複数の加入者間の直列データ伝送回路装置。 ３、抵抗装置（４）の抵抗（４２、４３）が導かれてい
   る電圧源（４０）の電圧は、２つの前以て決められた電
   圧の大きい方より大きくかつ制御信号受信機はそれぞれ
   、２つの前以て決められた電圧の小さい方が一方の論理
   状態に相応しかつ前記２つの電圧の大きい方が他方の論
   理状態に相応する回路構成群の、データバス（６）に接
   続されている論理結合素子（３４、３４ａ）によって形
   成されている特許請求の範囲第２項記載の複数の加入者
   間の直列データ伝送回路装置。 ４、複数の抵抗装置（４、４ａ）が設けられており、か
   つ前記抵抗装置（４、４ａ）においてそれぞれ抵抗は、
   電圧源の電圧（Ｕ＿Ｈ）を導くダイオード（４１、４１
   ａ）を介して電圧源（４０）に導かれている特許請求の
   範囲第１項から第３項までのいずれか１項記載の複数の
   加入者間の直列データ伝送回路装置。 ５、所属のデータ送信機（２２、２２ａ）に前置接続さ
   れている加入者の制御入力側にそれぞれＡＮＤ素子が前
   置接続されており、該ＡＮＤ素子の第１入力側は識別回
   路に接続されておりかつ第２入力側は前記データ送信機
   （２２、２２ａ）と共に加入者によって、前記ＡＮＤ素
   子がデータ送信機（２２、２２ａ）が非作動に制御され
   ている場合にのみ準備状態にあるように、制御可能であ
   る特許請求の範囲第１項から第４項までのいずれか１項
   記載の複数の加入者間の直列データ伝送回路装置。 ６、論理結合素子（３４、３４ａ）の出力側はＲＣ素子
   （３３、３２）を介してシュミットトリガ（３１）に導
   かれている特許請求の範囲第５項記載の複数の加入者間
   の直列データ伝送回路装置。 ７、シュミットトリガはＡＮＤ素子として構成されてい
   る特許請求の範囲第５項または第６項記載の複数の加入
   者間の直列データ伝送回路装置。 ８、論理結合素子（３４、３４ａ）はＮＡＮＤ素子であ
   る特許請求の範囲第２項から第７項までのいずれか１項
   記載の複数の加入者間の直列データ伝送回路装置。 ９、論理結合素子（３４、３４ａ）は排他的ＯＲ論理結
   合素子である特許請求の範囲第２項から第７項までのい
   ずれか１項記載の複数の加入者間の直列データ伝送回路
   装置。 １０、論理結合素子はトランジスタ（３０２）を含んで
   おり、該トランジスタのベースはそれぞれ１つのダイオ
   ード（３０５、３０６）を介してデータバス（６）の心
   線（６１、６２）に導かれている特許請求の範囲第２項
   から第７項までのいずれか１項記載の複数の加入者間の
   直列データ伝送回路装置。