JPH0653253A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0653253A JPH0653253A JP20582492A JP20582492A JPH0653253A JP H0653253 A JPH0653253 A JP H0653253A JP 20582492 A JP20582492 A JP 20582492A JP 20582492 A JP20582492 A JP 20582492A JP H0653253 A JPH0653253 A JP H0653253A
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- Japan
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- effect transistor
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- field effect
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 電界効果トランジスタに係り，特に歪み層を
有する電界効果トランジスタに関し，高温通電による特
性劣化のない構造を目的とする。 【構成】 一導電型チャネルとなる歪み層３を有する電
界効果トランジスタであって, 歪み層３は両面又は片面
にチャネル内より不純物濃度の大きい一導電型不純物を
含む転位伝播防止層3a, 3bを有する電界効果トランジス
タにより構成する。
有する電界効果トランジスタに関し，高温通電による特
性劣化のない構造を目的とする。 【構成】 一導電型チャネルとなる歪み層３を有する電
界効果トランジスタであって, 歪み層３は両面又は片面
にチャネル内より不純物濃度の大きい一導電型不純物を
含む転位伝播防止層3a, 3bを有する電界効果トランジス
タにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
係り，特に歪み層を有する電界効果トランジスタに関す
る。
係り，特に歪み層を有する電界効果トランジスタに関す
る。
【０００２】近年，化合物半導体を使用した高速デバイ
スの特性を向上するために，歪み層を用いた絶縁ゲート
型電界効果トランジスタがある。一方，歪み層を用いた
ことによる信頼性の低下の問題があり，信頼性の向上が
要求されている。
スの特性を向上するために，歪み層を用いた絶縁ゲート
型電界効果トランジスタがある。一方，歪み層を用いた
ことによる信頼性の低下の問題があり，信頼性の向上が
要求されている。
【０００３】
【従来の技術】図４は従来の歪み層ＨＥＭＴの断面図で
ある。図中，１はＧａＡｓ基板，２はＧａＡｓでバッフ
ァ層，３はＩｎＧａＡｓでチャネル（電子走行層），４
はＡｌＧａＡｓで電子供給層，５はＧａＡｓでキャップ
層，６はＡｌでゲート電極，７はＡｕＧｅ／Ａｕでソー
ス・ドレイン電極を表す。
ある。図中，１はＧａＡｓ基板，２はＧａＡｓでバッフ
ァ層，３はＩｎＧａＡｓでチャネル（電子走行層），４
はＡｌＧａＡｓで電子供給層，５はＧａＡｓでキャップ
層，６はＡｌでゲート電極，７はＡｕＧｅ／Ａｕでソー
ス・ドレイン電極を表す。
【０００４】チャネル３はＧａＡｓからＩｎＧａＡｓに
組成を変更することにより特性の向上を図っている。Ｉ
ｎＧａＡｓの組成を，例えばＩｎ0.15Ｇａ0.85Ａｓにす
ると，ＧａＡｓの場合に比較してトランスコンダクタン
スが２０％向上する。これはＩｎＡｓのモル比が増加す
ることによって，電子の有効質量が減少し，電子がより
速く移動することができるからである。
組成を変更することにより特性の向上を図っている。Ｉ
ｎＧａＡｓの組成を，例えばＩｎ0.15Ｇａ0.85Ａｓにす
ると，ＧａＡｓの場合に比較してトランスコンダクタン
スが２０％向上する。これはＩｎＡｓのモル比が増加す
ることによって，電子の有効質量が減少し，電子がより
速く移動することができるからである。
【０００５】この技術は，安価で良質のＧａＡｓ基板を
用いて特性向上が図れるので，大いに期待されている
が，一方，ＩｎＡｓのモル比が増加するにつれて，隣接
するバッファ層２及び電子供給層４との格子不整合が増
加し，通常用いられているモル比（Ｉｎ0.15Ｇａ0.85Ａ
ｓ）では格子不整合が１．０６％に達している。そのた
め，転位の発生を抑えるため膜厚は２５０Å以下に設定
しなければならない。
用いて特性向上が図れるので，大いに期待されている
が，一方，ＩｎＡｓのモル比が増加するにつれて，隣接
するバッファ層２及び電子供給層４との格子不整合が増
加し，通常用いられているモル比（Ｉｎ0.15Ｇａ0.85Ａ
ｓ）では格子不整合が１．０６％に達している。そのた
め，転位の発生を抑えるため膜厚は２５０Å以下に設定
しなければならない。
【０００６】
【発明が解決しようとする課題】ところが，転位が発生
しないように膜厚を設定しても，高温で通電すると特性
が劣化する。
しないように膜厚を設定しても，高温で通電すると特性
が劣化する。
【０００７】図５は従来の歪み層ＨＥＭＴの高温通電試
験結果を示す図であり，ゲート長0.25μｍ，ゲート幅 2
00μｍの歪み層ＨＥＭＴを２２５℃に保ち，２Ｖのソー
ス・ドレイン電圧ＶDSを印加した時のドレイン電流の変
化を示すものである。ドレイン電流は半日程度は変化が
ないが，それを過ぎると時間に対してほぼ直線的に減少
していく。
験結果を示す図であり，ゲート長0.25μｍ，ゲート幅 2
00μｍの歪み層ＨＥＭＴを２２５℃に保ち，２Ｖのソー
ス・ドレイン電圧ＶDSを印加した時のドレイン電流の変
化を示すものである。ドレイン電流は半日程度は変化が
ないが，それを過ぎると時間に対してほぼ直線的に減少
していく。
【０００８】これは高温で通電すると，熱エネルギー及
び電子・正孔の再結合エネルギーにより，転位が歪み層
のチャネルに発生するからと考えられる。正孔は電子が
不純物と衝突する際にインパクトイオナイゼーションで
生じるものと考えられる。
び電子・正孔の再結合エネルギーにより，転位が歪み層
のチャネルに発生するからと考えられる。正孔は電子が
不純物と衝突する際にインパクトイオナイゼーションで
生じるものと考えられる。
【０００９】本発明は上記の問題に鑑み，高温通電して
も特性劣化の生じないような構造の歪み層を有する電界
効果トランジスタを提供するものである。
も特性劣化の生じないような構造の歪み層を有する電界
効果トランジスタを提供するものである。
【００１０】
【課題を解決するための手段】図１は本発明の歪み層Ｈ
ＥＭＴの断面図である。上記課題は，一導電型チャネル
となる歪み層３を有する電界効果トランジスタであっ
て, 該歪み層３は両面又は片面にチャネル内より不純物
濃度の大きい一導電型不純物を含む転位伝播防止層3a,
3bを有する電界効果トランジスタによって解決される。
ＥＭＴの断面図である。上記課題は，一導電型チャネル
となる歪み層３を有する電界効果トランジスタであっ
て, 該歪み層３は両面又は片面にチャネル内より不純物
濃度の大きい一導電型不純物を含む転位伝播防止層3a,
3bを有する電界効果トランジスタによって解決される。
【００１１】
【作用】転位は歪み層と隣接層（バッファ層や電子供給
層）との界面で発生する。そこは最も大きな応力のかか
る場所であり，そこで発生した転位はチャネル内に伝播
する。そこで，界面付近のチャネルに高濃度不純物を含
む転位伝播防止層3a, 3bを設けておけば界面でたとえ転
位が発生したとしても，転位はチャネル内に伝播する前
に転位伝播防止層3a, 3bの不純物により終端され，電子
が走行するチャネル内まで伝播しない。したがって，高
温通電による特性劣化は生じない。
層）との界面で発生する。そこは最も大きな応力のかか
る場所であり，そこで発生した転位はチャネル内に伝播
する。そこで，界面付近のチャネルに高濃度不純物を含
む転位伝播防止層3a, 3bを設けておけば界面でたとえ転
位が発生したとしても，転位はチャネル内に伝播する前
に転位伝播防止層3a, 3bの不純物により終端され，電子
が走行するチャネル内まで伝播しない。したがって，高
温通電による特性劣化は生じない。
【００１２】転位伝播防止層3a, 3bの不純物の導電型
は，チャネルの導電型と同じくすることが特性を良好に
保つ上から望ましい。また，不純物を含む転位伝播防止
層はバッファ層側に設けることで所期の効果が得られる
が，バッファ層側及び電子供給層側の両方に設けるとさ
らに効果が大きくなる。
は，チャネルの導電型と同じくすることが特性を良好に
保つ上から望ましい。また，不純物を含む転位伝播防止
層はバッファ層側に設けることで所期の効果が得られる
が，バッファ層側及び電子供給層側の両方に設けるとさ
らに効果が大きくなる。
【００１３】
【実施例】図１は本発明の歪み層ＨＥＭＴの断面図であ
る。以下，この図を参照しながら実施例について説明す
る。
る。以下，この図を参照しながら実施例について説明す
る。
【００１４】ＧａＡｓ基板１に，バッファ層２，転位伝
播防止層3a，チャネル（電子走行層）３，転位伝播防止
層3b，電子供給層４，キャップ層５をこの順に，例えば
ＭＯＶＰＥ法により積層する。
播防止層3a，チャネル（電子走行層）３，転位伝播防止
層3b，電子供給層４，キャップ層５をこの順に，例えば
ＭＯＶＰＥ法により積層する。
【００１５】バッファ層２は厚さが例えば6000Åのノン
ドープＧａＡｓ，転位伝播防止層3aは厚さが例えば１０
ÅのＳｉドープ（１×１０18cm-3）Ｉｎ0.15Ｇａ0.85Ａ
ｓ，チャネル３は厚さが例えば 130ÅのノンドープＩｎ
0.15Ｇａ0.85Ａｓ，転位伝播防止層3bは厚さが例えば１
０ÅのＳｉドープ（１×１０18cm-3）Ｉｎ0.15Ｇａ0.85
Ａｓ，電子供給層４は厚さが例えば 300ÅのＳｉドープ
（２×１０18cm-3）Ａｌ0.3 Ｇａ0.7 Ａｓ，キャップ層
５は厚さが例えば 700ÅのＳｉドープ（２×１０18c
m-3）ＧａＡｓである。
ドープＧａＡｓ，転位伝播防止層3aは厚さが例えば１０
ÅのＳｉドープ（１×１０18cm-3）Ｉｎ0.15Ｇａ0.85Ａ
ｓ，チャネル３は厚さが例えば 130ÅのノンドープＩｎ
0.15Ｇａ0.85Ａｓ，転位伝播防止層3bは厚さが例えば１
０ÅのＳｉドープ（１×１０18cm-3）Ｉｎ0.15Ｇａ0.85
Ａｓ，電子供給層４は厚さが例えば 300ÅのＳｉドープ
（２×１０18cm-3）Ａｌ0.3 Ｇａ0.7 Ａｓ，キャップ層
５は厚さが例えば 700ÅのＳｉドープ（２×１０18c
m-3）ＧａＡｓである。
【００１６】レジストマスクを用いてキャップ層５をエ
ッチングし，リセス構造を形成した後，Ａｌを蒸着して
リフトオフ法によりゲート電極６を形成する。その後，
ソース・ドレイン電極７を形成し，合金化処理によりオ
ーミックコンタクトを形成する。ソース・ドレイン電極
７は厚さが例えば 100ÅのＡｕＧｅと厚さが例えば2000
ÅのＡｕの積層からなる。
ッチングし，リセス構造を形成した後，Ａｌを蒸着して
リフトオフ法によりゲート電極６を形成する。その後，
ソース・ドレイン電極７を形成し，合金化処理によりオ
ーミックコンタクトを形成する。ソース・ドレイン電極
７は厚さが例えば 100ÅのＡｕＧｅと厚さが例えば2000
ÅのＡｕの積層からなる。
【００１７】図２は本発明の歪み層ＨＥＭＴの高温通電
試験結果を示す図で，0.25μｍのゲート長， 200μｍの
ゲート幅を有する上記構造の歪み層ＨＥＭＴを２２５℃
に保ち，２Ｖのソース・ドレイン電圧ＶDSを印加した時
のドレイン電流の変化を示すものである。図２に見るよ
うに，ドレイン電流の低下は全く見られなかった。
試験結果を示す図で，0.25μｍのゲート長， 200μｍの
ゲート幅を有する上記構造の歪み層ＨＥＭＴを２２５℃
に保ち，２Ｖのソース・ドレイン電圧ＶDSを印加した時
のドレイン電流の変化を示すものである。図２に見るよ
うに，ドレイン電流の低下は全く見られなかった。
【００１８】図３は本発明の歪み層ＭＥＳＦＥＴの断面
図であり，１はＧａＡｓ基板，２はバッファ層，3aは転
位伝播防止層，８はチャネル（電子走行層），3bは転位
伝播防止層，９は耐圧劣化防止層，６はゲート電極，７
はソース・ドレイン電極を表す。
図であり，１はＧａＡｓ基板，２はバッファ層，3aは転
位伝播防止層，８はチャネル（電子走行層），3bは転位
伝播防止層，９は耐圧劣化防止層，６はゲート電極，７
はソース・ドレイン電極を表す。
【００１９】バッファ層２は厚さが例えば6000Åのノン
ドープＧａＡｓ，転位伝播防止層3aは厚さが例えば１０
ÅのＳｉドープ（１×１０18cm-3）Ｉｎ0.15Ｇａ0.85Ａ
ｓ，チャネル８は厚さが例えば 230ÅのＳｉドープ（２
×１０17cm-3）Ｉｎ0.15Ｇａ0.85Ａｓ，転位伝播防止層
3bは厚さが例えば１０ÅのＳｉドープ（１×１０18c
m-3）Ｉｎ0.15Ｇａ0.85Ａｓ，耐圧劣化防止層９は厚さ
が例えば５０ÅのノンドープＡｌ0.3 Ｇａ0.7 Ａｓ，ゲ
ート電極６はＡｌ，ソース・ドレイン電極はＡｕＧｅ／
Ａｕである。
ドープＧａＡｓ，転位伝播防止層3aは厚さが例えば１０
ÅのＳｉドープ（１×１０18cm-3）Ｉｎ0.15Ｇａ0.85Ａ
ｓ，チャネル８は厚さが例えば 230ÅのＳｉドープ（２
×１０17cm-3）Ｉｎ0.15Ｇａ0.85Ａｓ，転位伝播防止層
3bは厚さが例えば１０ÅのＳｉドープ（１×１０18c
m-3）Ｉｎ0.15Ｇａ0.85Ａｓ，耐圧劣化防止層９は厚さ
が例えば５０ÅのノンドープＡｌ0.3 Ｇａ0.7 Ａｓ，ゲ
ート電極６はＡｌ，ソース・ドレイン電極はＡｕＧｅ／
Ａｕである。
【００２０】ゲート長0.25μｍ，ゲート幅 200μｍを有
するこの構造の歪み層ＭＥＳＦＥＴにおいても，２２５
℃の高温通電試験の結果，２Ｖのソース・ドレイン電圧
ＶDSを印加した時のドレイン電流の低下は全く見られな
かった。
するこの構造の歪み層ＭＥＳＦＥＴにおいても，２２５
℃の高温通電試験の結果，２Ｖのソース・ドレイン電圧
ＶDSを印加した時のドレイン電流の低下は全く見られな
かった。
【００２１】以上の実施例に示すように，チャネルとな
る歪み層の両表面に不純物濃度の大きい表面層を設ける
ことにより，界面に生じた転位のチャネル内への伝播を
阻止することができ，高温通電による特性劣化を防止す
ることができる。
る歪み層の両表面に不純物濃度の大きい表面層を設ける
ことにより，界面に生じた転位のチャネル内への伝播を
阻止することができ，高温通電による特性劣化を防止す
ることができる。
【００２２】上記の例では転位伝播防止層3a，3bのＳｉ
ドープ量を１×１０18cm-3としたが，５×１０17cm-3以
上であれば，高温通電による特性劣化を防止する効果が
みられる。また，転位伝播防止層3a，3bの不純物はｎチ
ャネルではｎ型不純物，ｐチャネルではｐ型不純物とす
る。
ドープ量を１×１０18cm-3としたが，５×１０17cm-3以
上であれば，高温通電による特性劣化を防止する効果が
みられる。また，転位伝播防止層3a，3bの不純物はｎチ
ャネルではｎ型不純物，ｐチャネルではｐ型不純物とす
る。
【００２３】なお，上記の実施例ではチャネルとなる歪
み層の両表面に不純物濃度の大きい表面層を設けたが，
特に歪み応力の大きいバッファ層側だけに転位伝播防止
層を設けても効果がある。
み層の両表面に不純物濃度の大きい表面層を設けたが，
特に歪み応力の大きいバッファ層側だけに転位伝播防止
層を設けても効果がある。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
チャネルが歪み層であり，界面で転位が発生したとして
も転位の伝播が阻止され，高温通電による特性劣化のな
い電界効果トランジスタを得ることができる。したがっ
て，信頼性の高い高性能の電界効果トランジスタを得る
ことができる。
チャネルが歪み層であり，界面で転位が発生したとして
も転位の伝播が阻止され，高温通電による特性劣化のな
い電界効果トランジスタを得ることができる。したがっ
て，信頼性の高い高性能の電界効果トランジスタを得る
ことができる。
【００２５】本発明は，特に化合物半導体による接合ゲ
ート型電界効果トランジスタの高性能化，高信頼化に寄
与するものである。
ート型電界効果トランジスタの高性能化，高信頼化に寄
与するものである。
【図１】本発明の歪み層ＨＥＭＴの断面図である。
【図２】本発明の歪み層ＨＥＭＴの高温通電試験結果を
示す図である。
示す図である。
【図３】本発明の歪み層ＭＥＳＦＥＴの断面図である。
【図４】従来の歪み層ＨＥＭＴの断面図である。
【図５】従来の歪み層ＨＥＭＴの高温通電試験結果を示
す図である。
す図である。
１はＧａＡｓ基板 ２はバッファ層であってノンドープＧａＡｓ ３はチャネルであってノンドープＩｎＧａＡｓ 3a, 3bは表面層であり転位伝播防止層であってＳｉドー
プＩｎＧａＡｓ ４は電子供給層であってＳｉドープＡｌＧａＡｓ ５はキャップ層であってＳｉドープＧａＡｓ ６はゲート電極であってＡｌ ７はソース・ドレイン電極であってＡｕＧｅ／Ａｕ ８はチャネルであってＳｉドープＩｎＧａＡｓ ９は耐圧劣化防止層であってノンドープＡｌＧａＡｓ
プＩｎＧａＡｓ ４は電子供給層であってＳｉドープＡｌＧａＡｓ ５はキャップ層であってＳｉドープＧａＡｓ ６はゲート電極であってＡｌ ７はソース・ドレイン電極であってＡｕＧｅ／Ａｕ ８はチャネルであってＳｉドープＩｎＧａＡｓ ９は耐圧劣化防止層であってノンドープＡｌＧａＡｓ
Claims (1)
- 【請求項１】 一導電型チャネルとなる歪み層(3) を有
する電界効果トランジスタであって, 該歪み層(3) は両
面又は片面にチャネル内より不純物濃度の大きい一導電
型不純物を含む転位伝播防止層(3a, 3b)を有することを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20582492A JPH0653253A (ja) | 1992-08-03 | 1992-08-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20582492A JPH0653253A (ja) | 1992-08-03 | 1992-08-03 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653253A true JPH0653253A (ja) | 1994-02-25 |
Family
ID=16513316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20582492A Withdrawn JPH0653253A (ja) | 1992-08-03 | 1992-08-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652451A (en) * | 1994-09-05 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
| US8803198B2 (en) | 2005-03-15 | 2014-08-12 | Cree, Inc. | Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions |
-
1992
- 1992-08-03 JP JP20582492A patent/JPH0653253A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652451A (en) * | 1994-09-05 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
| US8803198B2 (en) | 2005-03-15 | 2014-08-12 | Cree, Inc. | Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |