JPH0783107B2 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH0783107B2
JPH0783107B2 JP59078961A JP7896184A JPH0783107B2 JP H0783107 B2 JPH0783107 B2 JP H0783107B2 JP 59078961 A JP59078961 A JP 59078961A JP 7896184 A JP7896184 A JP 7896184A JP H0783107 B2 JPH0783107 B2 JP H0783107B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電界効果トランジスタ、特に表面電子チャネル
を有する電界効果トランジスタ（FET）に関するもので
ある。
（従来技術とその問題点） 近年、Siより電子移動度が５〜６倍大きいGaAsを用いた
ショットキーゲート型FET（MESFET）が高周波・高速用
素子として市販に供され、またこれを用いた集積回路の
研究が盛んに行なわれている。しかしながら、上記MESF
ETでは多量のドアー不純物を含むｎ形半導体層をチャネ
ルとしているため、イオン化不純物散乱によって電子の
移動度および速度が制限されており、例えばGaAsでは電
子濃度（ドナー不純物密度）1017cm-3で、300Kにおける
電子移動度は5000cm3/V.S程度である。ところでノンド
ープの高純度GaAs上にドナー不純物をドープしたAlGaAs
層を有するヘテロ接合構造ではAlGaAs中の電子が、より
電子親和力の大きいノンドープGaAs側へ移動するために
ヘテロ界面のGaAs中に電子蓄積層が形成されるが、これ
らの電子のほとんどは２次元電子ガスとして不純物のな
いGaAs中に存在するために、不純物散乱の影響が小さ
く、したがって特に低温において著しく移動度が向上す
る。そこで、この電子蓄積層の電子濃度をAlGaAs層上に
形成されたショットキゲート電極で制御する構造のFET
が注目されている。
第１図はそのFETの基本構造を示す断面図である。
１は半絶縁性GaAs基板、２はノンドープGaAs層、３はn+
コンタクト層、４は電子チャネル、５はソース電極、
５′はドレイン電極、６はドナー不純物をドープしたAl
GaAs層、７はイオン化したドナー不純物、８はゲート電
極である。ここで、このようなFETの例えばノーマリオ
ン型素子を考えると、熱平衡状態でのゲート部の深さ方
向のエネルギー帯図は第２図に示すようになる。ところ
で、この様な構造では第２図に示すようにヘテロ界面の
GaAs側に電子が蓄積し、海面近傍では蓄積電子密度が大
きいためにGaAs側のポテンシャルが大きく曲がり一種の
三角ポテンシャルが形成される。この三角ポテンシャル
に閉込められた電子はいわゆる２次元電子ガスとして存
在し、界面に垂直方向の運動エネルギーが量子力学的効
果で離散化され、いわゆる量子化エネルギー準位が形成
される。今、簡単のため、三角ポテンシャルのGaAs側の
ポテンシャル勾配が一定、すなわち電界強度が一定値Fs
をとるとすれば、ヘテロ界面GaAs伝導帯端から測ったこ
のエネルギー準位Ei（ｉ＝0,1,2……）は近似的に次式
で表わされる。
ここで、ｍ＊はGaAs中電子の有効質量、ｅは電子電荷、 はプラング定数ｈを２πで割ったものである。第２図に
は一例としてE0とE1を示してある。さて、通常のFET動
作でソース・ドレイン間の電界が小さく電子の分布関数
が熱平衡状態からあまりずれないような場合には第２図
に示すように、フエルミ準位EFはE0とE1の間に存在し、
電子はエネルギーがE0とEFの間に分布した状態で運動す
る。しかしある程度電界が大きくなり電子のエネルギー
がＥ１を越えるようになると、E0の準位とＥ１の準位間
で、いわゆるサブバンド間散乱が起り電子の移動度の低
下するという問題が生じる。従来構造のFETでは第２図
に示したように電子が蓄積している界面近傍ではポテン
シャルの曲りが大きいが、界面よりはなれたGaAs中では
蓄積電子密度に対して空間電荷密度が小さいためにバン
ドの曲りが小さく、従って界面に垂直方向の電界も小さ
いことにより式（１）から判るようにE0とE1、あるいは
E1とE2等のエネルギー差が小さい。このために比較的小
さなソース・ドレイン間界面でもサブバンド間散乱によ
る電子移動度低下が顕著となり素子の高速動作という観
点からは大きな問題となっている。
上記FET構造の別の問題点は、ドレイン電圧をVD、ゲー
ト電圧をVG、ゲート閾値電圧をVTとするとき、ドレイン
電圧を増加させてVD＞VG−VTとなった状態では、チャネ
ルのドレイン端に近い場所の界面のエネルギー帯図は第
３図のようになり、電子に対するポテンシャルエネルギ
ーがGaAs中で界面より内部に向って、低くなった状況と
なることである。
すなわち、電子（白丸）とは界面から離れてGaAs層内部
を走行するようになり、実効的な電流路がドレイン側で
拡がる為に、特に短チャネルFETにおいて飽和特性のド
レインコンダクタンスの増大をきたし、FET特性を劣化
させる。
以上はヘテロ接合を有するFETについて説明したが、同
様なことは絶縁ゲート形FET（MISFET）など表面チャネ
ルを有するFETに共通の問題である。
（発明の目的） 本発明の目的は、上述のような問題点を解消し、高移動
度電子の２次元的蓄積状態を維持した良好な特性を有す
る電界効果トランジスタを提供することにある。
（発明の構成） 本発明によれば、半導体結晶表面に形成された電子層を
チャネルとし、該チャネルを制御するゲート電極と、該
チャネルにオーム接触するソース電極及びドレイン電極
を具備した電界効果トランジスタにおいて、前記半導体
結晶の電子親和力がその結晶組成を変えることにより前
記電子層が形成される表面から、前記ゲート電極と反対
方向の前記半導体結晶の内部に向って連続的に減少する
構造を有することを特徴とする電界効果トランジスタが
得られる。
（実施例） 以下本発明を実施例により詳細に説明する。
第４図は本発明の一実施例を示す電子チャネルの電界効
果トランジスタの構造の断面図で、第１図と同一番号の
ところは同一内容を表わし、42はノンドープ高純度のAl
As層、49はノンドープ高純度AlxGa１−ｘAs層でAlAsの
モル比ｘをチャネル界面から42のAlAs層に向って０から
１まで連続的に変化させたもので、分布の一例を第５図
に示す。熱平衡状態におけるゲート部の深さ方向のエネ
ルギー帯図は第６図に示すようになる。ヘテロ界面とAl
xGa１−ｘAs層49に急峻な三角ポテンシャル井戸が形成
されるために、前述の議論から明らかな様に、この場合
はE0とE1のエネルギー差が大きく、従ってｎ型不純物を
ドープしたAlGaAs層６から供給された電子はかなり高エ
ネルギーの状態になるまでE0とE1の間でサブバンド間散
乱を起す確率が小さい。この為に、大きなソース・ドレ
イン間電圧でも低電圧領域と同様に大きな移動度を保持
し良好な輸送特性を示すこととなる。
さらに本構造では、たとえドレインバイアスの大きい動
作状態においても、ソースからドレインにわたってチャ
ネル電子の基板側にはAlxGa１−ｘAs層49からなるポテ
ンシャル障壁が厳に存在するために、電子はヘテロ界面
近傍を走行する。したがって従来例のような電流拡がり
効果によるドレインコンダクタンスの増大劣化がない。
またソース側のn+コンタクト層から注入される電子は、
ほとんどが電子親和力の大きいヘテロ界面よりに注入さ
れるために、ヘテロ界面より基板側のノンドープ高純度
AlxGa１−ｘAs中を流れる電子による空間電荷制限電流
の影響はきわめて小さく、したがって従来例の短チャネ
ル素子で顕著であった基板側を流れる電流によるドレイ
ンコンダクタンスの増加も防止できる。
以上説明した本発明による電界効果トランジスタの第一
の実施例は以下のように製作される。
例えば、半絶縁性GaAs基板上に分子線エピタキシーによ
りノンドープ高純度AlAs層を3000Å、ノンドープ高純度
AlxGa１−ｘAs層を第５図に示したAlAsのモル比ｘの分
布に従って3500Å、さらに有効ドナー不純物密度２×10
17cm-3のAlGaAs層を900Å成長する。次いでイオン注入
法によりソースおよびドレインにn+領域を形成し、ゲー
ト電極およびソース、ドレイン電極を通常の方法により
形成すれば素子が完成する。
以上はヘテロ接合を有するFETについて説明したが本発
明は絶縁ゲートを有するFET（MISFET）についてもきわ
めて良好な特性を有する素子を実現させる。第７図はMI
SFETに適用した場合の構造図で、例え半絶縁性GaAs基板
１上にGaxIn１−ｘAsを分子線エピタキシー法によりｘ
を１から0.3まで変化させて2000Å成長し、その上に例
えばCVD SiO2膜76を800Å成長しさらに窓開けを施して
イオン注入法によりn+コンタクト層３を形成して通常の
方法でゲート電極及びソース・ドレイン電極を形成して
素子が完成する。ゲートに正バイアスを印加してチャネ
ル電子を誘起した時のエネルギー帯図を第８図に示す。
本構造では実施例１で説明したと同様な特徴および効果
を有するとともに、さらに例えばチャネルが形成される
GaxIn１−ｘAs層のGaAsのモル比ｘが自由に選択できる
特徴を有する。ここではGaAsを基板とした場合のGaxIn
１−ｘAs層を一例として示したが、他の基板及び混晶半
導体層に本発明が適用できることは明らかであろう。
（発明の効果） 以下の説明において詳述した様に、本発明によれば従来
技術における電子チャネルの拡がりによる問題点のない
極めて良好な動作特性を有する電界効果トランジスタが
実現され、特に短チャネルにおいて高性能な電界効果ト
ランジスタが実現きる。さらに前記本発明は個別素子の
みならず、集積回路およびオプトエレクトロニクス関係
へも応用することができる。
【図面の簡単な説明】
第１図、第２図、第３図はヘテロ接合を利用したFETの
従来例を示すもので第１図は構造、第２図はゲート部の
深さ方向での熱平衡状態におけるエネルギー帯図、第３
図はドレインに高電圧を印加した場合のゲートのドレイ
ン端での深さ方向のエネルギー帯図である。また第４
図、第５図、第６図、第７図、第８図は本発明によるFE
Tの一実施例を説明するための図で、第４図はヘテロ接
合を利用したFETの構造、第５図はAlxGa１−ｘAs層中Al
Asのモル比分布、第６図は熱平衡状態でのエネルギー帯
図、第７図はMISFETの構造、第８図はゲートに正電圧を
印加した時のエネルギー帯図を示す。 図において、 １……半絶縁性GaAs基板 ２……ノンドープ高純度GaAs層 ３……n+コンタクト層 ４……電子蓄積層 ５……ソース電極 ５′……ドレイン電極 ６……ドナー形不純物ドープAlGaAs層 ７……イオン化ドナー ８……ゲート電極 42……ノンドープ高純度AlAs層 49……ノンドープ高純度AlxGa１−ｘAs層 72……ノンドープ高純度GaxIn１−ｘAs層 76……ゲート絶縁膜 EF……フェルミレベル EC……伝導帯 EV……価電子帯 白丸……電子 である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｈ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体結晶表面に形成された電子層をチャ
    ネルとし、該チャネルを制御するゲート電極と、該チャ
    ネルにオーム接触するソース電極及びドレイン電極を具
    備した電界効果トランジスタにおいて、前記半導体結晶
    表面の電子親和力が、その結晶組成を変えることによ
    り、前記電子層が形成される表面から、前記ゲート電極
    と反対方向の前記半導体結晶の内部に向かって連続的に
    減少する構造を有することを特徴とする電界効果トラン
    ジスタ。
JP59078961A 1984-04-19 1984-04-19 電界効果トランジスタ Expired - Lifetime JPH0783107B2 (ja)

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