JPH0653311A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0653311A JPH0653311A JP4205253A JP20525392A JPH0653311A JP H0653311 A JPH0653311 A JP H0653311A JP 4205253 A JP4205253 A JP 4205253A JP 20525392 A JP20525392 A JP 20525392A JP H0653311 A JPH0653311 A JP H0653311A
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- Japan
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- semiconductor layer
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- integrated circuit
- insulating film
- semiconductor integrated
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 デジタル回路とアナログ回路を同一基板上に
混載した半導体集積回路において、誤動作の原因となる
両回路間の相互のノイズ干渉によるトラブルを防止す
る。 【構成】 Ｐ型シリコン基板１６上の全面に絶縁膜１７
を形成し、絶縁膜１７の上にＳＩＯ技術などによりＮ型
エピタキシャル層１８を形成する。このＮ型エピタキシ
ャル層１８の縦方向に基板と同じ極性のＰ型不純物を注
入あるいは拡散してＰ型拡散ベルト１９を形成する。
混載した半導体集積回路において、誤動作の原因となる
両回路間の相互のノイズ干渉によるトラブルを防止す
る。 【構成】 Ｐ型シリコン基板１６上の全面に絶縁膜１７
を形成し、絶縁膜１７の上にＳＩＯ技術などによりＮ型
エピタキシャル層１８を形成する。このＮ型エピタキシ
ャル層１８の縦方向に基板と同じ極性のＰ型不純物を注
入あるいは拡散してＰ型拡散ベルト１９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、特
に少なくとも１組以上のデジタル回路及びアナログ回路
を同一チップ上に混載すると共に、デジタル回路が出力
する低周波ノイズを含んだデジタル的ノイズ干渉による
アナログ回路のトラブルを防止するための分離手段を備
えた半導体集積回路装置に関する。
に少なくとも１組以上のデジタル回路及びアナログ回路
を同一チップ上に混載すると共に、デジタル回路が出力
する低周波ノイズを含んだデジタル的ノイズ干渉による
アナログ回路のトラブルを防止するための分離手段を備
えた半導体集積回路装置に関する。
【０００２】
【従来の技術】近年機器の小型化の要求にともない、機
器を構成する各種回路の集積化や、あるいは特性の異な
る複数の集積回路を混在化させる技術が多く用いられる
ようになってきている。このような技術動向において、
デジタル回路とアナログ回路という従来はノイズ干渉等
の問題から切り離して構成されていた回路同士の複合化
も例外でなくなってきており、同一チップ上に混載する
ことが検討されている。しかしながら、デジタル回路と
アナログ回路とを混在させた複合集積回路では各内蔵回
路をシールドすることは不可能であり、また回路同士が
非常に近い範囲に隣接しているためノイズの混入に対す
る対策は非常に困難であった。
器を構成する各種回路の集積化や、あるいは特性の異な
る複数の集積回路を混在化させる技術が多く用いられる
ようになってきている。このような技術動向において、
デジタル回路とアナログ回路という従来はノイズ干渉等
の問題から切り離して構成されていた回路同士の複合化
も例外でなくなってきており、同一チップ上に混載する
ことが検討されている。しかしながら、デジタル回路と
アナログ回路とを混在させた複合集積回路では各内蔵回
路をシールドすることは不可能であり、また回路同士が
非常に近い範囲に隣接しているためノイズの混入に対す
る対策は非常に困難であった。
【０００３】このため、ノイズ除去のための特殊回路が
必要となる場合も多く製造コストの上昇と共に小型化に
も制約を与えるものとなっていた。すなわち、デジタル
回路が放出する低周波ノイズを含んだデジタル的ノイズ
がアナログ回路に漏れてくると、ノイズの混入を嫌うア
ナログ回路部ではノイズが付加されて誤動作をするおそ
れがある。特に、同一基板上にアナログ回路とデジタル
回路が混在する場合には、電源としての基板が共通とな
っているために、例えば、電源間にバイパスコンデンサ
をつけるなどの対策では十分な解決が得られない。従っ
て、基板上で何等かの対策を施す必要が生じる。
必要となる場合も多く製造コストの上昇と共に小型化に
も制約を与えるものとなっていた。すなわち、デジタル
回路が放出する低周波ノイズを含んだデジタル的ノイズ
がアナログ回路に漏れてくると、ノイズの混入を嫌うア
ナログ回路部ではノイズが付加されて誤動作をするおそ
れがある。特に、同一基板上にアナログ回路とデジタル
回路が混在する場合には、電源としての基板が共通とな
っているために、例えば、電源間にバイパスコンデンサ
をつけるなどの対策では十分な解決が得られない。従っ
て、基板上で何等かの対策を施す必要が生じる。
【０００４】かかる目的のために従来から半導体集積回
路の分離技術が提案されており、分離技術には大きく分
けてＰＮ接合分離と高絶縁層分離（ＩＯＰ分離）の２つ
の分離技術がある。このうちＰＮ接合分離では、Ｐ型シ
リコンとＮ型シリコンの逆耐圧を利用して回路間分離を
行う。例えば、図２に示す従来の半導体集積回路は、回
路間のノイズ伝達を緩和する方法として、第１の導電型
を有する第１の半導体基板上に設けられたデジタル回路
領域とアナログ回路領域の間にある程度の間隔をとり、
その境界部分に分離領域（拡散ベルト、あるいは絶縁膜
のベルト）を設けることによりノイズ伝達を緩和すると
いう技術を適用した半導体集積回路であり、図２は、そ
の断面図である。
路の分離技術が提案されており、分離技術には大きく分
けてＰＮ接合分離と高絶縁層分離（ＩＯＰ分離）の２つ
の分離技術がある。このうちＰＮ接合分離では、Ｐ型シ
リコンとＮ型シリコンの逆耐圧を利用して回路間分離を
行う。例えば、図２に示す従来の半導体集積回路は、回
路間のノイズ伝達を緩和する方法として、第１の導電型
を有する第１の半導体基板上に設けられたデジタル回路
領域とアナログ回路領域の間にある程度の間隔をとり、
その境界部分に分離領域（拡散ベルト、あるいは絶縁膜
のベルト）を設けることによりノイズ伝達を緩和すると
いう技術を適用した半導体集積回路であり、図２は、そ
の断面図である。
【０００５】すなわち、図２において、従来の半導体装
置は、Ｐ型シリコン基板１１上に設けられたデジタル回
路領域とアナログ回路領域の間に、Ｎ型拡散ベルト１２
を設けることによりノイズ伝達を緩和している。しか
し、この図２に示す従来の半導体集積回路では、デジタ
ル回路及びアナログ回路間のノイズ伝達はＮ型拡散ベル
ト１２により一定程度緩和されているが、Ｐ形シリコン
基板１６は完全には分離されていないため高精度のアナ
ログ回路を必要とする場合にはこの方法では十分でな
い。
置は、Ｐ型シリコン基板１１上に設けられたデジタル回
路領域とアナログ回路領域の間に、Ｎ型拡散ベルト１２
を設けることによりノイズ伝達を緩和している。しか
し、この図２に示す従来の半導体集積回路では、デジタ
ル回路及びアナログ回路間のノイズ伝達はＮ型拡散ベル
ト１２により一定程度緩和されているが、Ｐ形シリコン
基板１６は完全には分離されていないため高精度のアナ
ログ回路を必要とする場合にはこの方法では十分でな
い。
【０００６】そこで、デジタル回路領域とアナログ回路
領域の基板を完全に分離してノイズ干渉を防止する方法
として、（１）デジタル回路を形成したシリコン基板と
アナログ回路を形成したシリコン基板をそれぞれ別々に
作成した後、これらの基板を貼り合わせる方法や、
（２）図３に示す従来の第２の半導体集積回路のよう
に、Ｐ型シリコン基板１３上に基板とは逆極性のＮ型エ
ピタキシャル層１４を形成し、そのエピタキシャル層１
４に対して縦方向に基板と同じ極性のＰ型不純物を注入
あるいは拡散して拡散ベルト１５を形成し、分離された
Ｎ型エピタキシャル層１４の一方にデジタル回路を、他
方にアナログ回路を形成する方法により、デジタル回路
領域とアナログ回路領域の基板を分離していた。
領域の基板を完全に分離してノイズ干渉を防止する方法
として、（１）デジタル回路を形成したシリコン基板と
アナログ回路を形成したシリコン基板をそれぞれ別々に
作成した後、これらの基板を貼り合わせる方法や、
（２）図３に示す従来の第２の半導体集積回路のよう
に、Ｐ型シリコン基板１３上に基板とは逆極性のＮ型エ
ピタキシャル層１４を形成し、そのエピタキシャル層１
４に対して縦方向に基板と同じ極性のＰ型不純物を注入
あるいは拡散して拡散ベルト１５を形成し、分離された
Ｎ型エピタキシャル層１４の一方にデジタル回路を、他
方にアナログ回路を形成する方法により、デジタル回路
領域とアナログ回路領域の基板を分離していた。
【０００７】
【発明が解決しようとする課題】しかし、上述の従来の
半導体集積回路装置において用いられた方法、すなわ
ち、デジタル回路領域とアナログ回路領域の基板を別々
に作成する（１）の方法による場合は、半導体集積回路
の製造工程が複雑となり製造コストが大きくなるという
問題点があった。また、エピタキシャル層に逆極性の分
離領域を拡散により形成する（２）の方法の場合は、Ｐ
型シリコン基板部分とＮ型エピタキシャル層のＰＮ接合
部の面積が大きいため、ＰＮ逆バイアス部分の寄生容量
が大きくなるという問題点があった。
半導体集積回路装置において用いられた方法、すなわ
ち、デジタル回路領域とアナログ回路領域の基板を別々
に作成する（１）の方法による場合は、半導体集積回路
の製造工程が複雑となり製造コストが大きくなるという
問題点があった。また、エピタキシャル層に逆極性の分
離領域を拡散により形成する（２）の方法の場合は、Ｐ
型シリコン基板部分とＮ型エピタキシャル層のＰＮ接合
部の面積が大きいため、ＰＮ逆バイアス部分の寄生容量
が大きくなるという問題点があった。
【０００８】本発明は上記のような問題点を解消するた
めになされたもので、デジタル回路とアナログ回路を同
一チップ上に混載した半導体集積回路における両回路間
のノイズ干渉を防止し、回路の誤動作を有効に防止する
ことのできる分離手段を備えた半導体集積回路装置を得
ることを目的としている。
めになされたもので、デジタル回路とアナログ回路を同
一チップ上に混載した半導体集積回路における両回路間
のノイズ干渉を防止し、回路の誤動作を有効に防止する
ことのできる分離手段を備えた半導体集積回路装置を得
ることを目的としている。
【０００９】
【課題を解決するための手段】第一の本発明は、上述の
課題を解決するために、第１の導電型を有する第１の半
導体層と、該第１の半導体層上に積層された絶縁膜と、
該絶縁膜上に積層され、前記第１の導電型とは逆極性の
第２の導電型を有する第２の半導体層と、を備え、前記
第２の半導体層は、前記第１の導電型を有し、該第２の
半導体層を２つの領域に分割する分離領域を含み、前記
２つの領域のそれぞれに独立に回路が形成されているこ
とを特徴とする半導体集積回路装置である。
課題を解決するために、第１の導電型を有する第１の半
導体層と、該第１の半導体層上に積層された絶縁膜と、
該絶縁膜上に積層され、前記第１の導電型とは逆極性の
第２の導電型を有する第２の半導体層と、を備え、前記
第２の半導体層は、前記第１の導電型を有し、該第２の
半導体層を２つの領域に分割する分離領域を含み、前記
２つの領域のそれぞれに独立に回路が形成されているこ
とを特徴とする半導体集積回路装置である。
【００１０】第二の本発明は、上述の課題を解決するた
めに、第１の導電型を有する第１の半導体層と、該第１
の半導体層上に積層された絶縁膜と、該絶縁膜上に積層
され、前記第１の導電型を有する第２の半導体層と、を
備え、前記第２の半導体層は、前記第１の導電型とは逆
極性の第２の導電型を有し、該第２の半導体層を２つの
領域に分割する分離領域を含み、前記２つの領域のそれ
ぞれに独立に回路が形成されていることを特徴とする半
導体集積回路装置である。
めに、第１の導電型を有する第１の半導体層と、該第１
の半導体層上に積層された絶縁膜と、該絶縁膜上に積層
され、前記第１の導電型を有する第２の半導体層と、を
備え、前記第２の半導体層は、前記第１の導電型とは逆
極性の第２の導電型を有し、該第２の半導体層を２つの
領域に分割する分離領域を含み、前記２つの領域のそれ
ぞれに独立に回路が形成されていることを特徴とする半
導体集積回路装置である。
【００１１】
【作用】従って、本発明の半導体集積回路装置によれ
ば、第２の半導体層に形成された二つの領域上のそれぞ
れの回路は、第２の半導体層の導電型とは逆極性の分離
領域により完全に分離され、しかも第２の半導体層と分
離領域との接合部の逆バイアスによる寄生容量は、第１
の半導体層と第２の半導体層が絶縁膜により絶縁されて
いるので第１の半導体層を通して相互に影響することは
なく、両回路間のノイズ干渉は完全に防止できるように
なる。
ば、第２の半導体層に形成された二つの領域上のそれぞ
れの回路は、第２の半導体層の導電型とは逆極性の分離
領域により完全に分離され、しかも第２の半導体層と分
離領域との接合部の逆バイアスによる寄生容量は、第１
の半導体層と第２の半導体層が絶縁膜により絶縁されて
いるので第１の半導体層を通して相互に影響することは
なく、両回路間のノイズ干渉は完全に防止できるように
なる。
【００１２】
【実施例】以下、本発明の好適な実施例を図に基づいて
説明する。図１は本実施例に係る半導体集積回路装置の
断面図である。
説明する。図１は本実施例に係る半導体集積回路装置の
断面図である。
【００１３】図１において、本実施例の半導体集積回路
装置は、Ｐ型シリコン基板１６と、この基板１６上に形
成されたＮ型エピタキシャル層１８と、Ｐ型シリコン基
板１６とＮ型エピタキシャル層１８を分離する絶縁膜１
７と、Ｎ型エピタキシャル層１８をそれぞれデジタル回
路領域とアナログ回路領域に分離するＰ型拡散ベルト１
９とから構成されている。
装置は、Ｐ型シリコン基板１６と、この基板１６上に形
成されたＮ型エピタキシャル層１８と、Ｐ型シリコン基
板１６とＮ型エピタキシャル層１８を分離する絶縁膜１
７と、Ｎ型エピタキシャル層１８をそれぞれデジタル回
路領域とアナログ回路領域に分離するＰ型拡散ベルト１
９とから構成されている。
【００１４】このような半導体集積回路装置の製造にお
いては、まず、Ｐ型シリコン基板１６上の全面に絶縁膜
１７を形成し、絶縁膜１７の上にＮ型エピタキシャル層
１８を形成する。このような絶縁性基板上への半導体結
晶形成技術（いわゆる、ＳＩＯ技術）としては、堆積膜
再結晶化法、エピタキシャル堆積法、あるいは単結晶分
離法等が用いられる。
いては、まず、Ｐ型シリコン基板１６上の全面に絶縁膜
１７を形成し、絶縁膜１７の上にＮ型エピタキシャル層
１８を形成する。このような絶縁性基板上への半導体結
晶形成技術（いわゆる、ＳＩＯ技術）としては、堆積膜
再結晶化法、エピタキシャル堆積法、あるいは単結晶分
離法等が用いられる。
【００１５】すなわち、まず、堆積膜再結晶化法（ｒｅ
ｃｒｙｓｔａｌｌｉｚａｔｉｏｎｏｆ ｄｅｐｏｓｉｔ
ｅｄ ｆｉｌｍ）としては、帯域溶融法と固相エピタキ
シー法がある。帯域溶融（ゾーンメルト）法は、多くの
場合結晶性のない絶縁性基板上に非晶質あるいは多結晶
の半導体薄膜を堆積しておき、炉加熱、ビーム照射など
の方法により、堆積膜を部分的に溶解し、その再結晶化
過程で結晶粒の大型化、あるいは堆積膜全体の単結晶化
をはかる方法である。また、固相エピタキシー法（ｓｏ
ｌｉｄ ｐｈａｓｅ ｅｐｉｔａｘｙ）は、清浄表面を
もつＳｉ基板結晶上に堆積された非晶質あるいは多結晶
Ｓｉが、５５０〜６００゜Ｃ程度の比較的低温の炉加熱
や連続レーザビーム照射などの方法により、固相エピタ
キシャル成長により単結晶化することに基づいた方法で
ある。
ｃｒｙｓｔａｌｌｉｚａｔｉｏｎｏｆ ｄｅｐｏｓｉｔ
ｅｄ ｆｉｌｍ）としては、帯域溶融法と固相エピタキ
シー法がある。帯域溶融（ゾーンメルト）法は、多くの
場合結晶性のない絶縁性基板上に非晶質あるいは多結晶
の半導体薄膜を堆積しておき、炉加熱、ビーム照射など
の方法により、堆積膜を部分的に溶解し、その再結晶化
過程で結晶粒の大型化、あるいは堆積膜全体の単結晶化
をはかる方法である。また、固相エピタキシー法（ｓｏ
ｌｉｄ ｐｈａｓｅ ｅｐｉｔａｘｙ）は、清浄表面を
もつＳｉ基板結晶上に堆積された非晶質あるいは多結晶
Ｓｉが、５５０〜６００゜Ｃ程度の比較的低温の炉加熱
や連続レーザビーム照射などの方法により、固相エピタ
キシャル成長により単結晶化することに基づいた方法で
ある。
【００１６】また、エピタキシャル堆積法（ｅｐｉｔａ
ｘｉａｌ ｇｒｏｗｔｈ ｄｕｒｉｎｇ ｄｅｐｏｓｉ
ｔｉｏｎ）は、基板の結晶性を引継ながら絶縁性物質上
に半導体結晶膜を成長させていく方法で、サファイアや
スピネル結晶基板上に全面エピタキシャル成長させる方
法が一般的である。さらに、単結晶分離法（ｓｉｎｇｌ
ｅ ｃｒｙｓｔａｌ ｉｓｏｌａｔｉｏｎ）は、ウェー
ハ状のＳｉ単結晶それ自体に、部分的に酸化領域などの
絶縁性物質領域を形成し、表面またはその一部を活性領
域として利用する方法である。
ｘｉａｌ ｇｒｏｗｔｈ ｄｕｒｉｎｇ ｄｅｐｏｓｉ
ｔｉｏｎ）は、基板の結晶性を引継ながら絶縁性物質上
に半導体結晶膜を成長させていく方法で、サファイアや
スピネル結晶基板上に全面エピタキシャル成長させる方
法が一般的である。さらに、単結晶分離法（ｓｉｎｇｌ
ｅ ｃｒｙｓｔａｌ ｉｓｏｌａｔｉｏｎ）は、ウェー
ハ状のＳｉ単結晶それ自体に、部分的に酸化領域などの
絶縁性物質領域を形成し、表面またはその一部を活性領
域として利用する方法である。
【００１７】このような絶縁性基板上への半導体結晶形
成技術によりエピタキシャル成長されたＮ型エピタキシ
ャル層１８を、Ｐ型拡散ベルト１９によりデジタル回路
領域とアナログ回路領域に分離する。このＰ型拡散ベル
ト１９は、Ｎ型エピタキシャル層１８の縦方向にＰ形シ
リコン基板１６と同じ極性のＰ型不純物を注入あるいは
拡散等して形成する。例えば、Ｐ型不純物を注入する場
合は、Ｐ型不純物を絶縁膜１７に突き当たるまで打ち込
むのである。
成技術によりエピタキシャル成長されたＮ型エピタキシ
ャル層１８を、Ｐ型拡散ベルト１９によりデジタル回路
領域とアナログ回路領域に分離する。このＰ型拡散ベル
ト１９は、Ｎ型エピタキシャル層１８の縦方向にＰ形シ
リコン基板１６と同じ極性のＰ型不純物を注入あるいは
拡散等して形成する。例えば、Ｐ型不純物を注入する場
合は、Ｐ型不純物を絶縁膜１７に突き当たるまで打ち込
むのである。
【００１８】このようにして形成されたＮ型エピタキシ
ャル層１８のデジタル回路領域とアナログ回路領域は、
ＰＮ接合部のＰＮ逆バイアス部分により相互のノイズ干
渉を防止することができる。また、Ｐ型シリコン基板１
６とＮ型エピタキシャル層１８の間には全面にわたって
絶縁膜１７が形成されているため、ＰＮ逆バイアスによ
る寄生容量は発生せず、寄生容量によるトラブルの心配
がない。
ャル層１８のデジタル回路領域とアナログ回路領域は、
ＰＮ接合部のＰＮ逆バイアス部分により相互のノイズ干
渉を防止することができる。また、Ｐ型シリコン基板１
６とＮ型エピタキシャル層１８の間には全面にわたって
絶縁膜１７が形成されているため、ＰＮ逆バイアスによ
る寄生容量は発生せず、寄生容量によるトラブルの心配
がない。
【００１９】さらに、上記実施例では第１の半導体層と
第２の半導体層はそれぞれ反対の導電型で形成するよう
に説明したが（シリコン基板１６はＰ型、エピタキシャ
ル層１８はＮ型として）、本発明の半導体集積回路装置
では第１の半導体層と第２の半導体層は分離領域である
絶縁膜により完全に分離されているので、基板とエピタ
キシャル層の極性は同じであってもよい。
第２の半導体層はそれぞれ反対の導電型で形成するよう
に説明したが（シリコン基板１６はＰ型、エピタキシャ
ル層１８はＮ型として）、本発明の半導体集積回路装置
では第１の半導体層と第２の半導体層は分離領域である
絶縁膜により完全に分離されているので、基板とエピタ
キシャル層の極性は同じであってもよい。
【００２０】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、第２の半導体層のそれぞれの領域
に独立して形成された２つの回路は、第２の半導体層の
導電型とは逆極性の分離領域により完全に分離され、し
かも第２の半導体層と分離領域との接合部の寄生容量
は、第１の半導体層と第２の半導体層が全面にわたって
絶縁膜により絶縁されるように構成したので、両回路間
のノイズ干渉を完全に防止することができるという効果
がある。
積回路装置によれば、第２の半導体層のそれぞれの領域
に独立して形成された２つの回路は、第２の半導体層の
導電型とは逆極性の分離領域により完全に分離され、し
かも第２の半導体層と分離領域との接合部の寄生容量
は、第１の半導体層と第２の半導体層が全面にわたって
絶縁膜により絶縁されるように構成したので、両回路間
のノイズ干渉を完全に防止することができるという効果
がある。
【図面の簡単な説明】
【図１】本実施例に係る半導体集積回路装置の断面図で
ある。
ある。
【図２】ノイズ伝達を緩和する技術を適用した従来の半
導体集積回路装置の断面図である。
導体集積回路装置の断面図である。
【図３】デジタル回路領域とアナログ回路領域の基板を
分離する技術を適用した従来の半導体集積回路装置の断
面図である。
分離する技術を適用した従来の半導体集積回路装置の断
面図である。
１１，１３，１６ Ｐ型シリコン基板 １２，１５，１９ 拡散ベルト １４，１８ Ｎ型エピタキシャル層 １７ 絶縁膜
Claims (2)
- 【請求項１】 第１の導電型を有する第１の半導体層
と、 該第１の半導体層上に積層された絶縁膜と、 該絶縁膜上に積層され、前記第１の導電型とは逆極性の
第２の導電型を有する第２の半導体層と、 を備え、前記第２の半導体層は、 前記第１の導電型を有し、該第２の半導体層を２つの領
域に分割する分離領域を含み、前記２つの領域のそれぞ
れに独立に回路が形成されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 第１の導電型を有する第１の半導体層
と、 該第１の半導体層上に積層された絶縁膜と、 該絶縁膜上に積層され、前記第１の導電型を有する第２
の半導体層と、 を備え、前記第２の半導体層は、 前記第１の導電型とは逆極性の第２の導電型を有し、該
第２の半導体層を２つの領域に分割する分離領域を含
み、前記２つの領域のそれぞれに独立に回路が形成され
ていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205253A JPH0653311A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205253A JPH0653311A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653311A true JPH0653311A (ja) | 1994-02-25 |
Family
ID=16503929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205253A Pending JPH0653311A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653311A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817268A1 (en) * | 1996-06-27 | 1998-01-07 | Nec Corporation | Semiconductor integrated circuit device with digital circuit and analog circuit on common substrate and fabrication process therefor |
| KR101232662B1 (ko) * | 2005-05-02 | 2013-02-13 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 반도체 디바이스를 형성하는 방법 및 그의 구조 |
| US8704531B2 (en) | 2008-03-28 | 2014-04-22 | Nec Corporation | Loop element and noise analyzer |
-
1992
- 1992-07-31 JP JP4205253A patent/JPH0653311A/ja active Pending
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