JPS605070B2 - Ｍｏｓ構造電界効果半導体デバイスの製造方法 - Google Patents
Ｍｏｓ構造電界効果半導体デバイスの製造方法Info
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- JPS605070B2 JPS605070B2 JP7745976A JP7745976A JPS605070B2 JP S605070 B2 JPS605070 B2 JP S605070B2 JP 7745976 A JP7745976 A JP 7745976A JP 7745976 A JP7745976 A JP 7745976A JP S605070 B2 JPS605070 B2 JP S605070B2
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- layer
- manufacturing
- semiconductor
- semiconductor device
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Description
【発明の詳細な説明】
この発明は絶縁物単結晶基板上に作成されたＭＯＳ構造
電界効果トランジスタ（以下ＭＯＳＦＥＴと略する）の
製造方法の改良に関するものである。
電界効果トランジスタ（以下ＭＯＳＦＥＴと略する）の
製造方法の改良に関するものである。
従来、絶縁物単結晶基板上に形成されたシリコンェピタ
キシャル成長層をＳＯＩ（Ｓｉｌｉｃｏｎｏｎｌｎｓの
ａｔｏｒ）と称し、特にこの絶縁物単結晶基板がサフア
イヤである場合には、ＳＯＳ（ＳｉｌｉｃｏｎｏｎＳａ
ｐｐｈｉｒｅ）と呼ばれ、このＳＯＳシリコンェピタキ
シャル成長層を用いて作成されたＭＯＳＦＥＴ、および
このＭＯＳＦＥＴを構成要素とする集積回路などの半導
体デイバスは、高速動作特性を有し、かつ低消費電力の
点から注目され、期待がもたれている。
キシャル成長層をＳＯＩ（Ｓｉｌｉｃｏｎｏｎｌｎｓの
ａｔｏｒ）と称し、特にこの絶縁物単結晶基板がサフア
イヤである場合には、ＳＯＳ（ＳｉｌｉｃｏｎｏｎＳａ
ｐｐｈｉｒｅ）と呼ばれ、このＳＯＳシリコンェピタキ
シャル成長層を用いて作成されたＭＯＳＦＥＴ、および
このＭＯＳＦＥＴを構成要素とする集積回路などの半導
体デイバスは、高速動作特性を有し、かつ低消費電力の
点から注目され、期待がもたれている。
しかしながら、このＳＯＳシリコンエピタキシヤル成長
層を用いて作成された半導体デバイスには、そのサフア
ィヤ基板が高価である上、熱的ストレスに対しては弱く
、急熱急冷を避けるため例えば高温拡散炉への出し入れ
などの作業には数分間の長時間を必要とし、その作業性
が悪いこと、およびサフアィャ基板の電位が浮動的であ
るがために、ＭＯＳＦＥＴのドレィン電流が異常に増大
する異常電流増大現象（ＫｉｎｋＥｆ企ｃｔ）がおこり
、このＭＯＳＦＥＴを構成要素とする半導体デバイスの
消費電力も増大すること、ならびにＳＯＳシリコ Ｊン
ェピタキシャル成長層の結晶の不完全性に伴う低易動度
に起因するチャンネルコンダクタンスの低下、およびそ
の結晶欠陥が多いことに起因するソースドレィンリーク
電流の増大などの多くの欠点があった。
層を用いて作成された半導体デバイスには、そのサフア
ィヤ基板が高価である上、熱的ストレスに対しては弱く
、急熱急冷を避けるため例えば高温拡散炉への出し入れ
などの作業には数分間の長時間を必要とし、その作業性
が悪いこと、およびサフアィャ基板の電位が浮動的であ
るがために、ＭＯＳＦＥＴのドレィン電流が異常に増大
する異常電流増大現象（ＫｉｎｋＥｆ企ｃｔ）がおこり
、このＭＯＳＦＥＴを構成要素とする半導体デバイスの
消費電力も増大すること、ならびにＳＯＳシリコ Ｊン
ェピタキシャル成長層の結晶の不完全性に伴う低易動度
に起因するチャンネルコンダクタンスの低下、およびそ
の結晶欠陥が多いことに起因するソースドレィンリーク
電流の増大などの多くの欠点があった。
Ｚこの明細書では、Ｓ
ＯＩまたはＳＯＳのシリコンェピタキシャル成長層を用
いて作成されたＭＯＳＦＥＴおよび半導体デバイスを、
それぞれＳＯＩＭＯＳ ＦＥＴおよびＳＯＩデバイス、
またはＳＯＳＭＯＳ ＦＥＴおよびＳＯＳデバイスとよ
ぶことにする。この発明は、上述のＳＯＳデバイスの欠
点に鑑みてなされたもので、安価でしかも動作の安定な
ＳＯＩデバイスを得ることを目的とする。以下、この発
明によるＳＯＩＭＯＳＦＥＴの製造方法の一実施例を、
図ａ〜ｄにそれぞれ示す縦断面図で説明する。
ＯＩまたはＳＯＳのシリコンェピタキシャル成長層を用
いて作成されたＭＯＳＦＥＴおよび半導体デバイスを、
それぞれＳＯＩＭＯＳ ＦＥＴおよびＳＯＩデバイス、
またはＳＯＳＭＯＳ ＦＥＴおよびＳＯＳデバイスとよ
ぶことにする。この発明は、上述のＳＯＳデバイスの欠
点に鑑みてなされたもので、安価でしかも動作の安定な
ＳＯＩデバイスを得ることを目的とする。以下、この発
明によるＳＯＩＭＯＳＦＥＴの製造方法の一実施例を、
図ａ〜ｄにそれぞれ示す縦断面図で説明する。
図ａは、シリコンＳｉ基板１上に炭化シリコンＳＩＣ層
２を気相成長させる第１の工程を示す。
２を気相成長させる第１の工程を示す。
この工程において、ＳＩＣ層２をＳｉ基板１上の気相成
長法で例えばモノシラン（ＳｉＨ４）とプロパン（Ｃ３
比）とを高温にて熱分解して約１〆の層厚に成長させる
。この気相成長法で成長させたＳＩＣ層２は、Ｓｉと格
子間隔がロングレンジで合っているので、単結晶で、か
つその比抵抗が数十ＫＱ・弧の高抵抗で、実質的には絶
縁物とみなし得るものである。このＳＩＣ層２は、サフ
アイヤに比べて、非常に安価な絶縁物単結晶であるとと
もに、熱的ストレスに対しても強く、急熱急冷を要する
作業にも十分使用し得るものである。図ｂは、上言己Ｓ
ＩＣ層２に所要形状パターンのホトレジスト材からなる
マスク３を用いて選択エッチングを施しＳｉ基板１を露
出させた関口部４を形成する第２の工程を示す。
長法で例えばモノシラン（ＳｉＨ４）とプロパン（Ｃ３
比）とを高温にて熱分解して約１〆の層厚に成長させる
。この気相成長法で成長させたＳＩＣ層２は、Ｓｉと格
子間隔がロングレンジで合っているので、単結晶で、か
つその比抵抗が数十ＫＱ・弧の高抵抗で、実質的には絶
縁物とみなし得るものである。このＳＩＣ層２は、サフ
アイヤに比べて、非常に安価な絶縁物単結晶であるとと
もに、熱的ストレスに対しても強く、急熱急冷を要する
作業にも十分使用し得るものである。図ｂは、上言己Ｓ
ＩＣ層２に所要形状パターンのホトレジスト材からなる
マスク３を用いて選択エッチングを施しＳｉ基板１を露
出させた関口部４を形成する第２の工程を示す。
この工程において形成される開口部４は、後述するＳＯ
ＩＭＯＳＦＥＴのチャンネル領域が形成されるＳｉェピ
タキシャル成長層を、この関口部４内のＳｉ基板１の表
面に直接接触させてェピタキシャル成長させることがで
きるようにするために、設けられるものである。
ＩＭＯＳＦＥＴのチャンネル領域が形成されるＳｉェピ
タキシャル成長層を、この関口部４内のＳｉ基板１の表
面に直接接触させてェピタキシャル成長させることがで
きるようにするために、設けられるものである。
図ｃは、上記開ロ部４内のＳｊ基板１の表面を被覆する
とともにＳＩＣ層２上にェピタキシャル成長法でシリコ
ンェピタキシャル成長層５を成長させる第３の工程を示
す。
とともにＳＩＣ層２上にェピタキシャル成長法でシリコ
ンェピタキシャル成長層５を成長させる第３の工程を示
す。
この工程において、Ｓｉェピタキシヤル成長層５にＳｉ
基板１上に関口部４のパターンに相当する形状パターン
の凹部６が形成される。
基板１上に関口部４のパターンに相当する形状パターン
の凹部６が形成される。
この凹部６内のＳｉ基板１上のＳｉェピタキシャル成長
層５は言うまでもなく、ＳＩＣ層２上のＳｉェピタキシ
ャル成長層５も単結晶である。このように、Ｓｉェピタ
キシャル成長層５が単結晶であることは、この発明の重
要な基本である。図ｄは、上記凹部６内のＳｉェピタキ
シャル成長層５にチャンネル形成領域８が形成されるよ
うにＳＩＣ層２上のＳｉェピタキシャル成長層５にドレ
ィン領域９およびソース領域１０を形成する第４の工程
を示す。
層５は言うまでもなく、ＳＩＣ層２上のＳｉェピタキシ
ャル成長層５も単結晶である。このように、Ｓｉェピタ
キシャル成長層５が単結晶であることは、この発明の重
要な基本である。図ｄは、上記凹部６内のＳｉェピタキ
シャル成長層５にチャンネル形成領域８が形成されるよ
うにＳＩＣ層２上のＳｉェピタキシャル成長層５にドレ
ィン領域９およびソース領域１０を形成する第４の工程
を示す。
この工程において、Ｓｉェピタキシヤル成長層５を、選
択エッチングによってその凹部６とその周辺部とからな
る所要形状パターンのＳｉェピタキシャル成長層５に作
成し、このＳｉェピタキシャル成長層５上にその凹部６
内と周辺部の一部とにまたがって所要形状パターンのゲ
ート絶縁膜７を設け、このゲート絶縁膜７直下でＳｉ基
板１に直接接触して形成されたＳｉェピタキシヤル成長
層５にチャンネル形成領域８の全部または大部が形成さ
れるように、不純物の選択拡散によりドレィン領域９、
およびソース領域１０が形成される。
択エッチングによってその凹部６とその周辺部とからな
る所要形状パターンのＳｉェピタキシャル成長層５に作
成し、このＳｉェピタキシャル成長層５上にその凹部６
内と周辺部の一部とにまたがって所要形状パターンのゲ
ート絶縁膜７を設け、このゲート絶縁膜７直下でＳｉ基
板１に直接接触して形成されたＳｉェピタキシヤル成長
層５にチャンネル形成領域８の全部または大部が形成さ
れるように、不純物の選択拡散によりドレィン領域９、
およびソース領域１０が形成される。
この不純物の選択拡散時に形成される、チャンネル形成
領域８とドレィン領域９との拡散接合１１が凹部６内の
ＳＩＣ層２の端緑とＳで示す間隔をおいてＳｉ基板１上
に、およびチャンネル形成領域８とソース領域１０との
拡散接合１２がＳＩＣ層２上に形成されるようにする。
以上述べた工程の後工程は、全く従釆のＳＯＳＭＯＳＦ
ＥＴの作成工程と同様で、ゲート絶縁膜７上に所要形状
パターンのゲート電極１３を設け、つづいてゲート電極
１３、ドレィン領域９、およぴソース領域１０の面上に
、それぞれ所要形状パターンの閉口部を有するフィール
ド絶縁膜１４を施し、これらの閉口部内のゲート電極１
３、ドレィン領域９、およびソース領域１０と、それぞ
れ抵抗接触するアルミニウム膜の配線１５ａ，１５ｂお
よび１５ｃを形成して、所要のＳＯＩＭＯＳＦＥＴが作
成される。
領域８とドレィン領域９との拡散接合１１が凹部６内の
ＳＩＣ層２の端緑とＳで示す間隔をおいてＳｉ基板１上
に、およびチャンネル形成領域８とソース領域１０との
拡散接合１２がＳＩＣ層２上に形成されるようにする。
以上述べた工程の後工程は、全く従釆のＳＯＳＭＯＳＦ
ＥＴの作成工程と同様で、ゲート絶縁膜７上に所要形状
パターンのゲート電極１３を設け、つづいてゲート電極
１３、ドレィン領域９、およぴソース領域１０の面上に
、それぞれ所要形状パターンの閉口部を有するフィール
ド絶縁膜１４を施し、これらの閉口部内のゲート電極１
３、ドレィン領域９、およびソース領域１０と、それぞ
れ抵抗接触するアルミニウム膜の配線１５ａ，１５ｂお
よび１５ｃを形成して、所要のＳＯＩＭＯＳＦＥＴが作
成される。
このように作成されたこの発明によるＳＯＩＭＯＳＦＥ
Ｔは、従来のＳＯＳＭＯＳＦＥＴとを対比して、ドレィ
ン領域９とチャンネル形成領域８とで形成される拡散接
合１１、およびチャンネル形成領域８がいずれもＳｉ基
板１に直接接触している点で異っている。
Ｔは、従来のＳＯＳＭＯＳＦＥＴとを対比して、ドレィ
ン領域９とチャンネル形成領域８とで形成される拡散接
合１１、およびチャンネル形成領域８がいずれもＳｉ基
板１に直接接触している点で異っている。
即ち、この発明によるＳＯＩＭＯＳＦＥＴでは、拡散接
合１ １、およびチャンネル形成領域８がいずれもＳｉ
基板１上にェピタキシャル成長されたホモェピタキシヤ
ル成長層で形成されているのに対し、従来のＳＯＳＭＯ
ＳＦＥＴでは、サフアィャ基板上にェピタキシャル成長
されたへテロヱピタキシャル成長層で形成されている点
である。この相異点が、半導体デバイスの性能に与える
影響は極めて大きく、ホモェピタキシャル成長層である
場合には、格子欠陥例えば転位密度が、ヘテロェピタキ
シャル成長層の１ぴ〜１ぴ伽‐２であるのに比べ、３桁
以上少なくできるので、キャリャ易動度が改善され、チ
ャンネルコンダクタンスを向上させることができる。ま
た、この場合には、ドレィン空乏層における階電流をも
減少させることができるので、従来のＳＯＳデバイスと
異なり、その用途をＣ−ＭＯＳスタチック動作に限定す
る必要もなく、ダイナミック動作も可能であり、またノ
ベィポーラ素子への適用をも可能とするうえに、チャン
ネル形成領域がＳｉ基板と同一導電形であるので、基板
の電位が浮動的になることがなく、ドレィン電流の異常
電流増大現象をも防止することができる。更に、この発
明によるＳＯＩデバイスには、従来のＳＯＳデバイスの
利点である素子間の分離も、Ｓｉェピタキシャル成長層
５の選択エッチング除去で完全に行うことができるばか
りか、ドレィン接合容量もＳＩＣ層２により減少させる
ことができる。上記実施例では、拡散接合１１が関口部
４内に形成されているため、間隔Ｓに相当する容量が増
大するので、間隔Ｓをできるだけ小さく、ＳＩＣ層２の
端縁に接するようにすることがのぞましい。
合１ １、およびチャンネル形成領域８がいずれもＳｉ
基板１上にェピタキシャル成長されたホモェピタキシヤ
ル成長層で形成されているのに対し、従来のＳＯＳＭＯ
ＳＦＥＴでは、サフアィャ基板上にェピタキシャル成長
されたへテロヱピタキシャル成長層で形成されている点
である。この相異点が、半導体デバイスの性能に与える
影響は極めて大きく、ホモェピタキシャル成長層である
場合には、格子欠陥例えば転位密度が、ヘテロェピタキ
シャル成長層の１ぴ〜１ぴ伽‐２であるのに比べ、３桁
以上少なくできるので、キャリャ易動度が改善され、チ
ャンネルコンダクタンスを向上させることができる。ま
た、この場合には、ドレィン空乏層における階電流をも
減少させることができるので、従来のＳＯＳデバイスと
異なり、その用途をＣ−ＭＯＳスタチック動作に限定す
る必要もなく、ダイナミック動作も可能であり、またノ
ベィポーラ素子への適用をも可能とするうえに、チャン
ネル形成領域がＳｉ基板と同一導電形であるので、基板
の電位が浮動的になることがなく、ドレィン電流の異常
電流増大現象をも防止することができる。更に、この発
明によるＳＯＩデバイスには、従来のＳＯＳデバイスの
利点である素子間の分離も、Ｓｉェピタキシャル成長層
５の選択エッチング除去で完全に行うことができるばか
りか、ドレィン接合容量もＳＩＣ層２により減少させる
ことができる。上記実施例では、拡散接合１１が関口部
４内に形成されているため、間隔Ｓに相当する容量が増
大するので、間隔Ｓをできるだけ小さく、ＳＩＣ層２の
端縁に接するようにすることがのぞましい。
また、拡散接合１１が関口部４内に形成されることは必
ずしも必要ではない８なお、上記実施例では、シリコン
半導体基板上にＳＩＣ層を形成し、このＳＩＣ層上に形
成されたシリコンェピタキシャル成長層を用いるＳＯＩ
ＭＯＳＦＥＴの製造方法について述べてきたが、この発
明はこれに限定されることなく、Ｓｉ以外の半導体単結
晶基板上に絶縁物単結晶層を形成し、この絶縁物単結晶
層上に上記半導体単結晶基板と同一半導体のェピタキシ
ャル成長層を形成し、この半導体ェピタキシャル成長層
を用いるＭＯＳ構造電界効果半導体デバイスの製造方法
に適用することができる。
ずしも必要ではない８なお、上記実施例では、シリコン
半導体基板上にＳＩＣ層を形成し、このＳＩＣ層上に形
成されたシリコンェピタキシャル成長層を用いるＳＯＩ
ＭＯＳＦＥＴの製造方法について述べてきたが、この発
明はこれに限定されることなく、Ｓｉ以外の半導体単結
晶基板上に絶縁物単結晶層を形成し、この絶縁物単結晶
層上に上記半導体単結晶基板と同一半導体のェピタキシ
ャル成長層を形成し、この半導体ェピタキシャル成長層
を用いるＭＯＳ構造電界効果半導体デバイスの製造方法
に適用することができる。
以上、詳述したように、この発明によるＭＯＳ構造電界
効果半導体デバイスの製造方法は、半導体単結晶基板上
に絶縁物単結晶層を形成し、この絶縁物単結晶層を選択
エッチング除去して上記半導体単結晶基板を露出させる
関口部を設け、この閉口部を被覆するとともに上言己絶
縁物単結晶層上に上記半導体結晶のェピタキシャル成長
層を形成することによって、上記半導体結晶基板の露出
関口部内に上記半導体結晶のホモェピタキシヤル成長層
が形成され、このホモェピタキシヤル成長層に上記半導
体デバイスのチャンネル形成領域の少なくとも一部が形
成されるように作成するので、この発明による上記半導
体デバイスには、そのチャンネル形成領域半導体結晶層
に格子欠陥が少なく、よってキャリャ易動度が改善され
、チャンネルコンダクタンスの向上のほか、ドレィン空
乏層における階電流の減少を図ることなどの効果がある
。
効果半導体デバイスの製造方法は、半導体単結晶基板上
に絶縁物単結晶層を形成し、この絶縁物単結晶層を選択
エッチング除去して上記半導体単結晶基板を露出させる
関口部を設け、この閉口部を被覆するとともに上言己絶
縁物単結晶層上に上記半導体結晶のェピタキシャル成長
層を形成することによって、上記半導体結晶基板の露出
関口部内に上記半導体結晶のホモェピタキシヤル成長層
が形成され、このホモェピタキシヤル成長層に上記半導
体デバイスのチャンネル形成領域の少なくとも一部が形
成されるように作成するので、この発明による上記半導
体デバイスには、そのチャンネル形成領域半導体結晶層
に格子欠陥が少なく、よってキャリャ易動度が改善され
、チャンネルコンダクタンスの向上のほか、ドレィン空
乏層における階電流の減少を図ることなどの効果がある
。
函ａ〜ｄはそれぞれこの発明によるＳＯＩＭＯＳＦＥＴ
の製造方法の一実施例を示す縦断面図である。 図において、１はシリコン基板、２は炭化シリコン層、
３はマスク、４は開□部、５はシリコンェピタキシヤル
成長層、６は凹部、７はゲート絶縁膜、８はチャンネル
形成領域、９はドレイン領域、１０はソース領域、１１
、および１２は拡散接合、１３はゲート電極、１４はフ
ィールド絶縁膜、１５ａ，１５ｂ，および１５ｃはそれ
ぞれアルミニウム膜配線を示す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 （Ｑ） （ｂ） （Ｃ） （〆）
の製造方法の一実施例を示す縦断面図である。 図において、１はシリコン基板、２は炭化シリコン層、
３はマスク、４は開□部、５はシリコンェピタキシヤル
成長層、６は凹部、７はゲート絶縁膜、８はチャンネル
形成領域、９はドレイン領域、１０はソース領域、１１
、および１２は拡散接合、１３はゲート電極、１４はフ
ィールド絶縁膜、１５ａ，１５ｂ，および１５ｃはそれ
ぞれアルミニウム膜配線を示す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 （Ｑ） （ｂ） （Ｃ） （〆）
Claims (1)
- 【特許請求の範囲】 １ 半導体単結晶基板上に絶縁物単結晶層を形成する第
１の工程、この絶縁物単結晶層を選択エツチングし、所
要形状パターンの上記半導体単結晶基板を露出させた開
口部を形成する第２の工程、この開口部内の半導体単結
晶基板上および上記絶縁物単結晶層上にわたり連って上
記半導体単結晶基板と同一半導体のエピタキシヤル成長
層を成長させる第３の工程、ならびにチヤンネル形成領
域の全部または大部分が上記エピタキシヤル成長層の上
記半導体単結晶基板と接する部分に構成されるようにソ
ース領域およびドレイン領域を形成する第４の工程を備
えたＭＯＳ構造電界効果半導体デバイスの製造方法。 ２ チヤンネル形成領域とドレイン領域との接合面が開
口部内にあるようにする特許請求の範囲第１項記載のＭ
ＯＳ構造電界効果半導体デバイスの製造方法。 ３ チヤンネル形成領域とドレイン領域との接合面が開
口部端にあるようにする特許請求の範囲第１項記載のＭ
ＯＳ構造電界効果半導体デバイスの製造方法。 ４ 半導体単結晶基板にシリコン単結晶基板を用いたこ
とを特徴とする特許請求の範囲第１項ないし第３項のい
ずれかに記載のＭＯＳ構造電界効果半導体デバイスの製
造方法。 ５ 絶縁物単結晶層に炭化シリコン単結晶層を用いたこ
とを特徴とする特許請求の範囲第４項記載のＭＯＳ構造
電界効果半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7745976A JPS605070B2 (ja) | 1976-06-29 | 1976-06-29 | Ｍｏｓ構造電界効果半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7745976A JPS605070B2 (ja) | 1976-06-29 | 1976-06-29 | Ｍｏｓ構造電界効果半導体デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS533075A JPS533075A (en) | 1978-01-12 |
| JPS605070B2 true JPS605070B2 (ja) | 1985-02-08 |
Family
ID=13634584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7745976A Expired JPS605070B2 (ja) | 1976-06-29 | 1976-06-29 | Ｍｏｓ構造電界効果半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605070B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243666A (ja) * | 1985-04-19 | 1986-10-29 | アンリツ株式会社 | 電気接続子 |
| JPS6350454U (ja) * | 1986-09-22 | 1988-04-05 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746685B2 (ja) * | 1986-03-18 | 1995-05-17 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH067594B2 (ja) * | 1987-11-20 | 1994-01-26 | 富士通株式会社 | 半導体基板の製造方法 |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
-
1976
- 1976-06-29 JP JP7745976A patent/JPS605070B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243666A (ja) * | 1985-04-19 | 1986-10-29 | アンリツ株式会社 | 電気接続子 |
| JPS6350454U (ja) * | 1986-09-22 | 1988-04-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS533075A (en) | 1978-01-12 |
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