JPH0653313A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0653313A JPH0653313A JP3315881A JP31588191A JPH0653313A JP H0653313 A JPH0653313 A JP H0653313A JP 3315881 A JP3315881 A JP 3315881A JP 31588191 A JP31588191 A JP 31588191A JP H0653313 A JPH0653313 A JP H0653313A
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- film
- silicon film
- crystal silicon
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 238000005498 polishing Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 18
- 239000013078 crystal Substances 0.000 abstract description 15
- 230000007547 defect Effects 0.000 abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 239000007788 liquid Substances 0.000 abstract description 2
- 229920002635 polyurethane Polymers 0.000 abstract description 2
- 239000004814 polyurethane Substances 0.000 abstract description 2
- 239000000843 powder Substances 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 125000003916 ethylene diamine group Chemical group 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【構成】９００℃で分離絶縁酸化膜２の２倍の厚さにま
で選択エピタキシャル成長法により単結晶シリコン膜３
を成長させる。エチレン・ジアミン・ピロカテコールと
シリカの微粉末を含む研磨液を用いてポリウレタン系の
研磨パッドで、絶縁膜２上にとび出た単結晶シリコン膜
３を削りとり平坦化する。 【効果】単結晶シリコン膜３をその結晶欠陥を著しく少
なくして形成することができる。したがって、ＰＮ接合
を有しこのＰＮ接合を逆バイアスして用いる素子のため
に、本発明によって製造された半結晶シリコン膜３を用
いると、リーク電流の増大を著しく抑制することができ
る。
で選択エピタキシャル成長法により単結晶シリコン膜３
を成長させる。エチレン・ジアミン・ピロカテコールと
シリカの微粉末を含む研磨液を用いてポリウレタン系の
研磨パッドで、絶縁膜２上にとび出た単結晶シリコン膜
３を削りとり平坦化する。 【効果】単結晶シリコン膜３をその結晶欠陥を著しく少
なくして形成することができる。したがって、ＰＮ接合
を有しこのＰＮ接合を逆バイアスして用いる素子のため
に、本発明によって製造された半結晶シリコン膜３を用
いると、リーク電流の増大を著しく抑制することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に単結晶シリコン膜の選択エピタキシャル成長
法に関する。
関し、特に単結晶シリコン膜の選択エピタキシャル成長
法に関する。
【０００２】
【従来の技術】従来、誘電体分離領域を有する半導体装
置を選択エピタキシャル成長法を用いて製造方法するに
は、例えば学術誌「アン・インタナショナル・ジャーナ
ル・オブ・セミコンダクー・マニュファクチュアリング
・テクノロジイ（Ａｎ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｊｏｕｒｎａｌ ｏｆ ＳｅｍｉｃｏｎｄｕｃｔｏｒＭ
ａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ，Ｖ
ｏｌｕｍｅ ４，Ｎｏ．１ Ｍａｙ１９８６，ＰＰ３〜
３３）」が記載するように、単結晶シリコン膜は温度９
５０℃以上の条件で、選択成長される。
置を選択エピタキシャル成長法を用いて製造方法するに
は、例えば学術誌「アン・インタナショナル・ジャーナ
ル・オブ・セミコンダクー・マニュファクチュアリング
・テクノロジイ（Ａｎ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｊｏｕｒｎａｌ ｏｆ ＳｅｍｉｃｏｎｄｕｃｔｏｒＭ
ａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ，Ｖ
ｏｌｕｍｅ ４，Ｎｏ．１ Ｍａｙ１９８６，ＰＰ３〜
３３）」が記載するように、単結晶シリコン膜は温度９
５０℃以上の条件で、選択成長される。
【０００３】図５は従来の選択エピタキシャル法によっ
て製造されたＮ型単結晶シリコン膜の断面図を示す。す
なわち、Ｎ型単結晶シリコン膜３はＰ型シリコン基板１
上に形成された絶縁膜パターン２の開口部を埋めるよう
に絶縁膜の高さと等しい膜厚に堆積される。
て製造されたＮ型単結晶シリコン膜の断面図を示す。す
なわち、Ｎ型単結晶シリコン膜３はＰ型シリコン基板１
上に形成された絶縁膜パターン２の開口部を埋めるよう
に絶縁膜の高さと等しい膜厚に堆積される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、選択エピタキシャ
ル成長された単結晶シリコン膜の分離絶縁酸化膜の近傍
に多くの結晶欠陥が発生したり、或いは成長膜のコーナ
部に異なる結晶面、すなわち、ファセット５が形成され
段差を生じるので、分離絶縁酸化膜に接するようにＰＮ
接合を形成すると、この接合のリーク電流は大きくな
る。ここで、この様子を図面を用いて具体的に説明す
る。
た従来の半導体装置の製造方法では、選択エピタキシャ
ル成長された単結晶シリコン膜の分離絶縁酸化膜の近傍
に多くの結晶欠陥が発生したり、或いは成長膜のコーナ
部に異なる結晶面、すなわち、ファセット５が形成され
段差を生じるので、分離絶縁酸化膜に接するようにＰＮ
接合を形成すると、この接合のリーク電流は大きくな
る。ここで、この様子を図面を用いて具体的に説明す
る。
【０００５】図６の分図（ａ）（ｂ）はそれぞれ上記Ｎ
型単結晶シリコン膜上にＮＰＮトランジスタのベース領
域を形成した場合の平面図およびそのＡ−Ａ′断面図を
示す。すなわち、Ｐ型シリコン基板１の表面に砒素（Ａ
ｓ）を注入してＮ+ 埋込層４を形成し、この表面を選択
酸化して１．５μｍの絶縁膜パターン２を形成する。つ
ぎに適当な前処理を行なった後、絶縁膜上にはシリコン
を析出せず、露出しているシリコン基板表面のみにシリ
コンを析出させる所謂選択エピタキシャル成長をこの面
上に行なう。
型単結晶シリコン膜上にＮＰＮトランジスタのベース領
域を形成した場合の平面図およびそのＡ−Ａ′断面図を
示す。すなわち、Ｐ型シリコン基板１の表面に砒素（Ａ
ｓ）を注入してＮ+ 埋込層４を形成し、この表面を選択
酸化して１．５μｍの絶縁膜パターン２を形成する。つ
ぎに適当な前処理を行なった後、絶縁膜上にはシリコン
を析出せず、露出しているシリコン基板表面のみにシリ
コンを析出させる所謂選択エピタキシャル成長をこの面
上に行なう。
【０００６】従来の代表的な成長条件は以下の通りであ
る。
る。
【０００７】
【表１】
【０００８】上記の条件でフォスフィン・ガス（Ｐ
Ｈ3 ）を適当に添加しながら成長させると、抵抗率０．
８ΩｃｍのＮ型単結晶シリコン膜３がエピタキシャル成
長する。ついで、ボロン（Ｂ）をイオン注入でエピタキ
シャル層表面に打ち込み活性化熱処理を行ない面積１５
μｍ×１９μｍ，深さ０．４μｍのＰ型ベース領域６を
形成した。ついで、このＰ型ベース領域６とコレクタと
なるべきＮ型単結晶シリコン膜３とからそれぞれ電極を
引出し、これに１０Ｖの逆バイアス電圧をかけてコレク
タ／ベース接合（以下ＣＢ接合という）の逆方向特性を
調べると、接合のリーク電流は接合と絶縁膜との離間距
離×（μｍ）が１．５μｍより小さくなると急激に増大
することが確かめられた。すなわち、接合が絶縁膜の近
傍に形成されるに従いリーク電流は１０-14 台から１０
-12 台にまで２桁以上も増加することが実験上明らかと
なった。また、実験結果を更に分析すると、温度１００
０℃で成長した単結晶シリコン膜にはファセットの成長
はきわめて低く抑えられているが、分離絶縁酸化膜２の
近傍に多くの結晶欠陥が発生しており、ＣＢ接合がこの
結晶欠陥の多い分離絶縁酸化膜２の近傍に近づくと、リ
ーク電流が急激に増加することが明らかとなり、また、
成長温度を例えば９００℃まで低くすると、結晶欠陥が
少なくなる代わりに逆にファセットの成長度合が増加す
ることが認められた。すなわち、結晶欠陥とファセット
成長とは単結晶シリコン膜の選択成長温度にそれぞれ深
く依存しており、１０００℃以上の高温では結晶欠陥
が、また、９００℃近傍の低温度ではファセット成長が
より多く発生し、接合のリーク電流の増大にそれぞれ深
く関わり合っていることが確められた。
Ｈ3 ）を適当に添加しながら成長させると、抵抗率０．
８ΩｃｍのＮ型単結晶シリコン膜３がエピタキシャル成
長する。ついで、ボロン（Ｂ）をイオン注入でエピタキ
シャル層表面に打ち込み活性化熱処理を行ない面積１５
μｍ×１９μｍ，深さ０．４μｍのＰ型ベース領域６を
形成した。ついで、このＰ型ベース領域６とコレクタと
なるべきＮ型単結晶シリコン膜３とからそれぞれ電極を
引出し、これに１０Ｖの逆バイアス電圧をかけてコレク
タ／ベース接合（以下ＣＢ接合という）の逆方向特性を
調べると、接合のリーク電流は接合と絶縁膜との離間距
離×（μｍ）が１．５μｍより小さくなると急激に増大
することが確かめられた。すなわち、接合が絶縁膜の近
傍に形成されるに従いリーク電流は１０-14 台から１０
-12 台にまで２桁以上も増加することが実験上明らかと
なった。また、実験結果を更に分析すると、温度１００
０℃で成長した単結晶シリコン膜にはファセットの成長
はきわめて低く抑えられているが、分離絶縁酸化膜２の
近傍に多くの結晶欠陥が発生しており、ＣＢ接合がこの
結晶欠陥の多い分離絶縁酸化膜２の近傍に近づくと、リ
ーク電流が急激に増加することが明らかとなり、また、
成長温度を例えば９００℃まで低くすると、結晶欠陥が
少なくなる代わりに逆にファセットの成長度合が増加す
ることが認められた。すなわち、結晶欠陥とファセット
成長とは単結晶シリコン膜の選択成長温度にそれぞれ深
く依存しており、１０００℃以上の高温では結晶欠陥
が、また、９００℃近傍の低温度ではファセット成長が
より多く発生し、接合のリーク電流の増大にそれぞれ深
く関わり合っていることが確められた。
【０００９】本発明の目的は、上記の情況に鑑み、分離
絶縁酸化膜との近傍領域における結晶欠陥およびファセ
ットの生成をきわめて有効に抑止することのできる単結
晶シリコン膜の選択エピタキシャル成長工程を備えた半
導体装置の製造方法を提供することである。
絶縁酸化膜との近傍領域における結晶欠陥およびファセ
ットの生成をきわめて有効に抑止することのできる単結
晶シリコン膜の選択エピタキシャル成長工程を備えた半
導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、シリコン基板上に絶縁膜のパターンを形
成し、選択エピタキシャル成長法を用いて前記絶縁膜パ
ターンの開孔部内に選択的に単結晶シリコン膜を堆積す
る半導体装置の製造方法において、前記単結晶シリコン
膜を８８０℃以上９８０℃以下の温度で、前記開口部内
に絶縁膜パターンの表面を越える膜厚にまで選択成長せ
しめる工程と、前記単結晶シリコン膜の選択成長膜を前
記絶縁膜パターンの高さに平坦化する単結晶シリコン膜
の研磨工程とを含むことを特徴としている。
の製造方法は、シリコン基板上に絶縁膜のパターンを形
成し、選択エピタキシャル成長法を用いて前記絶縁膜パ
ターンの開孔部内に選択的に単結晶シリコン膜を堆積す
る半導体装置の製造方法において、前記単結晶シリコン
膜を８８０℃以上９８０℃以下の温度で、前記開口部内
に絶縁膜パターンの表面を越える膜厚にまで選択成長せ
しめる工程と、前記単結晶シリコン膜の選択成長膜を前
記絶縁膜パターンの高さに平坦化する単結晶シリコン膜
の研磨工程とを含むことを特徴としている。
【００１１】本発明では単結晶シリコン膜の成長温度を
８８０℃以上９８０℃以下の範囲に設定するのが好まし
い。９８０℃を越える成長温度では、単結晶シリコン膜
３の速い成長速度のためにその内部に結晶欠陥が生じや
すくその表面も荒れたものになってしまう。また８８０
℃未満の成長温度では、結晶欠陥は少ないが分離絶縁酸
化膜２の内壁の近くにもファセットが生じやすくなり、
ここにＰＮ接合を形成し逆バイアスを印加すると、リー
ク電流の増加を招いてしまう。
８８０℃以上９８０℃以下の範囲に設定するのが好まし
い。９８０℃を越える成長温度では、単結晶シリコン膜
３の速い成長速度のためにその内部に結晶欠陥が生じや
すくその表面も荒れたものになってしまう。また８８０
℃未満の成長温度では、結晶欠陥は少ないが分離絶縁酸
化膜２の内壁の近くにもファセットが生じやすくなり、
ここにＰＮ接合を形成し逆バイアスを印加すると、リー
ク電流の増加を招いてしまう。
【００１２】
【実施例】以下図面を参照して本発明を詳細に説明す
る。
る。
【００１３】図１及び図２は本発明の一実施例を示す工
程順序図である。本実施例によれば、Ｐ型シリコン基板
１上にＮ+ 埋込層４がまず形成され、ついで膜厚１．５
μｍの分離絶縁酸化膜パターン２がＮ+ 埋込層４上に開
口部を設けて形成される〔図１の分図（ａ）参照〕。つ
ぎに、この開口部内のシリコン表面を適当な前処理によ
り清浄化しＮ型シリコン単結晶膜３を選択成長せしめ
る。成長温度の一例として９００℃のときの成長条件は
次の通りである。
程順序図である。本実施例によれば、Ｐ型シリコン基板
１上にＮ+ 埋込層４がまず形成され、ついで膜厚１．５
μｍの分離絶縁酸化膜パターン２がＮ+ 埋込層４上に開
口部を設けて形成される〔図１の分図（ａ）参照〕。つ
ぎに、この開口部内のシリコン表面を適当な前処理によ
り清浄化しＮ型シリコン単結晶膜３を選択成長せしめ
る。成長温度の一例として９００℃のときの成長条件は
次の通りである。
【００１４】
【表２】
【００１５】この際、単結晶シリコン膜３はコーナー部
に発生するファセット５が図１の分図（ｂ）に示すよう
に、膜厚１．５μｍの分離絶縁酸化膜３の表面より上に
なるように、例えば３μｍの厚さに成長される。またこ
のとき、抵抗率が０．８Ωｃｍになるようにフォスフィ
ン・ガス（ＰＨ3 ）が添加される。ついでエチレン・ジ
アミン・ピロカテコール〔ＮＨ（ＣＨ2 ）4 ＮＨ〕とシ
リカの微粉末を含む水溶液を研磨液として、ポリウレタ
ン系の研磨パッドに圧力１００ｇ／ｃｍ2 でウェハー表
面を押しつけ、ウェハーを回転させながら研磨を行ない
分離絶縁酸化膜２より上に出ているファセット５を含む
単結晶シリコン膜３の部分をけずり落とす〔図２の分図
（ａ）参照〕。以上の工程を経た単結晶シリコン膜３に
は既に述べた理由により結晶欠陥とファセットとが何れ
も生成されていないので、この領域内にＰ型ベース領域
６，Ｎ型エミッタ領域７をそれぞれ形成し、更に多結晶
シリコン電極をそれぞれ形成すれば、ＣＢ接合リーク電
流の極めて小さな図２の分図（ｂ）の如きベース領域６
が分離絶縁酸化膜２に接する所謂ウォールド・ベース
（Ｗａｌｌｅｄ Ｂａｓｅ）構造のＮＰＮトランジスタ
を得ることができる。
に発生するファセット５が図１の分図（ｂ）に示すよう
に、膜厚１．５μｍの分離絶縁酸化膜３の表面より上に
なるように、例えば３μｍの厚さに成長される。またこ
のとき、抵抗率が０．８Ωｃｍになるようにフォスフィ
ン・ガス（ＰＨ3 ）が添加される。ついでエチレン・ジ
アミン・ピロカテコール〔ＮＨ（ＣＨ2 ）4 ＮＨ〕とシ
リカの微粉末を含む水溶液を研磨液として、ポリウレタ
ン系の研磨パッドに圧力１００ｇ／ｃｍ2 でウェハー表
面を押しつけ、ウェハーを回転させながら研磨を行ない
分離絶縁酸化膜２より上に出ているファセット５を含む
単結晶シリコン膜３の部分をけずり落とす〔図２の分図
（ａ）参照〕。以上の工程を経た単結晶シリコン膜３に
は既に述べた理由により結晶欠陥とファセットとが何れ
も生成されていないので、この領域内にＰ型ベース領域
６，Ｎ型エミッタ領域７をそれぞれ形成し、更に多結晶
シリコン電極をそれぞれ形成すれば、ＣＢ接合リーク電
流の極めて小さな図２の分図（ｂ）の如きベース領域６
が分離絶縁酸化膜２に接する所謂ウォールド・ベース
（Ｗａｌｌｅｄ Ｂａｓｅ）構造のＮＰＮトランジスタ
を得ることができる。
【００１６】図３は本発明の効果を示す上記実施例にお
けるＮＰＮトランジスタのＣＢ接合リーク電流の実測図
である。図３には上記実施例の測定データＡが従来法に
よる測定データＢ，Ｃとの比較において示されている。
ここで、データＢは成長温度１０００℃の従来法による
もの、また、データＣは成長温度９００℃の同じく従来
法による測定値である。これから分るように、従来法に
よって選択成長された単結晶シリコン膜が結晶欠陥（デ
ータＢ）またはファセット（データＣ）の影響を受け、
接合が分離絶縁酸化膜の近傍に形成された場合、接合の
リーク電流をそれぞれ急激に増大させている。反対に、
本発明によるものは分離絶縁酸化膜との離間距離に全く
依存しないことがわかる。すなわち、接合面が絶縁酸化
膜と密着した場合でも接合のリーク電流はデータＡが示
すように常に一定できわめて小さい。
けるＮＰＮトランジスタのＣＢ接合リーク電流の実測図
である。図３には上記実施例の測定データＡが従来法に
よる測定データＢ，Ｃとの比較において示されている。
ここで、データＢは成長温度１０００℃の従来法による
もの、また、データＣは成長温度９００℃の同じく従来
法による測定値である。これから分るように、従来法に
よって選択成長された単結晶シリコン膜が結晶欠陥（デ
ータＢ）またはファセット（データＣ）の影響を受け、
接合が分離絶縁酸化膜の近傍に形成された場合、接合の
リーク電流をそれぞれ急激に増大させている。反対に、
本発明によるものは分離絶縁酸化膜との離間距離に全く
依存しないことがわかる。すなわち、接合面が絶縁酸化
膜と密着した場合でも接合のリーク電流はデータＡが示
すように常に一定できわめて小さい。
【００１７】図４は本発明によって製造されたＮ−ｃｈ
ＭＯＳトランジスタの断面図を示す。Ｎ型シリコン基
板１′上に分離絶縁酸化膜２が膜厚１．５μｍ成長さ
れ、窓開けされた後、この開口部にＰ型単結晶シリコン
膜８が９００℃の成長温度で膜厚３μｍに選択エピタキ
シャル成長される。ついでＰ型単結晶シリコン膜８を研
磨して平坦化すれば、開口部内には結晶欠陥とファセッ
トがない平坦なＰ型単結晶シリコン膜を形成することが
できる。従って、通常の技術に従いゲート酸化膜上に多
結晶シリコンゲート電極９およびソース，ドレイン１
０，１１のＮ+ 拡散領域をそれぞれ形成すれば、リーク
電流のきわめて小さいＮ−ｃｈ ＭＯＳトランジスタを
得ることができる。
ＭＯＳトランジスタの断面図を示す。Ｎ型シリコン基
板１′上に分離絶縁酸化膜２が膜厚１．５μｍ成長さ
れ、窓開けされた後、この開口部にＰ型単結晶シリコン
膜８が９００℃の成長温度で膜厚３μｍに選択エピタキ
シャル成長される。ついでＰ型単結晶シリコン膜８を研
磨して平坦化すれば、開口部内には結晶欠陥とファセッ
トがない平坦なＰ型単結晶シリコン膜を形成することが
できる。従って、通常の技術に従いゲート酸化膜上に多
結晶シリコンゲート電極９およびソース，ドレイン１
０，１１のＮ+ 拡散領域をそれぞれ形成すれば、リーク
電流のきわめて小さいＮ−ｃｈ ＭＯＳトランジスタを
得ることができる。
【００１８】なお、上述の実施例では単結晶シリコン膜
３を分離絶縁膜２の厚みの２倍だけ成長させたが、１．
５倍から２．５倍までの間の厚みまで成長させたのち、
絶縁膜２上にとび出た部分を削り取っても、リーク電流
の増大を抑制することができる。
３を分離絶縁膜２の厚みの２倍だけ成長させたが、１．
５倍から２．５倍までの間の厚みまで成長させたのち、
絶縁膜２上にとび出た部分を削り取っても、リーク電流
の増大を抑制することができる。
【００１９】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ＰＮ接合のリーク電流の増大を招くことなく、分離
絶縁酸化膜の開口部内に単結晶シリコン膜をＰＮ接合が
分離絶縁酸化膜に接するように選択エピタキシャル成長
できるので、信頼性高き半導体装置の生産に顕著なる効
果を奏し得る。
ば、ＰＮ接合のリーク電流の増大を招くことなく、分離
絶縁酸化膜の開口部内に単結晶シリコン膜をＰＮ接合が
分離絶縁酸化膜に接するように選択エピタキシャル成長
できるので、信頼性高き半導体装置の生産に顕著なる効
果を奏し得る。
【図１】本発明の一実施例を示す工程順序図である。
【図２】本発明の一実施例を示す工程順序図である。
【図３】ＣＢ接合電流の実測図である。
【図４】本発明を適用して製造されたＮ−ｃｈ ＭＯＳ
トランジスタの断面図である。
トランジスタの断面図である。
【図５】従来の選択エピタキシャル法によって製造され
たＮ型単結晶シリコン膜の断面図である。
たＮ型単結晶シリコン膜の断面図である。
【図６】ＮＰＮトランジスタのベース領域が形成された
半導体装置の平面図及びＡ−Ａ′断面図である。
半導体装置の平面図及びＡ−Ａ′断面図である。
１ Ｐ型シリコン基板 １′ Ｎ型シリコン基板 ２ 分離絶縁酸化膜パターン ３ Ｎ型単結晶シリコン膜 ４ Ｎ+ 埋込層 ５ ファセット ６ Ｐ型ベース領域 ７ エミッタ領域 ８ Ｐ型単結晶シリコン膜 ９ 多結晶シリコン・ゲート電極 １０ ソース領域 １１ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73
Claims (1)
- 【請求項１】 シリコン基板上に絶縁膜のパターンを形
成し、選択エピタキシャル成長法を用いて前記絶縁膜パ
ターンの開孔部内に選択的に単結晶シリコン膜を堆積す
る半導体装置の製造方法において、前記単結晶シリコン
膜を８８０℃以上９８０℃以下の温度で前記開口部内に
絶縁膜パターンの表面を越える膜厚にまで選択成長せし
める工程と、前記単結晶シリコン膜の選択成長膜を前記
絶縁膜パターンの高さに平坦化する単結晶シリコン膜の
研磨工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315881A JPH0653313A (ja) | 1990-11-30 | 1991-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-340908 | 1990-11-30 | ||
| JP34090890 | 1990-11-30 | ||
| JP3315881A JPH0653313A (ja) | 1990-11-30 | 1991-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653313A true JPH0653313A (ja) | 1994-02-25 |
Family
ID=26568460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315881A Pending JPH0653313A (ja) | 1990-11-30 | 1991-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653313A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057331A (ja) * | 2000-08-11 | 2002-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| JP2005150731A (ja) * | 2003-11-14 | 2005-06-09 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓウェル構造およびその形成方法 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US8114178B2 (en) | 2007-04-23 | 2012-02-14 | Nippon Chemical Industrial Co., Ltd. | Polishing composition for semiconductor wafer and polishing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118148A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6130047A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JPS63124445A (ja) * | 1986-11-13 | 1988-05-27 | Sony Corp | 半導体装置の製造方法 |
-
1991
- 1991-11-29 JP JP3315881A patent/JPH0653313A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118148A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6130047A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JPS63124445A (ja) * | 1986-11-13 | 1988-05-27 | Sony Corp | 半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2002057331A (ja) * | 2000-08-11 | 2002-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2005150731A (ja) * | 2003-11-14 | 2005-06-09 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓウェル構造およびその形成方法 |
| US7709365B2 (en) | 2003-11-14 | 2010-05-04 | International Business Machines Corporation | CMOS well structure and method of forming the same |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| US8114178B2 (en) | 2007-04-23 | 2012-02-14 | Nippon Chemical Industrial Co., Ltd. | Polishing composition for semiconductor wafer and polishing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5234535A (en) | Method of producing a thin silicon-on-insulator layer | |
| US4044452A (en) | Process for making field effect and bipolar transistors on the same semiconductor chip | |
| JPH0697666B2 (ja) | マルチレベル・エピタキシャル構造を用いた半導体デバイス構造体及びその製造方法 | |
| JPH07142502A (ja) | 接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法 | |
| KR20050098860A (ko) | 실리콘 반도체 기판 및 그 제조방법 | |
| JPH05198543A (ja) | 半導体基板の製造方法および半導体基板 | |
| US6580104B1 (en) | Elimination of contaminants prior to epitaxy and related structure | |
| JPH0799239A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0653313A (ja) | 半導体装置の製造方法 | |
| JPS61182242A (ja) | 半導体装置の製造方法 | |
| JPS5828731B2 (ja) | ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ | |
| JPH09306865A (ja) | 半導体装置の製造方法 | |
| JPS60236243A (ja) | 半導体基板の製造方法 | |
| KR950009286B1 (ko) | 초고집적 회로의 소자 고립방법 | |
| US6703686B2 (en) | Semiconductor device | |
| JPH05109693A (ja) | Ｓｏｉ基板の製造方法 | |
| KR0128027B1 (ko) | 쌍극자 트랜지스터 장치의 제조방법 | |
| JPS6244853B2 (ja) | ||
| JPS5856432A (ja) | 半導体装置の製造法 | |
| JPH01289124A (ja) | 半導体装置の製造方法 | |
| JPH0421343B2 (ja) | ||
| KR930007095B1 (ko) | 반도체장치의 제조방법 | |
| JPS59165435A (ja) | 半導体装置の製造方法 | |
| JPH03203333A (ja) | 半導体装置及びその製法 | |
| JPS60124837A (ja) | 相補形誘電体分離基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980127 |