JPS5856432A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
- Publication number
- JPS5856432A JPS5856432A JP56154988A JP15498881A JPS5856432A JP S5856432 A JPS5856432 A JP S5856432A JP 56154988 A JP56154988 A JP 56154988A JP 15498881 A JP15498881 A JP 15498881A JP S5856432 A JPS5856432 A JP S5856432A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- type
- elements
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造法ζζ係り、特に素子間分離
埋め込み層の形成方法に関する。
埋め込み層の形成方法に関する。
集積回路の製造に於いて、素子と素子との間の電気的分
離を行なう為の素子間分離技術が多く知られている。そ
の中で、特にシリコンバイポーラトランジスタで構成さ
れている集積回路の素子間分離にアイソブレーナ法がよ
く用いられている。
離を行なう為の素子間分離技術が多く知られている。そ
の中で、特にシリコンバイポーラトランジスタで構成さ
れている集積回路の素子間分離にアイソブレーナ法がよ
く用いられている。
第１図はアイソブレーナ法の素子間分離を使用した集積
回路の概略説明図である。
回路の概略説明図である。
図に於いて、１はｐ形シリコン（Ｓｉ）基板結晶、２は
ｎ形不純物が高濃度φこドープされた埋め込み伝導層、
３はコレクターとなる低濃度のｎ形層、４はｐ形のペー
ス層、５はｎ形のエミクタ一層を示している。各々の素
子は多結晶層６で埋められたＶ字型の二酸化シリコン絶
縁［７とｐ形８Ｉ基板１とｎ形埋め込み伝導層２のｐｎ
接合で電気的ζこ分離されている。８，９．１０は電極
配線層を示し、平担化された素子間分離領域の上を通っ
て、他の素子或いは電源部等ｌこ接続されている。
ｎ形不純物が高濃度φこドープされた埋め込み伝導層、
３はコレクターとなる低濃度のｎ形層、４はｐ形のペー
ス層、５はｎ形のエミクタ一層を示している。各々の素
子は多結晶層６で埋められたＶ字型の二酸化シリコン絶
縁［７とｐ形８Ｉ基板１とｎ形埋め込み伝導層２のｐｎ
接合で電気的ζこ分離されている。８，９．１０は電極
配線層を示し、平担化された素子間分離領域の上を通っ
て、他の素子或いは電源部等ｌこ接続されている。
第２図は第１図に示したアイソプレーナ型素子間分離の
従来の形成工程を示した半導体装置の断面図である。ｎ
形不純物が高濃度にドープされた埋め込み伝導層２、コ
レクターとなる低濃度のｎ形層３が形成されたＳｔ結晶
１（第２図（ａ））をエツチングしてＶ字型の溝を形成
する（第２図（ｂ））。
従来の形成工程を示した半導体装置の断面図である。ｎ
形不純物が高濃度にドープされた埋め込み伝導層２、コ
レクターとなる低濃度のｎ形層３が形成されたＳｔ結晶
１（第２図（ａ））をエツチングしてＶ字型の溝を形成
する（第２図（ｂ））。
次に、熱酸化を行ない、Ｖ字型の溝及びｎ形層３表面ｌ
こ絶縁層のＳｉｎ、膜７を成長させた後、モノシラン（
８４）ｉｔ ）の熱分解法で７字溝を多結晶Ｓｉ層６で
埋める（第２図（Ｃ））。この時、７字溝以外の素子形
成領域上にも多結晶Ｓｉ層６が成長し、多結晶Ｓｉ層６
表面は平担にならない。そこで、多結晶Ｓｉ層６表面を
研磨して平担とすると共ｆこ、素子形成領域のｎ形層３
表面を露出させる工程が必必要である。
こ絶縁層のＳｉｎ、膜７を成長させた後、モノシラン（
８４）ｉｔ ）の熱分解法で７字溝を多結晶Ｓｉ層６で
埋める（第２図（Ｃ））。この時、７字溝以外の素子形
成領域上にも多結晶Ｓｉ層６が成長し、多結晶Ｓｉ層６
表面は平担にならない。そこで、多結晶Ｓｉ層６表面を
研磨して平担とすると共ｆこ、素子形成領域のｎ形層３
表面を露出させる工程が必必要である。
しかしながら、このような従来法では、面倒な研磨工程
が必要である上に、研磨により、素子を形成すべき領域
に格子歪み或いは格子欠陥が導入されたり、研磨材等か
らの有害物質により、結晶表面が汚染され、素子製作の
歩留りが悪くなるという問題がある。
が必要である上に、研磨により、素子を形成すべき領域
に格子歪み或いは格子欠陥が導入されたり、研磨材等か
らの有害物質により、結晶表面が汚染され、素子製作の
歩留りが悪くなるという問題がある。
伺、ドライエツチング及びウェットエツチングでは均一
にエツチングが行なわれるので、凹凸のある層を平担化
することはできず、凹凸のある層を平担化するには研磨
を用いるし力）ない。
にエツチングが行なわれるので、凹凸のある層を平担化
することはできず、凹凸のある層を平担化するには研磨
を用いるし力）ない。
本発明の目的は研磨工程を必要としない、プレーナ型の
素子間分離埋め込み層の形成方法を提供するにある。
素子間分離埋め込み層の形成方法を提供するにある。
本発明は、凹凸基板上でも成長層の表面が平担になる液
相成長法の％徴を利用し、研磨憂こよりて生じる前記従
来の問題点を研磨工程を不要とすることにより解決した
ものである。
相成長法の％徴を利用し、研磨憂こよりて生じる前記従
来の問題点を研磨工程を不要とすることにより解決した
ものである。
本発明の一実施例を説明することにする。第３図は本発
鴫−実施例の製造工程を示した半導体装置の鵬面図であ
る。面方位（１００）のｐ ＠ Ｓ ｉ基板１１＃こ不
純物がｌ□ Ｉｌｌ〜１０ ｏｔｔ 拡散された深
さ０．５μｍのｎ＋＊埋め込み層１２を形成し、該基板
１１上番こ不純物が低＠度にドープされた厚さ２μｍの
ｎ形８ｉエピタキシャル１１１１３を形成した後、ｎ＋
形埋め込み層１２、ｎ形８ｉエピタキシャル層１３が形
成された基板１１を１００（Ｉｃにて熱酸化し、表面に
膜厚的２０００Ｘの二酸化シリコｙ （ＳｉｎりＭｌ
４％成長させる。（第３ ＦＱ（ａ） ）次−こホトリ
ソグラフィー技術にて素子間分離領域の８ｉ０．換１４
を除去し、開口部１５を作る（第３囚Φ月。この試料を
８０〜１００ｃに加熱した重量比エチレンジアミン：ピ
ロカテコール：水−２５：１５０ニア０の溶液でエツチ
ングすると、面方位（１１１）のエツチング速度が面方
位（１００）ｆこ比べ遅いので開口部１５のパターンｌ
こ応じてＶ字型の溝１６が形成される（第３図（Ｃ））
。この時、Ｖ字型のＳ１１６の深さを３μｍとする。再
び試料を熱酸化してＶ字型の溝１６の表面に２０００Ｘ
のＳ１０．膜を成長させる（第３図（ｄ））。
鴫−実施例の製造工程を示した半導体装置の鵬面図であ
る。面方位（１００）のｐ ＠ Ｓ ｉ基板１１＃こ不
純物がｌ□ Ｉｌｌ〜１０ ｏｔｔ 拡散された深
さ０．５μｍのｎ＋＊埋め込み層１２を形成し、該基板
１１上番こ不純物が低＠度にドープされた厚さ２μｍの
ｎ形８ｉエピタキシャル１１１１３を形成した後、ｎ＋
形埋め込み層１２、ｎ形８ｉエピタキシャル層１３が形
成された基板１１を１００（Ｉｃにて熱酸化し、表面に
膜厚的２０００Ｘの二酸化シリコｙ （ＳｉｎりＭｌ
４％成長させる。（第３ ＦＱ（ａ） ）次−こホトリ
ソグラフィー技術にて素子間分離領域の８ｉ０．換１４
を除去し、開口部１５を作る（第３囚Φ月。この試料を
８０〜１００ｃに加熱した重量比エチレンジアミン：ピ
ロカテコール：水−２５：１５０ニア０の溶液でエツチ
ングすると、面方位（１１１）のエツチング速度が面方
位（１００）ｆこ比べ遅いので開口部１５のパターンｌ
こ応じてＶ字型の溝１６が形成される（第３図（Ｃ））
。この時、Ｖ字型のＳ１１６の深さを３μｍとする。再
び試料を熱酸化してＶ字型の溝１６の表面に２０００Ｘ
のＳ１０．膜を成長させる（第３図（ｄ））。
このエツチング加工を施した８１．基板１１に、シ
第４図に示したスｔイダー型の液相成長装置を用いて多
結晶Ｓｉを成長させる。１７はスライドボードで、９５
０ＣＩこ加熱したＳｌで飽和されている錫（８ｎ）＋１
８が溶液溜め１９に入れらｎている。
結晶Ｓｉを成長させる。１７はスライドボードで、９５
０ＣＩこ加熱したＳｌで飽和されている錫（８ｎ）＋１
８が溶液溜め１９に入れらｎている。
７字型の溝１６が形成されたＳｉ基板１１を溶液溜め１
９の下に移動させ、５〜７ Ｃ／ｍｉｎの速度で液温を
降下させ、Ｖ字型のＳ１６内に多結晶８ｉ層２０を成長
させる。（第３図（Ｃ））。このとき多結晶ＳｔがＶ字
型の溝１６をちょうど埋め尽くした時点を検知Ｔること
は困難である。従やて、該溝１６を完全に埋め尽くすに
は、多結晶８ｉをそれよりも余分に成長させなければな
らず、結果的Ｉこ素子を形成丁べき領域上にも多結晶Ｓ
ｉ層２０が成長する。このような液相成長法によって形
成さｎた多結晶Ｓｉ層２０の表面は平担となるので、均
一にエツチングできるプラズマエツチング法曇こて該米
子形成領域上のＢ ｉ Ｏ，膜１４がｍ出するまで多結
晶Ｓｉ層２０をエツチングすると、多結晶８ｉによるプ
レーナ型の素子間分離が実現できる。
９の下に移動させ、５〜７ Ｃ／ｍｉｎの速度で液温を
降下させ、Ｖ字型のＳ１６内に多結晶８ｉ層２０を成長
させる。（第３図（Ｃ））。このとき多結晶ＳｔがＶ字
型の溝１６をちょうど埋め尽くした時点を検知Ｔること
は困難である。従やて、該溝１６を完全に埋め尽くすに
は、多結晶８ｉをそれよりも余分に成長させなければな
らず、結果的Ｉこ素子を形成丁べき領域上にも多結晶Ｓ
ｉ層２０が成長する。このような液相成長法によって形
成さｎた多結晶Ｓｉ層２０の表面は平担となるので、均
一にエツチングできるプラズマエツチング法曇こて該米
子形成領域上のＢ ｉ Ｏ，膜１４がｍ出するまで多結
晶Ｓｉ層２０をエツチングすると、多結晶８ｉによるプ
レーナ型の素子間分離が実現できる。
（第３図（ｆ））。
本発明の一実施例によれば、多結晶Ｓ１層２０を液相成
長法を用いて成長させることｌこよって、基板表面の凹
凸ｆこ影響されずに該層２０表面を平担ｌこ成長させる
ことができるので、研磨を必妥としない。従って、研磨
により導入される結晶格子の歪み及び欠陥を低減でき、
且つ研磨材ζこよる有害不純物の汚染も防ぐことができ
素子製作の歩留まりが１．５ ＠Ｉｆ向上した。
長法を用いて成長させることｌこよって、基板表面の凹
凸ｆこ影響されずに該層２０表面を平担ｌこ成長させる
ことができるので、研磨を必妥としない。従って、研磨
により導入される結晶格子の歪み及び欠陥を低減でき、
且つ研磨材ζこよる有害不純物の汚染も防ぐことができ
素子製作の歩留まりが１．５ ＠Ｉｆ向上した。
本発明はシリコン集積回路の素子間分離め他、ゲルマニ
ウム（Ｇｅ）及びガリウム・ヒ素（ＧａＡｓ）等の多元
混晶半導体を用いる全てのデバイスの素子間分離に適用
できる。
ウム（Ｇｅ）及びガリウム・ヒ素（ＧａＡｓ）等の多元
混晶半導体を用いる全てのデバイスの素子間分離に適用
できる。
本発明によれば、研磨憂こよる平担化を行なわなくとも
、多結晶埋め込みによるプレーナ型素子間分離が容易尋
こ可能となる。また、研磨により基板内暑こ導入される
格子歪み、欠陥及び研磨材からの汚染を防止でき、素子
製造の歩留りが向上するという効果がある。
、多結晶埋め込みによるプレーナ型素子間分離が容易尋
こ可能となる。また、研磨により基板内暑こ導入される
格子歪み、欠陥及び研磨材からの汚染を防止でき、素子
製造の歩留りが向上するという効果がある。
第１図はアイソプレーナ型の素子間分離を使用した集積
回路の概略説明図、第２図はアイソプレーナ型素子間分
離の従来の形成工程を示した牛導６．２０多結晶Ｓ１層
７．１４ＳｉＯ，ｌ［１６Ｖ字型溝 第 １ 図 第 ２［ｕ （久） （ｂ） （Ｃ） 第 ３ 図 （ｄ） （Ｃ） 鍍３図 （ｄ） （ｅ） （すン 第４図
回路の概略説明図、第２図はアイソプレーナ型素子間分
離の従来の形成工程を示した牛導６．２０多結晶Ｓ１層
７．１４ＳｉＯ，ｌ［１６Ｖ字型溝 第 １ 図 第 ２［ｕ （久） （ｂ） （Ｃ） 第 ３ 図 （ｄ） （Ｃ） 鍍３図 （ｄ） （ｅ） （すン 第４図
Claims (1)
- 基板の素子間分離すべき領域に溝を設け、該溝を液相成
長法で多結晶を埋め込むことを特徴とする半導体装置の
製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154988A JPS5856432A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154988A JPS5856432A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856432A true JPS5856432A (ja) | 1983-04-04 |
Family
ID=15596256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154988A Pending JPS5856432A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856432A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607145A (ja) * | 1983-06-25 | 1985-01-14 | Toshiba Corp | 半導体装置 |
| US4611386A (en) * | 1982-12-27 | 1986-09-16 | Fujitsu Limited | Method of producing a semiconductor device |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
-
1981
- 1981-09-30 JP JP56154988A patent/JPS5856432A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4611386A (en) * | 1982-12-27 | 1986-09-16 | Fujitsu Limited | Method of producing a semiconductor device |
| JPS607145A (ja) * | 1983-06-25 | 1985-01-14 | Toshiba Corp | 半導体装置 |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US9017427B1 (en) | 2001-01-18 | 2015-04-28 | Marvell International Ltd. | Method of creating capacitor structure in a semiconductor device |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| US7116544B1 (en) | 2004-06-16 | 2006-10-03 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| US7578858B1 (en) | 2004-06-16 | 2009-08-25 | Marvell International Ltd. | Making capacitor structure in a semiconductor device |
| US7988744B1 (en) | 2004-06-16 | 2011-08-02 | Marvell International Ltd. | Method of producing capacitor structure in a semiconductor device |
| US8537524B1 (en) | 2004-06-16 | 2013-09-17 | Marvell International Ltd. | Capacitor structure in a semiconductor device |
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