JPH0653428A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0653428A JPH0653428A JP4205050A JP20505092A JPH0653428A JP H0653428 A JPH0653428 A JP H0653428A JP 4205050 A JP4205050 A JP 4205050A JP 20505092 A JP20505092 A JP 20505092A JP H0653428 A JPH0653428 A JP H0653428A
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Abstract
(57)【要約】
【目的】 同一導電型の第１のウェルと第２のウェルを
分離する領域の深さと幅を任意に形成でき、容易に微細
化が可能となり、メモリ素子のみを同一ウェル内に形成
することが可能である。 【構成】 ｐ型のシリコン基板１にマスクを用いて燐を
イオン注入してｎ層９を形成する。マスクを用いてボロ
ンをイオン注入して第１のｐウェル１１を形成した後、
燐をイオン注入してｎウェル１０を形成する。絶縁膜３
ｂとフォトレジスト５ａをマスクとして、ボロン７をイ
オン注入して第２のｐウェル１２を形成する。絶縁膜３
ｂとフォトレジスト５ａを除去した後、熱処理を行うこ
とにより、ｎ層９とｎウェル１０が連続になり、第１の
ｐウェル１１がｎ層９とｎウェル１０によって基板１及
び第２のｐウェル１２から分離される。ＬＯＣＯＳ分離
領域８をｎ層９の表面を覆うように形成する。
分離する領域の深さと幅を任意に形成でき、容易に微細
化が可能となり、メモリ素子のみを同一ウェル内に形成
することが可能である。 【構成】 ｐ型のシリコン基板１にマスクを用いて燐を
イオン注入してｎ層９を形成する。マスクを用いてボロ
ンをイオン注入して第１のｐウェル１１を形成した後、
燐をイオン注入してｎウェル１０を形成する。絶縁膜３
ｂとフォトレジスト５ａをマスクとして、ボロン７をイ
オン注入して第２のｐウェル１２を形成する。絶縁膜３
ｂとフォトレジスト５ａを除去した後、熱処理を行うこ
とにより、ｎ層９とｎウェル１０が連続になり、第１の
ｐウェル１１がｎ層９とｎウェル１０によって基板１及
び第２のｐウェル１２から分離される。ＬＯＣＯＳ分離
領域８をｎ層９の表面を覆うように形成する。
Description
【０００１】
【産業上の利用分野】この発明は、超集積回路装置、い
わゆるＶＬＳＩの高集積化を進める上で必要な微細化さ
れた３重ウェル構造を有する半導体集積回路装置の製造
方法に関するものである。
わゆるＶＬＳＩの高集積化を進める上で必要な微細化さ
れた３重ウェル構造を有する半導体集積回路装置の製造
方法に関するものである。
【０００２】
【従来の技術】ＶＬＳＩ特にＣＭＯＳＶＬＳＩの高集積
化のため、微細なウェルを形成する技術がますます重要
になってきている。従来用いられてきたツインウェル構
造では、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの短チャ
ネル効果抑制の最適化、素子性能の最適化のためにｎ型
ウェルとｐ型ウェルの両ウェルを形成するものであっ
た。そのため基板と同じ電導型ウェル内のデバイスの基
板電位は同時に設定されていた。しかしながらＣＭＯＳ
ＶＬＳＩの消費電力、速度特性や信頼性を向上させるた
めに、基板電位を種々に設定する多重ウェル構造が提案
された。特に３重ウェル構造を製造する種々の製造工程
が提案されている。
化のため、微細なウェルを形成する技術がますます重要
になってきている。従来用いられてきたツインウェル構
造では、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの短チャ
ネル効果抑制の最適化、素子性能の最適化のためにｎ型
ウェルとｐ型ウェルの両ウェルを形成するものであっ
た。そのため基板と同じ電導型ウェル内のデバイスの基
板電位は同時に設定されていた。しかしながらＣＭＯＳ
ＶＬＳＩの消費電力、速度特性や信頼性を向上させるた
めに、基板電位を種々に設定する多重ウェル構造が提案
された。特に３重ウェル構造を製造する種々の製造工程
が提案されている。
【０００３】以下、ｐ型基板を用いた場合の従来の３重
ウェル構造の半導体集積回路装置の製造方法について図
１０を用いて説明する。図１０は従来の３重ウェル構造
の半導体集積回路装置の製造方法を示す工程断面図であ
る。図１０（ａ）に示すように、ｐ型半導体基板２１に
シリコン酸化膜２２を全面に堆積した後、絶縁膜２３を
全面に堆積し、絶縁膜２３上にｎウェル用フォトレジス
ト２４を形成し、絶縁膜２３を選択的にエッチングす
る。絶縁膜２３とｎウェル用フォトレジスト２４をマス
クに用いて、燐２５をイオン注入した後、熱処理を行い
ｎウェル２６を形成する。
ウェル構造の半導体集積回路装置の製造方法について図
１０を用いて説明する。図１０は従来の３重ウェル構造
の半導体集積回路装置の製造方法を示す工程断面図であ
る。図１０（ａ）に示すように、ｐ型半導体基板２１に
シリコン酸化膜２２を全面に堆積した後、絶縁膜２３を
全面に堆積し、絶縁膜２３上にｎウェル用フォトレジス
ト２４を形成し、絶縁膜２３を選択的にエッチングす
る。絶縁膜２３とｎウェル用フォトレジスト２４をマス
クに用いて、燐２５をイオン注入した後、熱処理を行い
ｎウェル２６を形成する。
【０００４】つぎに、図１０（ｂ）に示すように、絶縁
膜２３とｎウェル用フォトレジスト２４をエッチングし
た後、シリコン酸化膜２２上全面に絶縁膜２７およびポ
ジ型レジスト２８を堆積し、ｐウェル用マスク（１４；
図８参照）を用いて絶縁膜２７およびポジ型レジスト２
８をエッチングする。その後、絶縁膜２７及びポジ型レ
ジスト２８をマスクとしてボロン７をイオン注入する。
膜２３とｎウェル用フォトレジスト２４をエッチングし
た後、シリコン酸化膜２２上全面に絶縁膜２７およびポ
ジ型レジスト２８を堆積し、ｐウェル用マスク（１４；
図８参照）を用いて絶縁膜２７およびポジ型レジスト２
８をエッチングする。その後、絶縁膜２７及びポジ型レ
ジスト２８をマスクとしてボロン７をイオン注入する。
【０００５】つぎに、図１０（ｃ）に示すように、熱処
理によって第１のｐウェル３０及び第２のｐウェル３１
を形成し、第１及び第２のｐウェル３０，３１の一部及
びｎウェル２６をおおうようにＬＯＣＯＳ分離領域３２
を形成する。この後、各ウェル内にデバイスを形成し
（図示せず）、半導体集積回路装置を得る。また、図１
１に図９，図１０と同様にして形成した３重ウェル構造
を示す。図１１において、４１はｐ型半導体基板、４２
はｎウェル、４３は第１のｐウェル、４４は第２のｐウ
ェル、４５はＬＯＣＯＳ分離領域である。この図１１の
３重ウェル構造は、ＬＯＣＯＳ分離領域４５をｎウェル
４２と第２のｐウェル４４の境界上に形成してあり、第
１のｐウェル４３を取り囲むｎウェル４２内にｐ型デバ
イスを形成する構成である。
理によって第１のｐウェル３０及び第２のｐウェル３１
を形成し、第１及び第２のｐウェル３０，３１の一部及
びｎウェル２６をおおうようにＬＯＣＯＳ分離領域３２
を形成する。この後、各ウェル内にデバイスを形成し
（図示せず）、半導体集積回路装置を得る。また、図１
１に図９，図１０と同様にして形成した３重ウェル構造
を示す。図１１において、４１はｐ型半導体基板、４２
はｎウェル、４３は第１のｐウェル、４４は第２のｐウ
ェル、４５はＬＯＣＯＳ分離領域である。この図１１の
３重ウェル構造は、ＬＯＣＯＳ分離領域４５をｎウェル
４２と第２のｐウェル４４の境界上に形成してあり、第
１のｐウェル４３を取り囲むｎウェル４２内にｐ型デバ
イスを形成する構成である。
【０００６】これらの製造方法で形成される３重ウェル
構造によって、ｎウェルで囲まれたｐウェル領域は他の
ｐ型領域と独立に基板電位を設定できる。このことはＶ
ＬＳＩの消費電力、速度向上にとって有利であると同時
に、短チャネル効果もそれぞれ最適化できる。特に、高
集積化するメモリ素子や、メモリ素子を有するＶＬＳＩ
において、重要な役割を果たす。すなわち、一方のｐ型
ウェル領域に形成された回路や、入出力回路から発生し
たキャリアをｎウェルによって遮断し、第２のｐウェル
内に形成されたメモリ素子のノイズ特性や、保持時間を
向上させる。また、α線ソフトエラーに代表されるキャ
リア発生に対しても同様の効果を示す。
構造によって、ｎウェルで囲まれたｐウェル領域は他の
ｐ型領域と独立に基板電位を設定できる。このことはＶ
ＬＳＩの消費電力、速度向上にとって有利であると同時
に、短チャネル効果もそれぞれ最適化できる。特に、高
集積化するメモリ素子や、メモリ素子を有するＶＬＳＩ
において、重要な役割を果たす。すなわち、一方のｐ型
ウェル領域に形成された回路や、入出力回路から発生し
たキャリアをｎウェルによって遮断し、第２のｐウェル
内に形成されたメモリ素子のノイズ特性や、保持時間を
向上させる。また、α線ソフトエラーに代表されるキャ
リア発生に対しても同様の効果を示す。
【０００７】
【発明が解決しようとする課題】しかしながら図１０で
示した従来の製造方法では、以下の課題がある。なお、
図１２にこの製造方法を用いた場合の３重ウェルのシミ
ュレーション結果の２次元不純物プロファイルを示す。
図１２において、斜線部分はｐウェル領域を示し、各破
線〜は不純物濃度を示し、破線は６．０×１０15
ｃｍ-3、破線は１．０×１０16ｃｍ-3、破線は５．
０×１０16ｃｍ-3である。また、図１３に界面から０．
１μｍ深さの横方向プロファイルを示す。図１３におい
て、実線はボロンを示し、破線は燐を示す。
示した従来の製造方法では、以下の課題がある。なお、
図１２にこの製造方法を用いた場合の３重ウェルのシミ
ュレーション結果の２次元不純物プロファイルを示す。
図１２において、斜線部分はｐウェル領域を示し、各破
線〜は不純物濃度を示し、破線は６．０×１０15
ｃｍ-3、破線は１．０×１０16ｃｍ-3、破線は５．
０×１０16ｃｍ-3である。また、図１３に界面から０．
１μｍ深さの横方向プロファイルを示す。図１３におい
て、実線はボロンを示し、破線は燐を示す。
【０００８】ｎウェルの深さをｐウェルの深さよりも深
く形成するための熱処理を行なうと、横方向にも同時に
拡散してしまい、ｐウェル−ｎウェル−ｐウェルの横方
向ウェル間分離の微細化が困難であるという問題があ
る。さらに、ｐウェルを形成するボロンはｎウェルを形
成する燐よりも拡散が速いため、素子分離直下のｎウェ
ル領域はｐウェルの分布によってコンペンセートしてし
まう。また、第１のｐウェルと第２のｐウェルを分離す
るｎウェルの領域がｎウェルの濃度勾配を持った領域で
形成されてしまうため、素子分離下の不純物分布の設定
が困難になり、分離耐圧が悪くなるという問題点を有し
ていた。また図１１における３重ウェル構造において
は、第１のｐウェル４３と第２のｐウェル４４を分離す
るために形成されたｎウェル４２は十分に広い幅が必要
である。第１のｐウェル４３にメモリ素子のみを形成
し、第２のｐウェル４４に第１のｎチャネルトランジス
タ，ｐチャネルトランジスタ，第２のｎチャネルトラン
ジスタで構成されるセンスアンプの第１のｎチャネルト
ランジスタを形成すると、セルアレイに幅の広いｎウェ
ル４２が数カ所必要となりチップサイズが大きくなって
しまうため、第１のｐウェル４３内にセンスアンプの第
１のｎチャネルトランジスタを形成する必要がある。こ
のため、メモリ素子のみを同一ウェル内に形成できない
という問題点を有していた。
く形成するための熱処理を行なうと、横方向にも同時に
拡散してしまい、ｐウェル−ｎウェル−ｐウェルの横方
向ウェル間分離の微細化が困難であるという問題があ
る。さらに、ｐウェルを形成するボロンはｎウェルを形
成する燐よりも拡散が速いため、素子分離直下のｎウェ
ル領域はｐウェルの分布によってコンペンセートしてし
まう。また、第１のｐウェルと第２のｐウェルを分離す
るｎウェルの領域がｎウェルの濃度勾配を持った領域で
形成されてしまうため、素子分離下の不純物分布の設定
が困難になり、分離耐圧が悪くなるという問題点を有し
ていた。また図１１における３重ウェル構造において
は、第１のｐウェル４３と第２のｐウェル４４を分離す
るために形成されたｎウェル４２は十分に広い幅が必要
である。第１のｐウェル４３にメモリ素子のみを形成
し、第２のｐウェル４４に第１のｎチャネルトランジス
タ，ｐチャネルトランジスタ，第２のｎチャネルトラン
ジスタで構成されるセンスアンプの第１のｎチャネルト
ランジスタを形成すると、セルアレイに幅の広いｎウェ
ル４２が数カ所必要となりチップサイズが大きくなって
しまうため、第１のｐウェル４３内にセンスアンプの第
１のｎチャネルトランジスタを形成する必要がある。こ
のため、メモリ素子のみを同一ウェル内に形成できない
という問題点を有していた。
【０００９】このように上記従来の製造方法では、微細
化において問題点を有していた。この発明の目的は、上
記従来の課題を解決するもので、同一導電型の第１のウ
ェルと第２のウェルを分離する領域の深さと幅を任意に
形成でき、容易に微細化が可能となり、メモリ素子のみ
を同一ウェル内に形成することができる半導体集積回路
装置の製造方法を提供することである。
化において問題点を有していた。この発明の目的は、上
記従来の課題を解決するもので、同一導電型の第１のウ
ェルと第２のウェルを分離する領域の深さと幅を任意に
形成でき、容易に微細化が可能となり、メモリ素子のみ
を同一ウェル内に形成することができる半導体集積回路
装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置の製造方法は、第１のマスクを用いて第１導
電型の半導体基板の所定領域に第２導電型の不純物をイ
オン注入し側部包囲層を形成する工程と、第２のマスク
を用いて側部包囲層に囲まれた領域に第１導電型の不純
物をイオン注入し被包囲層を形成する工程と、第２のマ
スクを用いて被包囲層の下部領域に第２導電型の不純物
をイオン注入し下部包囲層を形成する工程と、第３のマ
スクを用いて側部包囲層と隣接する領域に第１導電型の
不純物をイオン注入し第１導電型不純物層を形成する工
程と、熱処理を行うことにより側部包囲層と下部包囲層
とが連結されて被包囲層を取り囲み、被包囲層を第１導
電型不純物層および半導体基板と分離する工程と、側部
包囲層の表面を覆う絶縁分離領域を半導体基板上に形成
する工程とを含んでいる。
積回路装置の製造方法は、第１のマスクを用いて第１導
電型の半導体基板の所定領域に第２導電型の不純物をイ
オン注入し側部包囲層を形成する工程と、第２のマスク
を用いて側部包囲層に囲まれた領域に第１導電型の不純
物をイオン注入し被包囲層を形成する工程と、第２のマ
スクを用いて被包囲層の下部領域に第２導電型の不純物
をイオン注入し下部包囲層を形成する工程と、第３のマ
スクを用いて側部包囲層と隣接する領域に第１導電型の
不純物をイオン注入し第１導電型不純物層を形成する工
程と、熱処理を行うことにより側部包囲層と下部包囲層
とが連結されて被包囲層を取り囲み、被包囲層を第１導
電型不純物層および半導体基板と分離する工程と、側部
包囲層の表面を覆う絶縁分離領域を半導体基板上に形成
する工程とを含んでいる。
【００１１】請求項２記載の半導体集積回路装置の製造
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第２導電型の不純物をイオン注入し側部包
囲層を形成する工程と、第２のマスクを用いて側部包囲
層に囲まれた領域に第１導電型の不純物をイオン注入し
被包囲層を形成する工程と、第３のマスクを用いて被包
囲層の下部領域に第２導電型の不純物をイオン注入し下
部包囲層を形成する工程と、第４のマスクを用いて側部
包囲層と隣接する領域に第１導電型の不純物をイオン注
入し第１導電型不純物層を形成する工程と、熱処理を行
うことにより側部包囲層と下部包囲層とが連結されて被
包囲層を取り囲み、被包囲層を第１導電型不純物層およ
び半導体基板と分離する工程と、側部包囲層の表面を覆
う絶縁分離領域を半導体基板上に形成する工程とを含ん
でいる。
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第２導電型の不純物をイオン注入し側部包
囲層を形成する工程と、第２のマスクを用いて側部包囲
層に囲まれた領域に第１導電型の不純物をイオン注入し
被包囲層を形成する工程と、第３のマスクを用いて被包
囲層の下部領域に第２導電型の不純物をイオン注入し下
部包囲層を形成する工程と、第４のマスクを用いて側部
包囲層と隣接する領域に第１導電型の不純物をイオン注
入し第１導電型不純物層を形成する工程と、熱処理を行
うことにより側部包囲層と下部包囲層とが連結されて被
包囲層を取り囲み、被包囲層を第１導電型不純物層およ
び半導体基板と分離する工程と、側部包囲層の表面を覆
う絶縁分離領域を半導体基板上に形成する工程とを含ん
でいる。
【００１２】請求項３記載の半導体集積回路装置の製造
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第１導電型の不純物をイオン注入し被包囲
層を形成する工程と、第１のマスクを用いて被包囲層の
下部領域に第２導電型の不純物をイオン注入し下部包囲
層を形成する工程と、第２のマスクを用いて被包囲層か
ら離れた領域に第１導電型の不純物をイオン注入し第１
導電型不純物層を形成する工程と、第３のマスクを用い
て被包囲層を囲む領域に第１導電型の不純物をイオン注
入し側部包囲層を形成する工程と、熱処理を行うことに
より側部包囲層と下部包囲層とが連結されて被包囲層を
取り囲み、被包囲層を第１導電型不純物層および半導体
基板と分離する工程と、側部包囲層の表面を覆う絶縁分
離領域を半導体基板上に形成する工程とを含んでいる。
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第１導電型の不純物をイオン注入し被包囲
層を形成する工程と、第１のマスクを用いて被包囲層の
下部領域に第２導電型の不純物をイオン注入し下部包囲
層を形成する工程と、第２のマスクを用いて被包囲層か
ら離れた領域に第１導電型の不純物をイオン注入し第１
導電型不純物層を形成する工程と、第３のマスクを用い
て被包囲層を囲む領域に第１導電型の不純物をイオン注
入し側部包囲層を形成する工程と、熱処理を行うことに
より側部包囲層と下部包囲層とが連結されて被包囲層を
取り囲み、被包囲層を第１導電型不純物層および半導体
基板と分離する工程と、側部包囲層の表面を覆う絶縁分
離領域を半導体基板上に形成する工程とを含んでいる。
【００１３】請求項４記載の半導体集積回路装置の製造
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第１導電型の不純物をイオン注入し被包囲
層を形成する工程と、第２のマスクを用いて被包囲層か
ら離れた領域に第１導電型の不純物をイオン注入し第１
導電型不純物層を形成する工程と、第３のマスクを用い
て被包囲層を囲む領域に第１導電型の不純物をイオン注
入し側部包囲層を形成する工程と、第４のマスクを用い
て被包囲層の下部領域に第２導電型の不純物をイオン注
入し下部包囲層を形成する工程と、熱処理を行うことに
より側部包囲層と下部包囲層とが連結されて被包囲層を
取り囲み、被包囲層を第１導電型不純物層および半導体
基板と分離する工程と、側部包囲層の表面を覆う絶縁分
離領域を半導体基板上に形成する工程とを含んでいる。
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第１導電型の不純物をイオン注入し被包囲
層を形成する工程と、第２のマスクを用いて被包囲層か
ら離れた領域に第１導電型の不純物をイオン注入し第１
導電型不純物層を形成する工程と、第３のマスクを用い
て被包囲層を囲む領域に第１導電型の不純物をイオン注
入し側部包囲層を形成する工程と、第４のマスクを用い
て被包囲層の下部領域に第２導電型の不純物をイオン注
入し下部包囲層を形成する工程と、熱処理を行うことに
より側部包囲層と下部包囲層とが連結されて被包囲層を
取り囲み、被包囲層を第１導電型不純物層および半導体
基板と分離する工程と、側部包囲層の表面を覆う絶縁分
離領域を半導体基板上に形成する工程とを含んでいる。
【００１４】請求項５記載の半導体集積回路装置の製造
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第２導電型の不純物をイオン注入し側部包
囲層を形成する工程と、第２のマスクを用いて側部包囲
層を除く領域に第１導電型の不純物をイオン注入し側部
包囲層に囲まれた被包囲層および側部包囲層に隣接した
第１導電型不純物層を形成する工程と、第３のマスクを
用いて被包囲層の下部領域に第２導電型の不純物をイオ
ン注入し下部包囲層を形成する工程と、熱処理を行うこ
とにより側部包囲層と下部包囲層とが連結されて被包囲
層を取り囲み、被包囲層を第１導電型不純物層および半
導体基板と分離する工程と、側部包囲層の表面を覆う絶
縁分離領域を半導体基板上に形成する工程とを含んでい
る。
方法は、第１のマスクを用いて第１導電型の半導体基板
の所定領域に第２導電型の不純物をイオン注入し側部包
囲層を形成する工程と、第２のマスクを用いて側部包囲
層を除く領域に第１導電型の不純物をイオン注入し側部
包囲層に囲まれた被包囲層および側部包囲層に隣接した
第１導電型不純物層を形成する工程と、第３のマスクを
用いて被包囲層の下部領域に第２導電型の不純物をイオ
ン注入し下部包囲層を形成する工程と、熱処理を行うこ
とにより側部包囲層と下部包囲層とが連結されて被包囲
層を取り囲み、被包囲層を第１導電型不純物層および半
導体基板と分離する工程と、側部包囲層の表面を覆う絶
縁分離領域を半導体基板上に形成する工程とを含んでい
る。
【００１５】
【作用】この発明の構成によれば、側部包囲層と下部包
囲層とを別々に形成した後で、熱処理を行うことにより
側部包囲層と下部包囲層とが連結されて被包囲層を取り
囲み、被包囲層を第１導電型不純物層および半導体基板
と分離するようにしている。そのため、第１導電型の被
包囲層（第１のウェル）と第１導電型不純物層（第２の
ウェル）とを分離する第２導電型の領域（連結された側
部包囲層と下部包囲層）の側部包囲層を、第２導電型の
濃度勾配を持った領域を用いることなく形成でき、第２
導電型の領域の深さと、第１のウェルと第２のウェルを
分離する幅とを任意に形成することができ、容易に微細
化が可能となり、メモリ素子のみを同一ウェル内に形成
することができる。また、第２導電型の領域で囲まれた
第１のウェルは、第２のウェルと独立に基板電位を設定
でき、第２のウェルで発生するノイズから遮蔽できる。
囲層とを別々に形成した後で、熱処理を行うことにより
側部包囲層と下部包囲層とが連結されて被包囲層を取り
囲み、被包囲層を第１導電型不純物層および半導体基板
と分離するようにしている。そのため、第１導電型の被
包囲層（第１のウェル）と第１導電型不純物層（第２の
ウェル）とを分離する第２導電型の領域（連結された側
部包囲層と下部包囲層）の側部包囲層を、第２導電型の
濃度勾配を持った領域を用いることなく形成でき、第２
導電型の領域の深さと、第１のウェルと第２のウェルを
分離する幅とを任意に形成することができ、容易に微細
化が可能となり、メモリ素子のみを同一ウェル内に形成
することができる。また、第２導電型の領域で囲まれた
第１のウェルは、第２のウェルと独立に基板電位を設定
でき、第２のウェルで発生するノイズから遮蔽できる。
【００１６】
【実施例】この発明の実施例を図面に基づいて説明す
る。なお、以下の実施例では第１導電型をｐ型とし、第
２導電型をｎ型として説明し、第１導電型の不純物とし
てボロンを用い、第２導電型の不純物として燐を用いて
いる。 〔第１の実施例；請求項１に対応〕図１〜図３はこの発
明の第１の実施例におけるｐ型基板を用いた場合の半導
体集積回路装置の製造方法を示す工程断面図である。
る。なお、以下の実施例では第１導電型をｐ型とし、第
２導電型をｎ型として説明し、第１導電型の不純物とし
てボロンを用い、第２導電型の不純物として燐を用いて
いる。 〔第１の実施例；請求項１に対応〕図１〜図３はこの発
明の第１の実施例におけるｐ型基板を用いた場合の半導
体集積回路装置の製造方法を示す工程断面図である。
【００１７】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１の上にシリコン酸化膜２を６ｎｍ形成した
後に、シリコン酸化膜２の上に絶縁膜３を２．０μｍ堆
積し、第１のｐウェル用フォトレジスト４を形成する。
その後、第１のｐウェル用フォトレジスト４をマスクに
して絶縁膜３をエッチングする。つぎに、図１（ｂ）に
示すように、第１のｐウェル用フォトレジスト４をエッ
チングした後、第２のｐウェル用フォトレジスト５をマ
スクとして絶縁膜３をエッチングする。
リコン基板１の上にシリコン酸化膜２を６ｎｍ形成した
後に、シリコン酸化膜２の上に絶縁膜３を２．０μｍ堆
積し、第１のｐウェル用フォトレジスト４を形成する。
その後、第１のｐウェル用フォトレジスト４をマスクに
して絶縁膜３をエッチングする。つぎに、図１（ｂ）に
示すように、第１のｐウェル用フォトレジスト４をエッ
チングした後、第２のｐウェル用フォトレジスト５をマ
スクとして絶縁膜３をエッチングする。
【００１８】つぎに、図１（ｃ）に示すように、第２の
ｐウェル用フォトレジスト５をエッチングした後、絶縁
膜３をマスクとして酸化を行ないシリコン酸化膜２′を
０．６μｍ形成する。つぎに、図２（ａ）に示すよう
に、絶縁膜３をエッチング除去した後、シリコン酸化膜
２′をマスク（第１のマスク）としてドーズ量５．０×
１０12ｃｍ-2の燐６をエネルギー４００ｋｅＶでイオン
注入し、ｎ層（側部包囲層）９を形成する。
ｐウェル用フォトレジスト５をエッチングした後、絶縁
膜３をマスクとして酸化を行ないシリコン酸化膜２′を
０．６μｍ形成する。つぎに、図２（ａ）に示すよう
に、絶縁膜３をエッチング除去した後、シリコン酸化膜
２′をマスク（第１のマスク）としてドーズ量５．０×
１０12ｃｍ-2の燐６をエネルギー４００ｋｅＶでイオン
注入し、ｎ層（側部包囲層）９を形成する。
【００１９】つぎに、図２（ｂ）に示すように、シリコ
ン酸化膜２′をエッチングした後、全面にシリコン酸化
膜２ａを５０ｎｍ形成した後、絶縁膜３ａを堆積し、第
１のｐウェル用フォトレジスト４ａを５μｍ堆積し、こ
のフォトレジスト４ａを用いて絶縁膜３ａをエッチング
した後、絶縁膜３ａとフォトレジスト４ａをマスク（第
２のマスク）として、ボロン７をドーズ量５．０×１０
12ｃｍ-2、エネルギー５００ｋｅＶでイオン注入し、第
１のｐウェル（被包囲層）１１を形成する。
ン酸化膜２′をエッチングした後、全面にシリコン酸化
膜２ａを５０ｎｍ形成した後、絶縁膜３ａを堆積し、第
１のｐウェル用フォトレジスト４ａを５μｍ堆積し、こ
のフォトレジスト４ａを用いて絶縁膜３ａをエッチング
した後、絶縁膜３ａとフォトレジスト４ａをマスク（第
２のマスク）として、ボロン７をドーズ量５．０×１０
12ｃｍ-2、エネルギー５００ｋｅＶでイオン注入し、第
１のｐウェル（被包囲層）１１を形成する。
【００２０】つぎに、図２（ｃ）に示すように、燐６ａ
をドーズ量５．０×１０12ｃｍ-2、エネルギー３．５Ｍ
ｅＶでイオン注入し、ｎウェル（下部包囲層）１０を形
成する。つぎに、図３（ａ）に示すように、絶縁膜３ａ
及びフォトレジスト４ａをエッチングした後、全面に絶
縁膜３ｂを再び堆積し、第２のｐウェル用フォトレジス
ト５ａを２μｍ堆積した後、このフォトレジスト５ａを
用いて、絶縁膜３ｂをエッチングする。絶縁膜３ｂとフ
ォトレジスト５ａをマスク（第３のマスク）として、ボ
ロン７をドーズ量５．０×１０12ｃｍ-2、エネルギー５
００ｋｅＶでイオン注入し、第２のｐウェル（第１導電
型不純物層）１２を形成する。
をドーズ量５．０×１０12ｃｍ-2、エネルギー３．５Ｍ
ｅＶでイオン注入し、ｎウェル（下部包囲層）１０を形
成する。つぎに、図３（ａ）に示すように、絶縁膜３ａ
及びフォトレジスト４ａをエッチングした後、全面に絶
縁膜３ｂを再び堆積し、第２のｐウェル用フォトレジス
ト５ａを２μｍ堆積した後、このフォトレジスト５ａを
用いて、絶縁膜３ｂをエッチングする。絶縁膜３ｂとフ
ォトレジスト５ａをマスク（第３のマスク）として、ボ
ロン７をドーズ量５．０×１０12ｃｍ-2、エネルギー５
００ｋｅＶでイオン注入し、第２のｐウェル（第１導電
型不純物層）１２を形成する。
【００２１】つぎに、図３（ｂ）に示すように、絶縁膜
３ｂ及びフォトレジスト５ａをエッチングした後、１１
００℃で４８０分熱処理を行なう。この熱処理により、
ｎ層９とｎウェル１０が連続になり、第１のｐウェル１
１がｎ層９とｎウェル１０によって基板１及び第２のｐ
ウェル１２から分離される。この後、３．０μｍのＬＯ
ＣＯＳ分離領域（絶縁分離領域）８をｎ層９を中心に、
第１のｐウェル１１及び第２のｐウェル１２にまたがる
ように周知の方法で形成する。この後、各ウェル内にデ
バイスを形成し（図示せず）、半導体集積回路装置を得
る。
３ｂ及びフォトレジスト５ａをエッチングした後、１１
００℃で４８０分熱処理を行なう。この熱処理により、
ｎ層９とｎウェル１０が連続になり、第１のｐウェル１
１がｎ層９とｎウェル１０によって基板１及び第２のｐ
ウェル１２から分離される。この後、３．０μｍのＬＯ
ＣＯＳ分離領域（絶縁分離領域）８をｎ層９を中心に、
第１のｐウェル１１及び第２のｐウェル１２にまたがる
ように周知の方法で形成する。この後、各ウェル内にデ
バイスを形成し（図示せず）、半導体集積回路装置を得
る。
【００２２】図４に、ＬＯＣＯＳ分離領域８の形成前の
不純物プロファイルのシミュレーション結果を示す。図
４において、斜線部分はｐウェル領域を示し、各破線
〜は不純物濃度を示し、破線は５．０×１０15ｃｍ
-3、破線は１．０×１０16ｃｍ-3、破線は２．０×
１０16ｃｍ-3、破線は３．０×１０16ｃｍ-3である。
また、図５に界面横方向不純物プロファイルを示す。図
５において、実線はボロンを示し、破線は燐を示す。
不純物プロファイルのシミュレーション結果を示す。図
４において、斜線部分はｐウェル領域を示し、各破線
〜は不純物濃度を示し、破線は５．０×１０15ｃｍ
-3、破線は１．０×１０16ｃｍ-3、破線は２．０×
１０16ｃｍ-3、破線は３．０×１０16ｃｍ-3である。
また、図５に界面横方向不純物プロファイルを示す。図
５において、実線はボロンを示し、破線は燐を示す。
【００２３】図４に示すように、２つのｐウェル１１，
１２が１．５μｍのｎ層９で分離されている。また、図
５に示すように、界面のｎ層９がｎ領域の濃度勾配を持
つ領域で形成されることなく、ピークをもった領域で形
成されていることがわかる。このことによって、効果的
に、２つのｐウェル１１，１２を分離することが可能で
ある。
１２が１．５μｍのｎ層９で分離されている。また、図
５に示すように、界面のｎ層９がｎ領域の濃度勾配を持
つ領域で形成されることなく、ピークをもった領域で形
成されていることがわかる。このことによって、効果的
に、２つのｐウェル１１，１２を分離することが可能で
ある。
【００２４】以上のようにこの実施例によれば、ｎ層
（側部包囲層）９とｎウェル（下部包囲層）１０とを別
々に形成した後で、熱処理を行うことによりｎ層９とｎ
ウェル１０とが連結されて第１のｐウェル１１を取り囲
み、第１のｐウェル１１を第２のｐウェル（第１導電型
不純物層）１２およびｐ型のシリコン基板１と分離する
ようにしている。そのため、第１のｐウェル１１と第２
のｐウェル１２とを分離するｎ層９を、ｎ型の濃度勾配
を持った領域を用いることなく形成でき、ｎ型の領域
（９，１０）の深さと、第１のｐウェル１１と第２のｐ
ウェル１２を分離する幅とを任意に形成することがで
き、容易に微細化が可能となり、メモリ素子のみを同一
ウェル内に形成することができる。また、ｎ型の領域
（９，１０）で囲まれた第１のｐウェル１１は、第２の
ｐウェル１２と独立に基板電位を設定でき、第２のｐウ
ェル１２で発生するノイズから遮蔽できる。
（側部包囲層）９とｎウェル（下部包囲層）１０とを別
々に形成した後で、熱処理を行うことによりｎ層９とｎ
ウェル１０とが連結されて第１のｐウェル１１を取り囲
み、第１のｐウェル１１を第２のｐウェル（第１導電型
不純物層）１２およびｐ型のシリコン基板１と分離する
ようにしている。そのため、第１のｐウェル１１と第２
のｐウェル１２とを分離するｎ層９を、ｎ型の濃度勾配
を持った領域を用いることなく形成でき、ｎ型の領域
（９，１０）の深さと、第１のｐウェル１１と第２のｐ
ウェル１２を分離する幅とを任意に形成することがで
き、容易に微細化が可能となり、メモリ素子のみを同一
ウェル内に形成することができる。また、ｎ型の領域
（９，１０）で囲まれた第１のｐウェル１１は、第２の
ｐウェル１２と独立に基板電位を設定でき、第２のｐウ
ェル１２で発生するノイズから遮蔽できる。
【００２５】なお、この実施例では、第１のｐウェル
（被包囲層）１１とｎウェル（下部包囲層）１０を同じ
マスク（絶縁膜３ａとフォトレジスト４ａ）を用いて形
成したが、第１のｐウェル１１の形成後、絶縁膜３ａと
フォトレジスト４ａを除去し、新たなマスクを形成して
イオン注入によりｎウェル１０を形成するようにしても
よい（請求項２に対応）。
（被包囲層）１１とｎウェル（下部包囲層）１０を同じ
マスク（絶縁膜３ａとフォトレジスト４ａ）を用いて形
成したが、第１のｐウェル１１の形成後、絶縁膜３ａと
フォトレジスト４ａを除去し、新たなマスクを形成して
イオン注入によりｎウェル１０を形成するようにしても
よい（請求項２に対応）。
【００２６】〔第２の実施例；請求項３に対応〕図６お
よび図７はこの発明の第２の実施例におけるｐ型基板を
用いた場合の半導体集積回路装置の製造方法を示す工程
断面図である。まず、図６（ａ）に示すように、ｐ型の
シリコン基板１の上にシリコン酸化膜２を６ｎｍ形成し
た後に、シリコン酸化膜２の上に絶縁膜３を２．０μｍ
堆積し、第１のｐウェル用フォトレジスト４を５μｍ堆
積する。その後、第１のｐウェル用フォトレジスト４を
マスクにして絶縁膜３をエッチングした後、第１のｐウ
ェル用フォトレジスト４と絶縁膜３をマスク（第１のマ
スク）として、ボロン７をドーズ量５．０×１０12ｃｍ
-2、エネルギー５００ｋｅＶでイオン注入し、第１のｐ
ウェル（被包囲層）１１を形成する。
よび図７はこの発明の第２の実施例におけるｐ型基板を
用いた場合の半導体集積回路装置の製造方法を示す工程
断面図である。まず、図６（ａ）に示すように、ｐ型の
シリコン基板１の上にシリコン酸化膜２を６ｎｍ形成し
た後に、シリコン酸化膜２の上に絶縁膜３を２．０μｍ
堆積し、第１のｐウェル用フォトレジスト４を５μｍ堆
積する。その後、第１のｐウェル用フォトレジスト４を
マスクにして絶縁膜３をエッチングした後、第１のｐウ
ェル用フォトレジスト４と絶縁膜３をマスク（第１のマ
スク）として、ボロン７をドーズ量５．０×１０12ｃｍ
-2、エネルギー５００ｋｅＶでイオン注入し、第１のｐ
ウェル（被包囲層）１１を形成する。
【００２７】つぎに、図６（ｂ）に示すように、燐６ａ
をドーズ量５．０×１０12ｃｍ-2、エネルギー３．５Ｍ
ｅＶでイオン注入し、ｎウェル（下部包囲層）１０を形
成する。つぎに、図６（ｃ）に示すように、第１のｐウ
ェル用フォトレジスト４をエッチングした後、第２のｐ
ウェル用フォトレジスト５を２μｍ堆積し、フォトレジ
スト５をマスクとして絶縁膜３をエッチングする。そし
て、フォトレジスト５と絶縁膜３をマスク（第２のマス
ク）として、ボロン７ａをドーズ量５．０×１０ 12ｃｍ
-2、エネルギー５００ｋｅＶでイオン注入し、第２のｐ
ウェル（第１導電型不純物層）１２を形成する。
をドーズ量５．０×１０12ｃｍ-2、エネルギー３．５Ｍ
ｅＶでイオン注入し、ｎウェル（下部包囲層）１０を形
成する。つぎに、図６（ｃ）に示すように、第１のｐウ
ェル用フォトレジスト４をエッチングした後、第２のｐ
ウェル用フォトレジスト５を２μｍ堆積し、フォトレジ
スト５をマスクとして絶縁膜３をエッチングする。そし
て、フォトレジスト５と絶縁膜３をマスク（第２のマス
ク）として、ボロン７ａをドーズ量５．０×１０ 12ｃｍ
-2、エネルギー５００ｋｅＶでイオン注入し、第２のｐ
ウェル（第１導電型不純物層）１２を形成する。
【００２８】つぎに、図７（ａ）に示すように、フォト
レジスト５をエッチングした後、絶縁膜３をマスクとし
て酸化を行ないシリコン酸化膜２′を０．５μｍ形成す
る。つぎに、図７（ｂ）に示すように、絶縁膜３をエッ
チング除去した後、シリコン酸化膜２′をマスク（第３
のマスク）としてドーズ量５．０×１０12ｃｍ-2の燐６
をエネルギー４００ｋｅＶでイオン注入し、ｎ層（側部
包囲層）９を形成する。
レジスト５をエッチングした後、絶縁膜３をマスクとし
て酸化を行ないシリコン酸化膜２′を０．５μｍ形成す
る。つぎに、図７（ｂ）に示すように、絶縁膜３をエッ
チング除去した後、シリコン酸化膜２′をマスク（第３
のマスク）としてドーズ量５．０×１０12ｃｍ-2の燐６
をエネルギー４００ｋｅＶでイオン注入し、ｎ層（側部
包囲層）９を形成する。
【００２９】つぎに、図７（ｃ）に示すように、シリコ
ン酸化膜２′をエッチングした後、１１００℃で４８０
分熱処理を行なう。この熱処理により、ｎ層９とｎウェ
ル１０が連続になり、第１のｐウェル１１がｎ層９とｎ
ウェル１０によって、基板１及び第２のｐウェル１２か
ら分離される。この後、３．０μｍのＬＯＣＯＳ分離領
域（絶縁分離領域）８をｎ層９を中心に、第１のｐウェ
ル１１及び第２のｐウェル１２にまたがるように周知の
方法で形成する。この後、各ウェル内にデバイスを形成
し（図示せず）、半導体集積回路装置を得る。
ン酸化膜２′をエッチングした後、１１００℃で４８０
分熱処理を行なう。この熱処理により、ｎ層９とｎウェ
ル１０が連続になり、第１のｐウェル１１がｎ層９とｎ
ウェル１０によって、基板１及び第２のｐウェル１２か
ら分離される。この後、３．０μｍのＬＯＣＯＳ分離領
域（絶縁分離領域）８をｎ層９を中心に、第１のｐウェ
ル１１及び第２のｐウェル１２にまたがるように周知の
方法で形成する。この後、各ウェル内にデバイスを形成
し（図示せず）、半導体集積回路装置を得る。
【００３０】この実施例によっても第１の実施例と同様
の効果が得られる。なお、この実施例では、ｎウェル
（下部包囲層）１０を、第１のｐウェル（被包囲層）１
１の形成に続いて形成したが、ｎ層（側部包囲層）９の
形成後にシリコン酸化膜２′をエッチングし、新たなマ
スクを形成してイオン注入によりｎウェル１０を形成す
るようにしてもよい（請求項４に対応）。
の効果が得られる。なお、この実施例では、ｎウェル
（下部包囲層）１０を、第１のｐウェル（被包囲層）１
１の形成に続いて形成したが、ｎ層（側部包囲層）９の
形成後にシリコン酸化膜２′をエッチングし、新たなマ
スクを形成してイオン注入によりｎウェル１０を形成す
るようにしてもよい（請求項４に対応）。
【００３１】〔第３の実施例；請求項５に対応〕図８お
よび図９はこの発明の第３の実施例におけるｐ型基板を
用いた場合の半導体集積回路装置の製造方法を示す工程
断面図である。まず、図８（ａ）に示すように、ｐ型の
シリコン基板１の上にシリコン酸化膜２を６ｎｍ形成し
た後に、シリコン酸化膜２の上に絶縁膜３を２．０μｍ
堆積し、その上にネガ型フォトレジスト１３を２μｍ堆
積する。その後、第１及び第２のｐウェル用マスク１４
をマスクにしてネガ型フォトレジスト１３をエッチング
する。
よび図９はこの発明の第３の実施例におけるｐ型基板を
用いた場合の半導体集積回路装置の製造方法を示す工程
断面図である。まず、図８（ａ）に示すように、ｐ型の
シリコン基板１の上にシリコン酸化膜２を６ｎｍ形成し
た後に、シリコン酸化膜２の上に絶縁膜３を２．０μｍ
堆積し、その上にネガ型フォトレジスト１３を２μｍ堆
積する。その後、第１及び第２のｐウェル用マスク１４
をマスクにしてネガ型フォトレジスト１３をエッチング
する。
【００３２】つぎに、図８（ｂ）に示すように、ネガ型
フォトレジスト１３をマスクにして、絶縁膜３をエッチ
ングした後、ネガ型フォトレジスト１３と絶縁膜３をマ
スク（第１のマスク）にして、ドーズ量５．０×１０12
ｃｍ-2の燐６をエネルギー４００ｋｅＶでイオン注入
し、ｎ層（側部包囲層）９を形成する。つぎに、図９
（ａ）に示すように、ネガ型フォトレジスト１３と絶縁
膜３とシリコン酸化膜２とをエッチングした後、基板全
面にシリコン酸化膜２ａを５０ｎｍ形成し、絶縁膜３ｃ
を２．０μｍ堆積し、その上にポジ型フォトレジスト１
５を２．０μｍ堆積し、第１及び第２のｐウェル用マス
ク１４を用いて絶縁膜３ｃとポジ型フォトレジスト１５
をエッチングした後、絶縁膜３ｃとフォトレジスト１５
をマスク（第２のマスク）として、ボロン７をドーズ量
５．０×１０12ｃｍ -2、エネルギー５００ｋｅＶでイオ
ン注入し、第１のｐウェル（被包囲層）１１および第２
のｐウェル（第１導電型不純物層）１２を形成する。
フォトレジスト１３をマスクにして、絶縁膜３をエッチ
ングした後、ネガ型フォトレジスト１３と絶縁膜３をマ
スク（第１のマスク）にして、ドーズ量５．０×１０12
ｃｍ-2の燐６をエネルギー４００ｋｅＶでイオン注入
し、ｎ層（側部包囲層）９を形成する。つぎに、図９
（ａ）に示すように、ネガ型フォトレジスト１３と絶縁
膜３とシリコン酸化膜２とをエッチングした後、基板全
面にシリコン酸化膜２ａを５０ｎｍ形成し、絶縁膜３ｃ
を２．０μｍ堆積し、その上にポジ型フォトレジスト１
５を２．０μｍ堆積し、第１及び第２のｐウェル用マス
ク１４を用いて絶縁膜３ｃとポジ型フォトレジスト１５
をエッチングした後、絶縁膜３ｃとフォトレジスト１５
をマスク（第２のマスク）として、ボロン７をドーズ量
５．０×１０12ｃｍ -2、エネルギー５００ｋｅＶでイオ
ン注入し、第１のｐウェル（被包囲層）１１および第２
のｐウェル（第１導電型不純物層）１２を形成する。
【００３３】つぎに、図９（ｂ）に示すように、絶縁膜
３ｃ及びフォトレジスト１５をエッチングした後、全面
に絶縁膜３ｄを２．０μｍ再び堆積し、ｎウェル用フォ
トレジスト１６を５μｍ堆積した後、このフォトレジス
ト１６を用いて、絶縁膜３ｄをエッチングする。フォト
レジスト１６と絶縁膜３ｄをマスク（第３のマスク）と
して、燐６ａをドーズ量５．０×１０12ｃｍ-2、エネル
ギー３．５ＭｅＶでイオン注入し、ｎウェル（下部包囲
層）１０を形成する。
３ｃ及びフォトレジスト１５をエッチングした後、全面
に絶縁膜３ｄを２．０μｍ再び堆積し、ｎウェル用フォ
トレジスト１６を５μｍ堆積した後、このフォトレジス
ト１６を用いて、絶縁膜３ｄをエッチングする。フォト
レジスト１６と絶縁膜３ｄをマスク（第３のマスク）と
して、燐６ａをドーズ量５．０×１０12ｃｍ-2、エネル
ギー３．５ＭｅＶでイオン注入し、ｎウェル（下部包囲
層）１０を形成する。
【００３４】つぎに、図９（ｃ）に示すように、フォト
レジスト１６及び絶縁膜３ｄ及びシリコン酸化膜２ａを
エッチングした後、１１００℃で４８０分熱処理を行な
う。この熱処理により、ｎ層９とｎウェル１０が連続に
なり、第１のｐウェル１１がｎ層９とｎウェル１０によ
って、基板１及び第２のｐウェル１２から分離される。
この後、３．０μｍのＬＯＣＯＳ分離領域（絶縁分離領
域）８をｎ層９を中心に、第１のｐウェル１１及び第２
のｐウェル１２にまたがるように周知の方法で形成す
る。この後、各ウェル内にデバイスを形成し（図示せ
ず）、半導体集積回路装置を得る。
レジスト１６及び絶縁膜３ｄ及びシリコン酸化膜２ａを
エッチングした後、１１００℃で４８０分熱処理を行な
う。この熱処理により、ｎ層９とｎウェル１０が連続に
なり、第１のｐウェル１１がｎ層９とｎウェル１０によ
って、基板１及び第２のｐウェル１２から分離される。
この後、３．０μｍのＬＯＣＯＳ分離領域（絶縁分離領
域）８をｎ層９を中心に、第１のｐウェル１１及び第２
のｐウェル１２にまたがるように周知の方法で形成す
る。この後、各ウェル内にデバイスを形成し（図示せ
ず）、半導体集積回路装置を得る。
【００３５】この実施例によっても第１，第２の実施例
と同様の効果が得られる。なお上記第１〜第３の実施例
では、ｐ型のシリコン基板１を用いたが、第１導電型を
ｎ型とし、第２導電型をｐ型として、ｎ型の半導体基板
を用いてもよい。
と同様の効果が得られる。なお上記第１〜第３の実施例
では、ｐ型のシリコン基板１を用いたが、第１導電型を
ｎ型とし、第２導電型をｐ型として、ｎ型の半導体基板
を用いてもよい。
【００３６】
【発明の効果】以上のようにこの発明によれば、側部包
囲層と下部包囲層とを別々に形成した後で、熱処理を行
うことにより側部包囲層と下部包囲層とが連結されて被
包囲層を取り囲み、被包囲層を第１導電型不純物層およ
び半導体基板と分離するようにしている。そのため、第
１導電型の被包囲層（第１のウェル）と第１導電型不純
物層（第２のウェル）とを分離する第２導電型の領域
（連結された側部包囲層と下部包囲層）の側部包囲層
を、第２導電型の濃度勾配を持った領域を用いることな
く形成でき、第２導電型の領域の深さと、第１のウェル
と第２のウェルを分離する幅とを任意に形成することが
でき、容易に微細化が可能となり、メモリ素子のみを同
一ウェル内に形成することができる。また、第２導電型
の領域で囲まれた第１のウェルは、第２のウェルと独立
に基板電位を設定でき、第２のウェルで発生するノイズ
から遮蔽できる。
囲層と下部包囲層とを別々に形成した後で、熱処理を行
うことにより側部包囲層と下部包囲層とが連結されて被
包囲層を取り囲み、被包囲層を第１導電型不純物層およ
び半導体基板と分離するようにしている。そのため、第
１導電型の被包囲層（第１のウェル）と第１導電型不純
物層（第２のウェル）とを分離する第２導電型の領域
（連結された側部包囲層と下部包囲層）の側部包囲層
を、第２導電型の濃度勾配を持った領域を用いることな
く形成でき、第２導電型の領域の深さと、第１のウェル
と第２のウェルを分離する幅とを任意に形成することが
でき、容易に微細化が可能となり、メモリ素子のみを同
一ウェル内に形成することができる。また、第２導電型
の領域で囲まれた第１のウェルは、第２のウェルと独立
に基板電位を設定でき、第２のウェルで発生するノイズ
から遮蔽できる。
【００３７】このようにこの発明の半導体集積回路装置
の製造方法は、ＶＬＳＩの高集積化を進める上で必要不
可欠な製造方法であり、その工業的価値は極めて高い。
の製造方法は、ＶＬＳＩの高集積化を進める上で必要不
可欠な製造方法であり、その工業的価値は極めて高い。
【図１】この発明の第１の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図２】この発明の第１の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図３】この発明の第１の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図４】この発明の第１の実施例における不純物分布図
である。
である。
【図５】この発明の第１の実施例における界面横方向不
純物分布図である。
純物分布図である。
【図６】この発明の第２の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図７】この発明の第２の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図８】この発明の第３の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図９】この発明の第３の実施例の半導体集積回路装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１０】従来例の半導体集積回路装置の製造方法を示
す工程断面図である。
す工程断面図である。
【図１１】他の従来例の半導体集積回路装置の構成を示
す断面図である。
す断面図である。
【図１２】従来例における不純物分布図である。
【図１３】従来例における深さ０．１μｍの横方向不純
物分布図である。
物分布図である。
１ ｐ型のシリコン基板（第１導電型の半導体基板） ２′ シリコン酸化膜 ３，３ａ〜３ｄ 絶縁膜 ４，４ａ フォトレジスト ５，５ａ フォトレジスト ６，６ａ 燐 ７，７ａ ボロン ８ ＬＯＣＯＳ分離領域（絶縁分離領域） ９ ｎ層（側部包囲層） １０ ｎウェル（下部包囲層） １１ 第１のｐウェル（被包囲層） １２ 第２のｐウェル（第１導電型不純物層） １３ フォトレジスト １５ フォトレジスト １６ フォトレジスト
Claims (5)
- 【請求項１】 第１のマスクを用いて第１導電型の半導
体基板の所定領域に第２導電型の不純物をイオン注入し
側部包囲層を形成する工程と、 第２のマスクを用いて前記側部包囲層に囲まれた領域に
第１導電型の不純物をイオン注入し被包囲層を形成する
工程と、 前記第２のマスクを用いて前記被包囲層の下部領域に第
２導電型の不純物をイオン注入し下部包囲層を形成する
工程と、 第３のマスクを用いて前記側部包囲層と隣接する領域に
第１導電型の不純物をイオン注入し第１導電型不純物層
を形成する工程と、 熱処理を行うことにより前記側部包囲層と前記下部包囲
層とが連結されて前記被包囲層を取り囲み、前記被包囲
層を前記第１導電型不純物層および前記半導体基板と分
離する工程と、 前記側部包囲層の表面を覆う絶縁分離領域を前記半導体
基板上に形成する工程とを含む半導体集積回路装置の製
造方法。 - 【請求項２】 第１のマスクを用いて第１導電型の半導
体基板の所定領域に第２導電型の不純物をイオン注入し
側部包囲層を形成する工程と、 第２のマスクを用いて前記側部包囲層に囲まれた領域に
第１導電型の不純物をイオン注入し被包囲層を形成する
工程と、 第３のマスクを用いて前記被包囲層の下部領域に第２導
電型の不純物をイオン注入し下部包囲層を形成する工程
と、 第４のマスクを用いて前記側部包囲層と隣接する領域に
第１導電型の不純物をイオン注入し第１導電型不純物層
を形成する工程と、 熱処理を行うことにより前記側部包囲層と前記下部包囲
層とが連結されて前記被包囲層を取り囲み、前記被包囲
層を前記第１導電型不純物層および前記半導体基板と分
離する工程と、 前記側部包囲層の表面を覆う絶縁分離領域を前記半導体
基板上に形成する工程とを含む半導体集積回路装置の製
造方法。 - 【請求項３】 第１のマスクを用いて第１導電型の半導
体基板の所定領域に第１導電型の不純物をイオン注入し
被包囲層を形成する工程と、 前記第１のマスクを用いて前記被包囲層の下部領域に第
２導電型の不純物をイオン注入し下部包囲層を形成する
工程と、 第２のマスクを用いて前記被包囲層から離れた領域に第
１導電型の不純物をイオン注入し第１導電型不純物層を
形成する工程と、 第３のマスクを用いて前記被包囲層を囲む領域に第１導
電型の不純物をイオン注入し側部包囲層を形成する工程
と、 熱処理を行うことにより前記側部包囲層と前記下部包囲
層とが連結されて前記被包囲層を取り囲み、前記被包囲
層を前記第１導電型不純物層および前記半導体基板と分
離する工程と、 前記側部包囲層の表面を覆う絶縁分離領域を前記半導体
基板上に形成する工程とを含む半導体集積回路装置の製
造方法。 - 【請求項４】 第１のマスクを用いて第１導電型の半導
体基板の所定領域に第１導電型の不純物をイオン注入し
被包囲層を形成する工程と、 第２のマスクを用いて前記被包囲層から離れた領域に第
１導電型の不純物をイオン注入し第１導電型不純物層を
形成する工程と、 第３のマスクを用いて前記被包囲層を囲む領域に第１導
電型の不純物をイオン注入し側部包囲層を形成する工程
と、 第４のマスクを用いて前記被包囲層の下部領域に第２導
電型の不純物をイオン注入し下部包囲層を形成する工程
と、 熱処理を行うことにより前記側部包囲層と前記下部包囲
層とが連結されて前記被包囲層を取り囲み、前記被包囲
層を前記第１導電型不純物層および前記半導体基板と分
離する工程と、 前記側部包囲層の表面を覆う絶縁分離領域を前記半導体
基板上に形成する工程とを含む半導体集積回路装置の製
造方法。 - 【請求項５】 第１のマスクを用いて第１導電型の半導
体基板の所定領域に第２導電型の不純物をイオン注入し
側部包囲層を形成する工程と、 第２のマスクを用いて前記側部包囲層を除く領域に第１
導電型の不純物をイオン注入し前記側部包囲層に囲まれ
た被包囲層および前記側部包囲層に隣接した第１導電型
不純物層を形成する工程と、 第３のマスクを用いて前記被包囲層の下部領域に第２導
電型の不純物をイオン注入し下部包囲層を形成する工程
と、 熱処理を行うことにより前記側部包囲層と前記下部包囲
層とが連結されて前記被包囲層を取り囲み、前記被包囲
層を前記第１導電型不純物層および前記半導体基板と分
離する工程と、 前記側部包囲層の表面を覆う絶縁分離領域を前記半導体
基板上に形成する工程とを含む半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205050A JPH0653428A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205050A JPH0653428A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653428A true JPH0653428A (ja) | 1994-02-25 |
Family
ID=16500623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205050A Pending JPH0653428A (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653428A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10199825A (ja) * | 1996-12-30 | 1998-07-31 | Hyundai Electron Ind Co Ltd | 半導体素子の三重ウェルの製造方法 |
| US5939757A (en) * | 1996-06-28 | 1999-08-17 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device having triple well structure |
-
1992
- 1992-07-31 JP JP4205050A patent/JPH0653428A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939757A (en) * | 1996-06-28 | 1999-08-17 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device having triple well structure |
| US6037203A (en) * | 1996-06-28 | 2000-03-14 | Hyundai Electronics Industries Co., Ltd | Method of fabricating a semiconductor device having triple well structure |
| JPH10199825A (ja) * | 1996-12-30 | 1998-07-31 | Hyundai Electron Ind Co Ltd | 半導体素子の三重ウェルの製造方法 |
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