JPS63300564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63300564A JPS63300564A JP13725287A JP13725287A JPS63300564A JP S63300564 A JPS63300564 A JP S63300564A JP 13725287 A JP13725287 A JP 13725287A JP 13725287 A JP13725287 A JP 13725287A JP S63300564 A JPS63300564 A JP S63300564A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 38
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
近年、半導体装置の高集積化につれ、該半導体装置を構
成する絶縁ゲート型電界効果トランジスタは、微細化に
より内部電界強度が増大し、これによるホットキ欅リア
効果と呼ばれる一連の現象が、当該装置の信頼性上問題
となっている。
成する絶縁ゲート型電界効果トランジスタは、微細化に
より内部電界強度が増大し、これによるホットキ欅リア
効果と呼ばれる一連の現象が、当該装置の信頼性上問題
となっている。
このような問題に対処する一方法として、ドレイン領域
近傍における電界強度を緩和することが考えられ、例え
ばＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造が提案されている。
近傍における電界強度を緩和することが考えられ、例え
ばＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造が提案されている。
第２図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。
体チップの断面図である。
第２図に示すように、Ｐ型シリコン基板１の主表面に素
子形成領域を区画して設けられたフィールド絶縁膜２と
、前記素子形成領域の表面に選択的に設けられたゲート
絶縁膜３と、ゲート絶縁膜３の上に選択的に設けられた
ゲート電極６と、ゲート電極６およびフィールド絶縁膜
２をマスクとして低濃度不純物をイオン注入して前記素
子形成領域に設けられたＮ−型拡散領域７と、ゲート電
極６の側壁に設けられたシリコン酸化膜８と、ゲート電
極６とシリコン酸化膜８とフィールド絶縁Ｍ２とをマス
クとして前記素子形成領域に高濃度不純物を導入し、且
つＮ−型拡散領域７と接続されて設けられたＮ＋型拡散
領域１０と、ゲート電極６を含む表面に堆積され且つＮ
＋型拡散領域１０の上にコンタクト用窓を有するリンを
含むシリコン酸化膜（以後ＰＳＧ膜と記す）１１と、前
記コンタクト用窓のＮ＋型拡散領域１０とコンタクトし
ＰＳＧ膜１膜上１上在する電極配線１２とを含んで半導
体装置が構成される。
子形成領域を区画して設けられたフィールド絶縁膜２と
、前記素子形成領域の表面に選択的に設けられたゲート
絶縁膜３と、ゲート絶縁膜３の上に選択的に設けられた
ゲート電極６と、ゲート電極６およびフィールド絶縁膜
２をマスクとして低濃度不純物をイオン注入して前記素
子形成領域に設けられたＮ−型拡散領域７と、ゲート電
極６の側壁に設けられたシリコン酸化膜８と、ゲート電
極６とシリコン酸化膜８とフィールド絶縁Ｍ２とをマス
クとして前記素子形成領域に高濃度不純物を導入し、且
つＮ−型拡散領域７と接続されて設けられたＮ＋型拡散
領域１０と、ゲート電極６を含む表面に堆積され且つＮ
＋型拡散領域１０の上にコンタクト用窓を有するリンを
含むシリコン酸化膜（以後ＰＳＧ膜と記す）１１と、前
記コンタクト用窓のＮ＋型拡散領域１０とコンタクトし
ＰＳＧ膜１膜上１上在する電極配線１２とを含んで半導
体装置が構成される。
上述した従来の半導体装置は、低濃度拡散領域が素子形
成領域表面の浅い領域にしか存在しないため、この低濃
度拡散領域よりも深い領域における高濃度拡散領域端で
は、電界緩和の効果がなく、ホットキャリア効果による
特性劣化を抑止できないという問題がある。
成領域表面の浅い領域にしか存在しないため、この低濃
度拡散領域よりも深い領域における高濃度拡散領域端で
は、電界緩和の効果がなく、ホットキャリア効果による
特性劣化を抑止できないという問題がある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の主表面に素子分離用のフィールド絶縁膜を選択的に設
けて素子形成領域を区画し該素子形成領域の表面にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜を含む表
面に多結晶シリコン層を堆積し選択的にエツチングして
ゲート電極を形成する工程と、前記ゲート電極および前
記フィールド絶縁膜をマスクとして低濃度の不純物をイ
オン注入し前記素子形成領域表面に逆導電型の第１の低
濃度拡散領域を形成する工程と、前記ゲート電極を含む
表面にシリコン酸化膜を堆積し異方性エツチング法によ
り前記ゲート電極の側壁にのみ前記シリコン酸化膜を残
して前記シリコン酸化膜およびゲート絶縁膜を除去する
工程と、前記ゲート電極と前記シリコン酸化膜と前記フ
ィールド絶縁膜をマスクとして低濃度に不純物を導入し
て前記素子形成領域表面に前記第１の低濃度拡散領域と
接続し且つ前記第１の低濃度拡散領域より深い逆導電型
の第２の低濃度拡散領域を形成する工程と、前記マスク
を再度用いて前記第２の低濃度拡散領域内に逆導電型の
高濃度拡散領域を形成する工程とを含んで構成される。
の主表面に素子分離用のフィールド絶縁膜を選択的に設
けて素子形成領域を区画し該素子形成領域の表面にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜を含む表
面に多結晶シリコン層を堆積し選択的にエツチングして
ゲート電極を形成する工程と、前記ゲート電極および前
記フィールド絶縁膜をマスクとして低濃度の不純物をイ
オン注入し前記素子形成領域表面に逆導電型の第１の低
濃度拡散領域を形成する工程と、前記ゲート電極を含む
表面にシリコン酸化膜を堆積し異方性エツチング法によ
り前記ゲート電極の側壁にのみ前記シリコン酸化膜を残
して前記シリコン酸化膜およびゲート絶縁膜を除去する
工程と、前記ゲート電極と前記シリコン酸化膜と前記フ
ィールド絶縁膜をマスクとして低濃度に不純物を導入し
て前記素子形成領域表面に前記第１の低濃度拡散領域と
接続し且つ前記第１の低濃度拡散領域より深い逆導電型
の第２の低濃度拡散領域を形成する工程と、前記マスク
を再度用いて前記第２の低濃度拡散領域内に逆導電型の
高濃度拡散領域を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の主表面に素子分離用のフィールド絶縁膜２を選択的に
設けて素子形成領域を区画し、該素子形成領域の表面に
熱酸化法によりゲート絶縁膜３を形成する０次に、ゲー
ト絶縁膜３を含む表面に多結晶シリコン層４を堆積し、
前記素子形成領域上の多結晶シリコン層４の上にゲート
電極形成用パターンを有するホトレジスト膜５を選択的
に設ける。
の主表面に素子分離用のフィールド絶縁膜２を選択的に
設けて素子形成領域を区画し、該素子形成領域の表面に
熱酸化法によりゲート絶縁膜３を形成する０次に、ゲー
ト絶縁膜３を含む表面に多結晶シリコン層４を堆積し、
前記素子形成領域上の多結晶シリコン層４の上にゲート
電極形成用パターンを有するホトレジスト膜５を選択的
に設ける。
次に、第１図（ｂ）に示すように、ホトレジスト膜５を
マスクとして多結晶シリコン層４を反応性イオンエツチ
ングで除去してゲート電極６を形成し、ホトレジスト膜
５を除去する０次に、ゲート電極６とフィールド絶縁膜
２をマスクとしてヒ面にＮ−型拡散領域７を形成する。
マスクとして多結晶シリコン層４を反応性イオンエツチ
ングで除去してゲート電極６を形成し、ホトレジスト膜
５を除去する０次に、ゲート電極６とフィールド絶縁膜
２をマスクとしてヒ面にＮ−型拡散領域７を形成する。
次に、第１図（Ｃ）に示すように、ゲート電極６を含む
表面に気相成長法により膜厚的０．３μｍのシリコン酸
化膜８を形成する。
表面に気相成長法により膜厚的０．３μｍのシリコン酸
化膜８を形成する。
次に、第１図（ｄ）に示すように、異方性エッチングに
よりゲート電極６の側壁にのみ残してシリコン酸化膜８
を除去する０次に、ゲート電極６とシリコン酸化膜８と
フィールド絶縁膜２とをマスクとしてリンを加速エネル
ギー７０ｋｅＶ、ド子形成領域表面にＮ−型拡散領域７
と接続し且つＮ−型拡散領域７より深いＮ−型拡散領域
９を形成する。
よりゲート電極６の側壁にのみ残してシリコン酸化膜８
を除去する０次に、ゲート電極６とシリコン酸化膜８と
フィールド絶縁膜２とをマスクとしてリンを加速エネル
ギー７０ｋｅＶ、ド子形成領域表面にＮ−型拡散領域７
と接続し且つＮ−型拡散領域７より深いＮ−型拡散領域
９を形成する。
次に、第１図（ｅ）に示すように同様にして、ゲート電
極６とシリコン酸化膜８とフィールド絶縁膜２とを再度
マスクとして用いヒ素を加速エネルギー５０ｋｅＶ、ド
ーズ量３Ｘ１０ ｃｍ でイオン注入し、Ｎ−型拡
散領域７の内側にＮ＋型拡散領域１０を形成する。
極６とシリコン酸化膜８とフィールド絶縁膜２とを再度
マスクとして用いヒ素を加速エネルギー５０ｋｅＶ、ド
ーズ量３Ｘ１０ ｃｍ でイオン注入し、Ｎ−型拡
散領域７の内側にＮ＋型拡散領域１０を形成する。
次に、第１図（ｆ）に示すように、ゲート電極６を含む
表面にＰＳＧ膜１１を堆積し眉間絶縁膜を形成する。
表面にＰＳＧ膜１１を堆積し眉間絶縁膜を形成する。
次に、第１図（ｇ）に示すように、Ｎ＋型拡散領域１０
の上のＰＳＧ膜１１にコンタクト用窓を選択的に設け、
該コンタクト窓を含む表面にアルミニウム層を堆積し、
選択的にエツチングして前記コンタクト用窓のＮ４″型
拡散領域１０とコンタクトしＰＳＧ膜１膜上１上在する
電極配線１２を形成する。
の上のＰＳＧ膜１１にコンタクト用窓を選択的に設け、
該コンタクト窓を含む表面にアルミニウム層を堆積し、
選択的にエツチングして前記コンタクト用窓のＮ４″型
拡散領域１０とコンタクトしＰＳＧ膜１膜上１上在する
電極配線１２を形成する。
以上説明したように本発明は、ゲート電極とフィールド
絶縁膜とをマスクとして自己整合的に素子形成領域表面
に第１の低濃度拡散領域を形成した後、ゲート電極の側
壁にのみ被覆する絶縁膜を形成し、この絶縁膜とゲート
電極とフィールド絶縁膜とをマスクとして自己整合的に
素子形成領域表面に第１の低濃度拡散領域と接続する第
２の低濃度拡散領域と、この第２の低濃度拡散領域内に
浅い高濃度拡散領域を形成することにより、拡散領域の
電界強度を緩和させ、ホットキャリア効果によるデバイ
ス特性の劣化を抑制できるという効果を有する。
絶縁膜とをマスクとして自己整合的に素子形成領域表面
に第１の低濃度拡散領域を形成した後、ゲート電極の側
壁にのみ被覆する絶縁膜を形成し、この絶縁膜とゲート
電極とフィールド絶縁膜とをマスクとして自己整合的に
素子形成領域表面に第１の低濃度拡散領域と接続する第
２の低濃度拡散領域と、この第２の低濃度拡散領域内に
浅い高濃度拡散領域を形成することにより、拡散領域の
電界強度を緩和させ、ホットキャリア効果によるデバイ
ス特性の劣化を抑制できるという効果を有する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 １−・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・多結晶シリコン層、
５・・・ホトレジスト膜、６・・・ゲート電極、７・・
・Ｎ′″型拡散領域、８・・・シリコン酸化膜、９・・
・Ｎ−型拡散領域、１０・・・Ｎ＋型拡散領域、１１・
・・ＰＳＧ膜、１２・・・電極配線。 ７１図
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 １−・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・多結晶シリコン層、
５・・・ホトレジスト膜、６・・・ゲート電極、７・・
・Ｎ′″型拡散領域、８・・・シリコン酸化膜、９・・
・Ｎ−型拡散領域、１０・・・Ｎ＋型拡散領域、１１・
・・ＰＳＧ膜、１２・・・電極配線。 ７１図
Claims (1)
- 一導電型半導体基板の主表面に素子分離用のフィールド
絶縁膜を選択的に設けて素子形成領域を区画し該素子形
成領域の表面にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜を含む表面に多結晶シリコン層を堆積し選択
的にエッチングしてゲート電極を形成する工程と、前記
ゲート電極および前記フィールド絶縁膜をマスクとして
低濃度の不純物をイオン注入し前記素子形成領域表面に
逆導電型の第１の低濃度拡散領域を形成する工程と、前
記ゲート電極を含む表面にシリコン酸化膜を堆積し異方
性エッチング法により前記ゲート電極の側面にのみ前記
シリコン酸化膜を残して前記シリコン酸化膜およびゲー
ト絶縁膜を除去する工程と、前記ゲート電極と前記シリ
コン酸化膜と前記フィールド絶縁膜をマスクとして低濃
度に不純物を導入して前記素子形成領域表面に前記第１
の低濃度拡散領域と接続し且つ前記第１の低濃度拡散領
域より深い逆導電型の第２の低濃度拡散領域を形成する
工程と、前記マスクを再度用いて前記第２の低濃度拡散
領域内に逆導電型の高濃度拡散領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13725287A JP2659190B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13725287A JP2659190B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300564A true JPS63300564A (ja) | 1988-12-07 |
| JP2659190B2 JP2659190B2 (ja) | 1997-09-30 |
Family
ID=15194316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13725287A Expired - Lifetime JP2659190B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659190B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222433A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electron Corp | Ｍｏｓトランジスタの製造方法 |
| JPH0536719A (ja) * | 1990-11-05 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1987
- 1987-05-29 JP JP13725287A patent/JP2659190B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222433A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electron Corp | Ｍｏｓトランジスタの製造方法 |
| JPH0536719A (ja) * | 1990-11-05 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659190B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |