JPH0653471A - 原稿読み取り装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、スイッチング用ＩＣの個数を低減
し、価格の低廉化をはかることを目的とする。 【構成】 本発明では、密着型イメ―ジセンサ等の原稿
読み取り装置の各ビットにスイッチング用の薄膜トラン
ジスタを接続すると共に、全ビットを複数のブロックに
分割してマトリクス配線を施しブロック毎に薄膜トラン
ジスタをオン（ＯＮ）にして信号電荷を一担配線ライン
の容量に転送した後、各ビットのスイッチングを行なう
ようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、原稿読み取り装置の駆
動方法に関する。

【０００２】

【従来技術】最近、ファクシミリ等の画像入力部で用い
られる光電変換装置としては、縮小光学系を必要としな
いため小型化が可能であることから、原稿幅と同一寸法
のセンサ部を有するイメ―ジセンサを用いた、密着型の
画像入力装置の開発が活発となってきている。

【０００３】しかしながら、この密着型イメ―ジセンサ
には、アンプを内蔵したセンサ駆動用のスイッチングＩ
Ｃが使われており、例えば、日本工業規格Ａ列４番すな
わちＡ４に対応する寸法幅（２１０mm）をもつイメ―ジ
センサの場合、８ドット／mmで光電変換素子が配列され
ているとすると総数1792個の光電変換素子が搭載されて
いることになり、１個で１２８ビットの駆動を可能とす
る駆動用ＩＣを用いた場合でも１４個の駆動用ＩＣが必
要となる。駆動用ＩＣの単価が高いため、密着型イメ―
ジセンサデバイスとしての価格が高くなり、駆動用ＩＣ
の必要個数が、価格の低廉化をはばむ大きな障害となっ
ていた。

【０００４】

【発明が解決しようとする課題】このように従来の駆動
方法では、単価の高い多数の駆動用ＩＣが必要となり、
これによって駆動用ＩＣの単価が高いため、密着型イメ
―ジセンサデバイスとしての価格が高くなり、駆動用Ｉ
Ｃの必要個数が、価格の低廉化をはばむ大きな障害とな
っていた。

【０００５】本発明は、前記実情に鑑みてなされたもの
で、スイッチング用ＩＣの個数を低減し、価格の低廉化
をはかることを目的とする。

【０００６】

【課題を解決するための手段】そこで、本発明では、密
着型イメ―ジセンサ等の原稿読み取り装置の各ビットに
スイッチング用の薄膜トランジスタを接続すると共に、
全ビットを複数のブロックに分割してマトリクス配線を
施しブロック毎に薄膜トランジスタをオン（ＯＮ）にし
て信号電荷を一担配線ラインの容量に転送した後、各ビ
ットのスイッチングを行なうようにしている。

【０００７】すなわち、多数個の光電変換素子と、これ
に夫々直列接続された薄膜トランジスタと、各ビットを
所定数のブロックに分割し、同一ブロック中の薄膜トラ
ンジスタのゲートを共通に接続するゲート共通配線と、
各ブロック毎に対応する薄膜トランジスタを接続してな
る信号配線群とを有する原稿読取装置の駆動に際し、各
ブロック毎に各薄膜トランジスタを同時にオンし、前記
ブロック毎に各光電変換素子に蓄積された信号電荷を同
時に薄膜トランジスタと前記信号配線群の有する配線容
量に転送した後、各配線容量に蓄積された電荷を読み出
すようにしたことを特徴とする。

【０００８】

【作用】すなわち、ブロック毎に薄膜トランジスタをＯ
Ｎにし、信号電荷を一担、配線ラインの容量に転送した
後、各ビットのスイッチングを行なうことにより、信号
読み出しを行なうようにしているため、数ブロック毎に
１つのスイッチング用ＩＣを用いれば良く、従来の１／
３〜１／１０に低減させることができる。

【０００９】ところで、このマトリクス駆動型センサ
は、マトリクス配線部分での線間容量が大きいため、出
力信号のばらつきが大きくなるという問題が生じること
がある。 そこで、信号ライン間の容量カップリングに
よる出力信号の不均一性をなくすべく、各信号ライン間
にア―スシ―ルドを施すようにすると良く、また、この
ア―スシ―ルドは、信号ラインとア―スシ―ルドとの間
で形成される容量が信号ライン間で形成される容量より
も大きくなるようにすると良い。

【００１０】このようにすることにより、各ビットの配
線容量のうち、ア―スラインに対する固定容量の占める
割合が大きくなり、信号ライン間の容量カップリングの
影響が小さくなるため、出力の均一化をはかることがで
きる。

【００１１】

【実施例】以下、本発明の実施例について、図面を参照
しつつ詳細に説明する。

【００１２】この密着型イメ―ジセンサは、第１図に等
価回路、第２図に断面構造図を示す如く、ガラス基板１
上に並列されたＮ個のサンドイッチ型の光電変換素子を
１ブロックとし、このブロックをｎ個有してなる光電変
換素子部ＰＤ1,1 〜ＰＤN,nと、各光電変換素子に夫々
接続されたスタガ構造の薄膜トランジスタＴ1,1 〜ＴN,
n と、ア―スラインを含むマトリクス配線部Ｌと、マト
リクス配線部の各ブロック毎に信号ラインに接続されて
スイッチング用ＩＣチップ（ＳＷ1 〜ＳＷn ）とから構
成されている。

【００１３】光電変換素子部は、該ガラス基板１上に分
割下部電極２としてのクロム電極と光導電体層３として
の水素化アモルファスシリコン層と、上部電極４として
の酸化インジウム錫層とが順次積層せしめられてなるサ
ンドイッチ型センサから構成されている。

【００１４】また、薄膜トランジスタは、該ガラス基板
１上にゲ―ト電極５としてのクロム電極、ゲ―ト絶縁膜
６としての窒化シリコン膜、半導体活性層７としての水
素化アモルファスシリコン層（ａ−Ｓｉ：Ｈ）、オ―ミ
ックコンタクト層８としてのｎ+ 水素化アモルファスシ
リコン層（ｎ+ ａ−Ｓｉ：Ｈ）と、ソ―ス・ドレイン電
極９，１０としてのアルミニウム電極とが順次積層せし
められたスタガ構造のトランジスタである。

【００１５】更に、マトリクス配線部Ｌは、第１の配線
層１１としてのクロム層と第２の配線層１２としてのア
ルミニウム層とが窒化シリコン膜からなる第１の絶縁膜
１３とポリイミド膜からなる第２の絶縁膜１４とを介し
てマトリクス状に配設されたものである。そして、第３
図に、マトリクス配線部の要部図を示す如く第１の配線
層１１としての各配線ライン間には、クロム層からなる
第１のア―スライン１５が該配線ラインのライン幅ＷL
よりも大きな幅Ｗe を有するように形成されている。ま
た、第２の配線層においても同様に、各配線ライン間に
アルミニウム層からなる第２のア―スライン１６が、該
配線ラインのライン幅Ｗ■よりも大きな幅Ｗe をなすよ
うに配設されており、各ア―スラインは共通接続され
て、接地されている。（第３図のＡ−Ａ断面が第２図の
Ｌに相当するものである。）そして、全体回路としては
第１図に等価回路を示す如く、光電変換部（センサ部）
としてｎＮ個のフォトダイオ―ド（ＰＤ1,1 〜ＰＤN,n
）と、これらのフォトダイオ―ドに夫々接続された駆
動用の薄膜トランジスタ（Ｔ1,1 〜ＴN,n ）と、ブロッ
ク内の各ビットの信号ラインに接続されたアンプ（Ａ1
〜Ａn ）と、スイッチングを行なうためのスイッチング
用ＩＣ（ＳＷ1 〜ＳＷn ）およびリセットスイッチ（Ｒ
Ｓ1 〜ＲＳn ）とから構成されている。

【００１６】ここで、フォトダイオ―ドに並列接続され
た容量すなわちセンサ容量に蓄えられた信号電荷は、第
４図に示すタイミングチャ―トのゲ―トパルス（φG1…
φGn）により該当するブロックの薄膜トランジスタ（Ｔ
m,1 〜Ｔm,n ）がＯＮとなり、配線容量Ｃ1 〜Ｃn に一
担蓄えられる。例えば、ゲ―トパルスφG1により薄膜ト
ランジスタＴ1,1 〜ＴN,n がＯＮとなり、配線容量Ｃ1
〜Ｃn に信号電荷が蓄えられることになる。

【００１７】続いて、スイッチングパルス（φS,1 …φ
S,n ）により各ビットのスイッチング（ＳＷ1 …ＳＷn
）を行なうことによって、途中のアンプ（Ａ1 〜Ａn
）で増幅された信号が逐次出力される。（Tout） そして、信号出力後、リセットパルス（φR1〜φRn）に
より、リセットスイッチ（ＲＳ1 〜ＲＳn ）が働き、各
信号ラインはア―ス電位にリセットされる。

【００１８】このように、本発明実施例の密着型イメ―
ジセンサによれば、従来、Ｎｎ個必要であったスイッチ
ング素子がｎ個あればよく、従って、コストが大幅に低
減される。

【００１９】また、このようにして信号読み出しを行な
った場合の出力信号は、第５図Ａに示す如く、均一とな
っている。比較のために、同一の構成で、ア―スライン
を設けない従来例の密着型イメ―ジセンサの出力信号を
第５図Ｂに示す。これらの比較からも、本発明により、
出力信号のばらつきが大幅に改善されていることがわか
る。

【００２０】なお、実施例では、一方の端部にセンサ部
を配し、薄膜トランジスタおよびマトリクス配線部をセ
ンサ部に対して一方の側に配設するようにしたが、セン
サ部を中央に配置し、薄膜トランジスタおよびマトリク
ス配線部を１ブロック毎に交互となるように両側に配置
し、あるブロックの信号を読み出している時に次に出力
するブロックのゲ―トをＯＮにし、信号ラインの信号を
取り出すことにより、出力信号を連続して得られるよう
にすることも可能である。

【００２１】また、マトリクス配線部の構造について
も、実施例の如く、ア―スラインのライン幅を大きくす
る他、第６図に示すようにア―スラインはマトリクスで
のコンタクトをとらず、各ア―スラインは格子状に形成
し、例えば第２のア―スライン１６は、下端の水平ライ
ンで接続し、ア―ス接地するようにしてもよい。この構
成では、ア―スラインと信号ライン間の容量の総和が信
号ライン間の容量の総和の約２倍となっている。

【００２２】更に、ア―スシ―ルドを施す方法としては
実施例に示したような平面的な方法の他、層間絶縁膜を
介して交差する第１および第２の配線層の配線ライン間
に絶縁膜を介してア―スシ―トを設けたり、第１の配線
層の各配線ラインの下あるいは、第２の配線層の各配線
ラインの上に絶縁膜を介してア―スシ―トを設ける等、
立体的な方法をとるようにしてもよい。

【００２３】

【発明の効果】以上説明してきたように、本発明によれ
ば、原稿読み取り装置の各ビットにスイッチング用の薄
膜トランジスタを接続すると共に、全ビットを複数のブ
ロックに分割してマトリクス配線を施し、ブロック駆動
を行なうようにし、ブロック毎に薄膜トランジスタをＯ
Ｎにし、信号電荷を一担、配線ラインの容量に転送した
後、各ビットの読み出しを行なうようにしているため、
ブロック毎に１つのスイッチング用ＩＣ（１ブロックの
ビット線の数に相当する分のスイッチング素子を含む）
を用いればよく、スイッチング用ＩＣの数を大幅に低減
させることができるため、コストの低廉化をはかること
がでる。

【図面の簡単な説明】

【図１】本発明実施例の密着化イメ―ジセンサの等価回
路を示す図

【図２】同密着型イメ―ジセンサの断面構造図

【図３】同密着型イメ―ジセンサのマトリクス配線部の
要部平面図

【図４】同密着型イメ―ジセンサのタイミングチャ―ト

【図５】本発明実施例の密着型イメ―ジセンサ（Ａ）と
従来例の密着型イメ―ジセンサ（Ｂ）との出力信号の比
較図

【図６】本発明の変形例を示す図

【符号の説明】

１…ガラス基板、２…下部電極、３…光導電体層、４…
上部電極、５…ゲ―ト電極、６…ゲ―ト絶縁膜、７…半
導体活性層、８…オ―ミックコンタクト層、９…ソ―ス
電極、１０…ドレイン電極、１１…第１の配線層、１２
…第２の配線層、１３…第１の絶縁膜、１４…第２の絶
縁膜、１５…第１のア―スライン、１６…第２のア―ス
ライン

Claims (1)

【特許請求の範囲】
1. 【請求項１】 多数個の光電変換素子と、これに夫々直
   列接続された薄膜トランジスタと、各ビットを所定数の
   ブロックに分割し、同一ブロック中の薄膜トランジスタ
   のゲートを共通に接続するゲート共通配線と、 各ブロック毎に対応する薄膜トランジスタを接続してな
   る信号配線群とを有する原稿読取装置の駆動に際し各ブ
   ロック毎に各薄膜トランジスタを同時にオンし、前記ブ
   ロック毎に各光電変換素子に蓄積された信号電荷を同時
   に薄膜トランジスタと前記信号配線群の有する配線容量
   に転送した後、 各配線容量に蓄積された電荷を読み出すようにしたこと
   を特徴とする原稿読み取り装置の駆動方法。