JPH0653483A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0653483A JPH0653483A JP4205595A JP20559592A JPH0653483A JP H0653483 A JPH0653483 A JP H0653483A JP 4205595 A JP4205595 A JP 4205595A JP 20559592 A JP20559592 A JP 20559592A JP H0653483 A JPH0653483 A JP H0653483A
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Abstract
(57)【要約】
【目的】 埋込みコンタクト部を低抵抗をもって構成す
ることが出来るようにする。 【構成】 半導体基板１上に絶縁層３を介して形成され
た多結晶半導体層４，６と半導体基板１の所定領域の接
続部を有する半導体装置の製造方法に於て、多結晶半導
体層４，６のパターニング時に生ずる半導体基板１の凹
部１０内を選択的半導体成膜法による半導体層２１によ
って埋め込む。
ることが出来るようにする。 【構成】 半導体基板１上に絶縁層３を介して形成され
た多結晶半導体層４，６と半導体基板１の所定領域の接
続部を有する半導体装置の製造方法に於て、多結晶半導
体層４，６のパターニング時に生ずる半導体基板１の凹
部１０内を選択的半導体成膜法による半導体層２１によ
って埋め込む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に回路
素子として絶縁ゲート型電界効果トランジスタ（ＭＯＳ
−ＦＥＴ）を有する半導体集積回路の製造に用いて好適
な半導体装置の製造方法に係る。
素子として絶縁ゲート型電界効果トランジスタ（ＭＯＳ
−ＦＥＴ）を有する半導体集積回路の製造に用いて好適
な半導体装置の製造方法に係る。
【０００２】
【従来の技術】半導体装置、特に例えば複数のＭＯＳ−
ＦＥＴが回路素子として共通の半導体基板上に形成され
た半導体集積回路に於て、例えば、ＭＯＳ−ＦＥＴのゲ
ート電極を例えば他のＭＯＳ−ＦＥＴのソース或いはド
レイン領域等の半導体基板の所定領域に電気的にコンタ
クトする態様のいわゆる埋込みコンタクトを行う半導体
装置を作製する場合、そのゲート電極を構成する例えば
多結晶半導体に対するパターン化に際して、これと例え
ば同材料の半導体基板にもエッチングが進行して、これ
に凹部が生じ、これが特性上大きな問題を来す。
ＦＥＴが回路素子として共通の半導体基板上に形成され
た半導体集積回路に於て、例えば、ＭＯＳ−ＦＥＴのゲ
ート電極を例えば他のＭＯＳ−ＦＥＴのソース或いはド
レイン領域等の半導体基板の所定領域に電気的にコンタ
クトする態様のいわゆる埋込みコンタクトを行う半導体
装置を作製する場合、そのゲート電極を構成する例えば
多結晶半導体に対するパターン化に際して、これと例え
ば同材料の半導体基板にもエッチングが進行して、これ
に凹部が生じ、これが特性上大きな問題を来す。
【０００３】このことについては、その理解を容易にす
るために、従来のこの種半導体装置の製法を図３〜図５
を参照して説明する。
るために、従来のこの種半導体装置の製法を図３〜図５
を参照して説明する。
【０００４】１は例えば、シリコン半導体よりなる半導
体基板を示し、その表面の回路素子を形成する部分以外
の素子相互間のいわゆるフィールド部に基板１を例えば
熱酸化して形成した例えば厚い分離絶縁層２が形成され
る。
体基板を示し、その表面の回路素子を形成する部分以外
の素子相互間のいわゆるフィールド部に基板１を例えば
熱酸化して形成した例えば厚い分離絶縁層２が形成され
る。
【０００５】又、この分離絶縁層２によって囲まれた素
子形成部には、薄い所要の厚さを有するゲート絶縁層３
が例えば同様に表面熱酸化によって形成される。
子形成部には、薄い所要の厚さを有するゲート絶縁層３
が例えば同様に表面熱酸化によって形成される。
【０００６】この半導体基板１上に全面的に最終的にゲ
ート電極の一部或いは配線パターンの一部を構成する第
１の多結晶半導体層４例えばポリシリコン層をＣＶＤ
（化学的気相成長）法によって形成する。
ート電極の一部或いは配線パターンの一部を構成する第
１の多結晶半導体層４例えばポリシリコン層をＣＶＤ
（化学的気相成長）法によって形成する。
【０００７】そして、この第１の多結晶半導体層４とこ
れの下のゲート絶縁層３に対して、所要のパターニング
を行う。
れの下のゲート絶縁層３に対して、所要のパターニング
を行う。
【０００８】この所要のパターニングとは、例えば最終
的に形成する１のＭＯＳ−ＦＥＴに於けるゲート電極な
いしはその配線が接続されるべき他のＭＯＳ−ＦＥＴの
コンタクト部即ちソース領域等の所定領域上に開口を形
成する。
的に形成する１のＭＯＳ−ＦＥＴに於けるゲート電極な
いしはその配線が接続されるべき他のＭＯＳ−ＦＥＴの
コンタクト部即ちソース領域等の所定領域上に開口を形
成する。
【０００９】これがため、先ず、第１の多結晶半導体層
４上に全面的にフォトレジスト層５を塗布し、これに露
光・現像処理によって第１の多結晶半導体層４及びゲー
ト絶縁層３に対して形成すべき開口の形成部上に開口５
Ｗを形成する。
４上に全面的にフォトレジスト層５を塗布し、これに露
光・現像処理によって第１の多結晶半導体層４及びゲー
ト絶縁層３に対して形成すべき開口の形成部上に開口５
Ｗを形成する。
【００１０】そして、このフォトレジスト層５をエッチ
ングマスクとして、その開口５Ｗを通じて、図３Ｂに示
すように、第１の多結晶半導体層４及びゲート絶縁層３
の選択的エッチングを行って、開口３０を形成し、フォ
トレジスト層５を除去する。
ングマスクとして、その開口５Ｗを通じて、図３Ｂに示
すように、第１の多結晶半導体層４及びゲート絶縁層３
の選択的エッチングを行って、開口３０を形成し、フォ
トレジスト層５を除去する。
【００１１】その後、図４Ａに示すように、更に全面的
に第２の多結晶半導体層６例えば、ポリシリコン層をＣ
ＶＤ法によって形成する。その後、この第２の多結晶半
導体６とこれの下の第１の多結晶半導体層４に対して、
これら第１及び第２の多結晶半導体層４及び６によって
形成するゲート電極及び配線パターン（以下電極パター
ンという）に対応するパターンに、フォトレジスト層７
を露光現像してパターン化する。
に第２の多結晶半導体層６例えば、ポリシリコン層をＣ
ＶＤ法によって形成する。その後、この第２の多結晶半
導体６とこれの下の第１の多結晶半導体層４に対して、
これら第１及び第２の多結晶半導体層４及び６によって
形成するゲート電極及び配線パターン（以下電極パター
ンという）に対応するパターンに、フォトレジスト層７
を露光現像してパターン化する。
【００１２】フォトレジスト層７をエッチングレジスト
として、これによって覆われていない部分の第２の多結
晶半導体層６とこれの下の第１の多結晶半導体層４とを
エッチングによって除去して、図４Ｂに示すように、例
えば最終的に得る１のＭＯＳ−ＦＥＴの第１の電極パタ
ーン８と、例えば他のＭＯＳ−ＦＥＴのゲート電極を構
成する第２の電極パターン９を形成する。
として、これによって覆われていない部分の第２の多結
晶半導体層６とこれの下の第１の多結晶半導体層４とを
エッチングによって除去して、図４Ｂに示すように、例
えば最終的に得る１のＭＯＳ−ＦＥＴの第１の電極パタ
ーン８と、例えば他のＭＯＳ−ＦＥＴのゲート電極を構
成する第２の電極パターン９を形成する。
【００１３】ところが、この電極パターン８及び９の形
成にあたって、第１及び第２の多結晶半導体層４及び６
と半導体基板１とが同一材料であることから、ゲート絶
縁膜３によって覆われていない部分に於ける半導体基板
１の表面もエッチングがなされて此処に凹部１０が発生
する。
成にあたって、第１及び第２の多結晶半導体層４及び６
と半導体基板１とが同一材料であることから、ゲート絶
縁膜３によって覆われていない部分に於ける半導体基板
１の表面もエッチングがなされて此処に凹部１０が発生
する。
【００１４】この凹部１０は、第１の多結晶半導体層４
の厚さが例えば、５０ｎｍに形成され、第２の多結晶半
導体層６が１５０ｎｍの厚さに形成される場合、この電
極パターンを形成するためのエッチングは、そのパター
ンが確実に生じるように多少オーバーエッチングするこ
ともあって、２００ｎｍにも及ぶ。
の厚さが例えば、５０ｎｍに形成され、第２の多結晶半
導体層６が１５０ｎｍの厚さに形成される場合、この電
極パターンを形成するためのエッチングは、そのパター
ンが確実に生じるように多少オーバーエッチングするこ
ともあって、２００ｎｍにも及ぶ。
【００１５】次に、このゲート電極即ち、第１及び第２
の電極パターン８及び９と、分離絶縁層２とをマスクと
して、各ＭＯＳ−ＦＥＴのソース及びドレインを形成す
るための不純物導入を例えばイオン注入によって行うも
のであるが、今、最終的に得るＭＯＳ−ＦＥＴがそのド
レインのゲート側領域に於て、低濃度化された、いわゆ
るＬＤＤ型のＭＯＳ−ＦＥＴを形成する場合に於いて
は、先ず比較的低濃度をもってイオン注入を行って、図
５Ａに示すように、低濃度のソースないしは、ドレイン
領域１１を形成する。
の電極パターン８及び９と、分離絶縁層２とをマスクと
して、各ＭＯＳ−ＦＥＴのソース及びドレインを形成す
るための不純物導入を例えばイオン注入によって行うも
のであるが、今、最終的に得るＭＯＳ−ＦＥＴがそのド
レインのゲート側領域に於て、低濃度化された、いわゆ
るＬＤＤ型のＭＯＳ−ＦＥＴを形成する場合に於いて
は、先ず比較的低濃度をもってイオン注入を行って、図
５Ａに示すように、低濃度のソースないしは、ドレイン
領域１１を形成する。
【００１６】次に図５Ｂに示すように、各ＭＯＳ−ＦＥ
Ｔのゲート電極即ち、第１及び第２の電極パターン８及
び９のソース及びドレイン領域１１と対向する側の両端
面１２（図に於いては一方の第２の電極パターン９につ
いてのみ、その端面１２が表われている。）にＳｉＯ2
絶縁層によるサイドウォール１３が形成される。
Ｔのゲート電極即ち、第１及び第２の電極パターン８及
び９のソース及びドレイン領域１１と対向する側の両端
面１２（図に於いては一方の第２の電極パターン９につ
いてのみ、その端面１２が表われている。）にＳｉＯ2
絶縁層によるサイドウォール１３が形成される。
【００１７】このサイドウォール１３の形成は、例えば
先ず、ＳｉＯ2 等の絶縁層を全面的に例えばＣＶＤ法に
よって形成し、異方性エッチングによって、その表面か
ら絶縁層の厚さに相当する厚さのエッチングを基板１の
面方向と直交する方向に行うことによって、端面１２に
沿って実質的に肉厚とされている部分のみが残されるこ
とによって行う。
先ず、ＳｉＯ2 等の絶縁層を全面的に例えばＣＶＤ法に
よって形成し、異方性エッチングによって、その表面か
ら絶縁層の厚さに相当する厚さのエッチングを基板１の
面方向と直交する方向に行うことによって、端面１２に
沿って実質的に肉厚とされている部分のみが残されるこ
とによって行う。
【００１８】この時、凹部１０内に於ても、その凹部１
０の内側壁面に於て、実質的に厚さが大となることか
ら、サイドウォール１３の形成と同時にこれと同一絶縁
層の埋込み絶縁層１４が形成される。
０の内側壁面に於て、実質的に厚さが大となることか
ら、サイドウォール１３の形成と同時にこれと同一絶縁
層の埋込み絶縁層１４が形成される。
【００１９】次に、実質的に厚さが大とされたゲート電
極すなわち、第１及び第２の電極パターン８及び９と厚
い分離絶縁層２をマスクとして、不純物のイオン注入を
高濃度に行って高濃度のソース及びドレイン領域１５を
形成する。
極すなわち、第１及び第２の電極パターン８及び９と厚
い分離絶縁層２をマスクとして、不純物のイオン注入を
高濃度に行って高濃度のソース及びドレイン領域１５を
形成する。
【００２０】このようにして分離絶縁層２によって囲ま
れた部分にそれぞれゲート絶縁層上にゲート電極を構成
する第１及び第２の電極パターン８及び９が形成され、
その両側にそれぞれ低濃度領域１１と高濃度領域１５か
ら成るソースないしドレイン領域１６が形成された、そ
れぞれＬＤＤのＭＯＳ−ＦＥＴが形成される。
れた部分にそれぞれゲート絶縁層上にゲート電極を構成
する第１及び第２の電極パターン８及び９が形成され、
その両側にそれぞれ低濃度領域１１と高濃度領域１５か
ら成るソースないしドレイン領域１６が形成された、そ
れぞれＬＤＤのＭＯＳ−ＦＥＴが形成される。
【００２１】そしてその１のＭＯＳ−ＦＥＴのゲート電
極すなわち、第１の電極パターン８が、他のＭＯＳ−Ｆ
ＥＴの例えばソース領域を構成する領域１１及び１５上
に延在した即ち、いわゆる埋込みコンタクト部を有する
目的とする半導体装置が構成される。
極すなわち、第１の電極パターン８が、他のＭＯＳ−Ｆ
ＥＴの例えばソース領域を構成する領域１１及び１５上
に延在した即ち、いわゆる埋込みコンタクト部を有する
目的とする半導体装置が構成される。
【００２２】ところが、このような構成による場合、埋
込みコンタクト部の領域１１，１５に生じた凹部１０内
には電気的に絶縁性の埋込み絶縁層１４が存在すること
によってこの埋込みコンタクト部に於ける抵抗の増大化
が問題となる。
込みコンタクト部の領域１１，１５に生じた凹部１０内
には電気的に絶縁性の埋込み絶縁層１４が存在すること
によってこの埋込みコンタクト部に於ける抵抗の増大化
が問題となる。
【００２３】また、上述したＳｉＯ2 絶縁層によるサイ
ドウォール１３がゲート電極端面に存在する場合、ドレ
イン領域側に高電界が与えられることによるドレイン領
域部でイオン化が生じホットキャリアがサイドウォール
１３に入り込み、これによる電荷が絶縁性のサイドウォ
ール１３に蓄積されて不安定なチャージアップが生じる
ことからゲートドレイン間の耐圧の問題、更に閾値電圧
Ｖthの変動等を招来する。
ドウォール１３がゲート電極端面に存在する場合、ドレ
イン領域側に高電界が与えられることによるドレイン領
域部でイオン化が生じホットキャリアがサイドウォール
１３に入り込み、これによる電荷が絶縁性のサイドウォ
ール１３に蓄積されて不安定なチャージアップが生じる
ことからゲートドレイン間の耐圧の問題、更に閾値電圧
Ｖthの変動等を招来する。
【００２４】
【発明が解決しようとする課題】本発明は、上述したよ
うな埋込みコンタクト部を有する半導体装置に於て、そ
の埋込みコンタクト部に於ける抵抗の低減化をはかる。
うな埋込みコンタクト部を有する半導体装置に於て、そ
の埋込みコンタクト部に於ける抵抗の低減化をはかる。
【００２５】又、本発明に於ては、上述した絶縁層によ
るサイドウォール１３の存在によるホットキャリアに因
る耐圧の問題Ｖthの経時変化等の問題を解決するもので
ある。
るサイドウォール１３の存在によるホットキャリアに因
る耐圧の問題Ｖthの経時変化等の問題を解決するもので
ある。
【００２６】
【課題を解決するための手段】第１の本発明製法に於て
は、半導体基板上に絶縁層を介して形成された多結晶半
導体層と半導体基板の所定領域との接続部即ち、埋込み
コンタクト部を有する半導体装置の製法に於て、その多
結晶半導体層のパターニング時に生じる半導体基板の凹
部内を選択的半導体成膜法によって半導体をもって埋め
込む。
は、半導体基板上に絶縁層を介して形成された多結晶半
導体層と半導体基板の所定領域との接続部即ち、埋込み
コンタクト部を有する半導体装置の製法に於て、その多
結晶半導体層のパターニング時に生じる半導体基板の凹
部内を選択的半導体成膜法によって半導体をもって埋め
込む。
【００２７】第２の本発明製法に於ては、上述した第１
の本発明製法に於て、多結晶半導体層上に絶縁膜を形成
して後、選択的半導体成膜法によって多結晶半導体層を
除いて凹部内に半導体を埋め込む。
の本発明製法に於て、多結晶半導体層上に絶縁膜を形成
して後、選択的半導体成膜法によって多結晶半導体層を
除いて凹部内に半導体を埋め込む。
【００２８】第３の本発明製法に於ては、第１の本発明
製法に於て、選択的半導体成膜による凹部の埋め込みと
同時にゲート電極を覆って半導体層を形成する。
製法に於て、選択的半導体成膜による凹部の埋め込みと
同時にゲート電極を覆って半導体層を形成する。
【００２９】第４の本発明製法に於ては、第１の本発明
製法に於て、選択的半導体成膜による凹部の埋め込みと
同時に、ゲート電極の端面に半導体装着形成する。
製法に於て、選択的半導体成膜による凹部の埋め込みと
同時に、ゲート電極の端面に半導体装着形成する。
【００３０】
【作用】本発明製法によれば、凹部内に選択的半導体成
膜法によって、半導体層の埋め込みを行うので、この半
導体層を不純物がドープされた低比抵抗化された半導体
層とすることによって、埋め込みのコンタクト部に於け
る抵抗の増大を回避できる。
膜法によって、半導体層の埋め込みを行うので、この半
導体層を不純物がドープされた低比抵抗化された半導体
層とすることによって、埋め込みのコンタクト部に於け
る抵抗の増大を回避できる。
【００３１】又ゲート電極の端面ないしは電極を覆って
所要の導電性を有する半導体層を被着形成したことによ
って、サイドウォールを絶縁材で形成した場合に於け
る、ホットキャリアによる諸問題の解決をはかることが
できる。
所要の導電性を有する半導体層を被着形成したことによ
って、サイドウォールを絶縁材で形成した場合に於け
る、ホットキャリアによる諸問題の解決をはかることが
できる。
【００３２】
【実施例】図面を参照して本発明の実施例を詳細に説明
する。
する。
【００３３】本発明は、図１Ｂにその拡大略線的断面図
を示すように、半導体基板１上に絶縁層３を介して形成
された多結晶半導体４，６、この場合に於ては、第１の
電極パターン８と、半導体基板１の所定の領域１６例え
ばソース領域との接続即ち埋込みコンタクトを有する半
導体装置の製法に於て、その多結晶半導体層のパターニ
ング時に生ずる半導体基板１の凹部１０内に選択的半導
体成膜法による半導体２１によって、その埋め込みを行
う。
を示すように、半導体基板１上に絶縁層３を介して形成
された多結晶半導体４，６、この場合に於ては、第１の
電極パターン８と、半導体基板１の所定の領域１６例え
ばソース領域との接続即ち埋込みコンタクトを有する半
導体装置の製法に於て、その多結晶半導体層のパターニ
ング時に生ずる半導体基板１の凹部１０内に選択的半導
体成膜法による半導体２１によって、その埋め込みを行
う。
【００３４】図１を参照してこの場合の本発明の一例を
説明する。
説明する。
【００３５】先ず図１Ａに示すように、図３Ａ及びＢ
と、図４Ａ及びＢで説明したと同様の工程をとって、図
５Ａに対応するそれぞれ不純物ドープがなされた低比抵
抗の多結晶シリコン層４及び６よりなる第１及び第２の
電極パターン８及び９を形成する。この時、前述したと
同様に凹部１０が生じている。
と、図４Ａ及びＢで説明したと同様の工程をとって、図
５Ａに対応するそれぞれ不純物ドープがなされた低比抵
抗の多結晶シリコン層４及び６よりなる第１及び第２の
電極パターン８及び９を形成する。この時、前述したと
同様に凹部１０が生じている。
【００３６】即ち、この例に於ても、図３Ａに示すよう
に、半導体基板１、例えばシリコン半導体基板１の表面
の、回路素子を形成する部分以外の素子相互間のいわゆ
るフィールド部に基板１を例えば熱酸化して形成した例
えば厚い分離絶縁層２が形成される。
に、半導体基板１、例えばシリコン半導体基板１の表面
の、回路素子を形成する部分以外の素子相互間のいわゆ
るフィールド部に基板１を例えば熱酸化して形成した例
えば厚い分離絶縁層２が形成される。
【００３７】又、この分離絶縁層２によって囲まれた素
子形成部には、薄い所要の厚さを有するゲート絶縁層３
が例えば同様に表面熱酸化によって形成される。
子形成部には、薄い所要の厚さを有するゲート絶縁層３
が例えば同様に表面熱酸化によって形成される。
【００３８】この半導体基板１上に全面的に最終的にゲ
ート電極の一部或いは配線パターンの一部を構成する第
１の多結晶半導体層４例えばポリシリコン層をＣＶＤ
（化学的気相成長）法によって形成する。
ート電極の一部或いは配線パターンの一部を構成する第
１の多結晶半導体層４例えばポリシリコン層をＣＶＤ
（化学的気相成長）法によって形成する。
【００３９】そして、この第１の多結晶半導体層４とこ
れの下のゲート絶縁層３に対して、所要のパターニング
を行う。
れの下のゲート絶縁層３に対して、所要のパターニング
を行う。
【００４０】この所要のパターニングとは、例えば最終
的に形成する１のＭＯＳ−ＦＥＴに於けるゲート電極の
第１の電極パターンが接続されるべき他の１のＭＯＳ−
ＦＥＴのコンタクト部即ちソース領域等の所定領域上に
開口を形成する。
的に形成する１のＭＯＳ−ＦＥＴに於けるゲート電極の
第１の電極パターンが接続されるべき他の１のＭＯＳ−
ＦＥＴのコンタクト部即ちソース領域等の所定領域上に
開口を形成する。
【００４１】これがため、先ず、第１の多結晶半導体層
４上に全面的にフォトレジスト層５を塗布し、これに露
光・現像処理によって第１の多結晶半導体層４及びゲー
ト絶縁層３に対して形成すべき開口の形成部上に開口５
Ｗを形成する。
４上に全面的にフォトレジスト層５を塗布し、これに露
光・現像処理によって第１の多結晶半導体層４及びゲー
ト絶縁層３に対して形成すべき開口の形成部上に開口５
Ｗを形成する。
【００４２】そして、このフォトレジスト層５をエッチ
ングマスクとして、その開口５Ｗを通じて、図３Ｂに示
すように、第１の多結晶半導体層４及びゲート絶縁層３
の選択的エッチングを行って、開口３０を形成し、フォ
トレジスト層５を除去する。
ングマスクとして、その開口５Ｗを通じて、図３Ｂに示
すように、第１の多結晶半導体層４及びゲート絶縁層３
の選択的エッチングを行って、開口３０を形成し、フォ
トレジスト層５を除去する。
【００４３】その後図４Ａに示すように、更に全面的に
第２の多結晶半導体層６例えば、ポリシリコン層をＣＶ
Ｄ法によって形成する。その後、この第２の多結晶半導
体層６とこれの下の第１の多結晶半導体層４に対して、
これら第１及び第２の多結晶半導体層４及び６によって
最終的に得るゲート電極パターンに対応するパターンに
フォトレジスト層７をパターン化する。
第２の多結晶半導体層６例えば、ポリシリコン層をＣＶ
Ｄ法によって形成する。その後、この第２の多結晶半導
体層６とこれの下の第１の多結晶半導体層４に対して、
これら第１及び第２の多結晶半導体層４及び６によって
最終的に得るゲート電極パターンに対応するパターンに
フォトレジスト層７をパターン化する。
【００４４】フォトレジスト層７をエッチングレジスト
として、これによって覆われていない部分の第２の多結
晶半導体層６とこれの下の第１の多結晶半導体層４とを
エッチングによって除去して図４Ｂに示すように、例え
ば最終的に得る１のＭＯＳ−ＦＥＴの第１の電極パター
ン８と、例えば他のＭＯＳ−ＦＥＴのゲート電極を構成
する第２の電極パターン９を形成する。
として、これによって覆われていない部分の第２の多結
晶半導体層６とこれの下の第１の多結晶半導体層４とを
エッチングによって除去して図４Ｂに示すように、例え
ば最終的に得る１のＭＯＳ−ＦＥＴの第１の電極パター
ン８と、例えば他のＭＯＳ−ＦＥＴのゲート電極を構成
する第２の電極パターン９を形成する。
【００４５】そしてこの時凹部１０が形成される。
【００４６】次に、このゲート電極即ち、第１及び第２
の電極パターン８及び９と、分離絶縁層２とをマスクと
して、各ＭＯＳ−ＦＥＴのソース及びドレインを形成す
るための不純物導入を例えばイオン注入によって行って
低濃度のソースないしは、ドレイン領域１１を形成す
る。
の電極パターン８及び９と、分離絶縁層２とをマスクと
して、各ＭＯＳ−ＦＥＴのソース及びドレインを形成す
るための不純物導入を例えばイオン注入によって行って
低濃度のソースないしは、ドレイン領域１１を形成す
る。
【００４７】そして、図１Ｂに示すように、この少くと
も凹部１０内を選択的半導体成膜法によって半導体２１
例えばシリコンによって埋め込む。
も凹部１０内を選択的半導体成膜法によって半導体２１
例えばシリコンによって埋め込む。
【００４８】このシリコンの選択的成膜法は、例えばＳ
ｉＨ2 Ｃｌ2 ／ＨＣｌ／Ｈ2 系の減圧選択エピタキシャ
ル法によって例えば２００ｎｍの厚さに形成する。
ｉＨ2 Ｃｌ2 ／ＨＣｌ／Ｈ2 系の減圧選択エピタキシャ
ル法によって例えば２００ｎｍの厚さに形成する。
【００４９】この場合、この選択的半導体成膜は、Ｓｉ
Ｏ2 の絶縁層２及び３が露出した部分にはＳｉ核が生じ
にくいことから、この分離絶縁層２及びゲート絶縁層３
上を除いてシリコン半導体３，４及び基板１が露出した
部分即ち、第１及び第２の電極８及び９と、凹部１０の
内表面のみに選択的に半導体層２１の形成がなされる。
Ｏ2 の絶縁層２及び３が露出した部分にはＳｉ核が生じ
にくいことから、この分離絶縁層２及びゲート絶縁層３
上を除いてシリコン半導体３，４及び基板１が露出した
部分即ち、第１及び第２の電極８及び９と、凹部１０の
内表面のみに選択的に半導体層２１の形成がなされる。
【００５０】つまり、この半導体層２１は、凹部１０内
を埋め込み、かつ電極パターン８及び９にサイドウォー
ル２２を形成することになる。
を埋め込み、かつ電極パターン８及び９にサイドウォー
ル２２を形成することになる。
【００５１】次に、高濃度のソース及びドレイン領域１
５を、実質的に厚さが大とされたゲート電極即ち、第１
及び第２の電極パターン８及び９と、そのサイドウォー
ル２２を、厚い分離絶縁層２をマスクとして不純物のイ
オン注入を高濃度に行って形成し、低濃度及び高濃度の
領域１１及び１５からなるソースないしはドレイン領域
１６を構成する。
５を、実質的に厚さが大とされたゲート電極即ち、第１
及び第２の電極パターン８及び９と、そのサイドウォー
ル２２を、厚い分離絶縁層２をマスクとして不純物のイ
オン注入を高濃度に行って形成し、低濃度及び高濃度の
領域１１及び１５からなるソースないしはドレイン領域
１６を構成する。
【００５２】そして、このイオン注入によって、半導体
層２１にも不純物がドープされ、これに導電性が付与さ
れる。
層２１にも不純物がドープされ、これに導電性が付与さ
れる。
【００５３】このようにして得た半導体装置は、凹部１
０内が半導体層２１によって埋め込まれ、これが所要の
導電性を有することから、第１の電極パターン８と半導
体基板１の所定領域例えばソース領域との埋込みコンタ
クト部に於て、従来方法による場合に於ける図５Ｂで説
明した絶縁物の充填が生じている場合に於ける抵抗の増
大化を回避することが出来る。
０内が半導体層２１によって埋め込まれ、これが所要の
導電性を有することから、第１の電極パターン８と半導
体基板１の所定領域例えばソース領域との埋込みコンタ
クト部に於て、従来方法による場合に於ける図５Ｂで説
明した絶縁物の充填が生じている場合に於ける抵抗の増
大化を回避することが出来る。
【００５４】又、その第１及び第２の電極部８及び９即
ちゲート電極の端面１２に同様の半導体層２１が存在し
ていることによって、上述したホットキャリアの発生に
よるチャージアップの発生、従ってＶthの変動或いは耐
圧の低下等の改善がはかられる。
ちゲート電極の端面１２に同様の半導体層２１が存在し
ていることによって、上述したホットキャリアの発生に
よるチャージアップの発生、従ってＶthの変動或いは耐
圧の低下等の改善がはかられる。
【００５５】又、この方法による場合、半導体層２１が
電極パターン８及び９の全表面を覆って形成されること
から、電極パターン８及び９の厚さが大となり、これに
よる段差の発生が問題となる場合は、次の方法を採るこ
とによって、この問題を解消できる。
電極パターン８及び９の全表面を覆って形成されること
から、電極パターン８及び９の厚さが大となり、これに
よる段差の発生が問題となる場合は、次の方法を採るこ
とによって、この問題を解消できる。
【００５６】この方法の一実施例を図２を参照して説明
する。
する。
【００５７】この場合、図２Ａに示すように、図１Ａで
示した半導体層４及び６のパターン形成前に於て、第２
の多結晶半導体層６上に全面的にＳｉＯ2 等の絶縁層２
３を表面熱酸化、ＣＶＤ等によって形成する。
示した半導体層４及び６のパターン形成前に於て、第２
の多結晶半導体層６上に全面的にＳｉＯ2 等の絶縁層２
３を表面熱酸化、ＣＶＤ等によって形成する。
【００５８】その後、図１Ａと同様に電極パターン８及
び９のフォトレジストを用いた即ち、フォトリソグラフ
ィーによるパターニングを行う。この場合に於ても凹部
１０が発生する。
び９のフォトレジストを用いた即ち、フォトリソグラフ
ィーによるパターニングを行う。この場合に於ても凹部
１０が発生する。
【００５９】そして、前述した実施例と同様にこの場合
に於ても選択半導体成膜例えばシリコンの選択成長が上
述したと同様の方法によって行う。
に於ても選択半導体成膜例えばシリコンの選択成長が上
述したと同様の方法によって行う。
【００６０】図２において図１と対応する部分には同一
符号を付して重複説明を省略する。
符号を付して重複説明を省略する。
【００６１】このようにすると、絶縁層２３によって覆
われ部分にはシリコン半導体層２１の成膜がなされない
ことから各電極パターン８及び９の厚さの増大化を回避
することができる。
われ部分にはシリコン半導体層２１の成膜がなされない
ことから各電極パターン８及び９の厚さの増大化を回避
することができる。
【００６２】然し乍ら、この場合に於ても、電極パター
ン８及び９即ちゲート電極の端面１２上には半導体層２
１が存在することから、図１の場合と同様にホットキャ
リアによるＶthの変動、耐圧等の問題を回避できる。
ン８及び９即ちゲート電極の端面１２上には半導体層２
１が存在することから、図１の場合と同様にホットキャ
リアによるＶthの変動、耐圧等の問題を回避できる。
【００６３】尚、上述した例に於ては、第１の多結晶半
導体層４上に第１の多結晶半導体層６を形成して、ゲー
ト電極即ち第１及び第２の電極パターン８及び９の形成
を行った場合であるが、実際上は第２の多結晶半導体層
６は多結晶半導体層上に高融点金属シリサイド例えばＷ
Ｓｉ等を被着して、その低抵抗化をはかった、いわゆる
ポリサイド構造をとることができる。
導体層４上に第１の多結晶半導体層６を形成して、ゲー
ト電極即ち第１及び第２の電極パターン８及び９の形成
を行った場合であるが、実際上は第２の多結晶半導体層
６は多結晶半導体層上に高融点金属シリサイド例えばＷ
Ｓｉ等を被着して、その低抵抗化をはかった、いわゆる
ポリサイド構造をとることができる。
【００６４】
【発明の効果】本発明製法によれば、凹部１０内に選択
的半導体成膜法によって、半導体層２１の埋め込みを行
うので、この半導体層を不純物がドープされた低比抵抗
化された半導体層とすることによって、埋め込みのコン
タクト部に於ける抵抗の増大を回避できる。
的半導体成膜法によって、半導体層２１の埋め込みを行
うので、この半導体層を不純物がドープされた低比抵抗
化された半導体層とすることによって、埋め込みのコン
タクト部に於ける抵抗の増大を回避できる。
【００６５】又ゲート電極の端面ないしは電極を覆って
所要の導電性を有する半導体層を被着形成したことによ
って、サイドウォール２２を絶縁材で形成した場合に於
ける、ホットキャリアーによる諸問題の解決をはかるこ
とができる。
所要の導電性を有する半導体層を被着形成したことによ
って、サイドウォール２２を絶縁材で形成した場合に於
ける、ホットキャリアーによる諸問題の解決をはかるこ
とができる。
【図１】本発明製造方法の一例を示す各工程の略線的断
面図である。
面図である。
【図２】本発明製造方法の他の例の工程図である。
【図３】従来方法の一例の工程図（その１）である。
【図４】従来方法の一例の工程図（その２）である。
【図５】従来方法の一例の工程図（その３）である。
１ 半導体基板 ２ 分離絶縁層 ３ ゲート絶縁層 ４ 第１の多結晶半導体層 ６ 第２の多結晶半導体層 ８ 第１の電極パターン ９ 第２の電極パターン １０ 凹部 １２ 端面 ２１ 半導体層
Claims (4)
- 【請求項１】 半導体基板上に絶縁層を介して形成され
た多結晶半導体層と上記半導体基板の所定領域との接続
部を有する半導体装置の製造方法に於て、 上記多結晶半導体層のパターニング時に生ずる上記半導
体基板の凹部内を選択的半導体成膜法によって半導体層
をもって埋込むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 多結晶半導体層上に絶縁膜を形成して
後、選択的半導体成膜法によって上記多結晶半導体層上
を除く凹部内を半導体によって埋め込むことを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】 選択的半導体成膜による凹部の埋込みを
同時にゲート電極を覆って半導体層を形成することを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 選択的半導体成膜の埋込みと同時にゲー
ト電極端面に半導体を被着することを特徴とする請求項
１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205595A JPH0653483A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205595A JPH0653483A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653483A true JPH0653483A (ja) | 1994-02-25 |
Family
ID=16509486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205595A Pending JPH0653483A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19507286C2 (de) * | 1994-03-03 | 2003-06-05 | Makita Corp | Abrichtlinealführung für motorbetriebene Werkzeuge |
-
1992
- 1992-07-31 JP JP4205595A patent/JPH0653483A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19507286C2 (de) * | 1994-03-03 | 2003-06-05 | Makita Corp | Abrichtlinealführung für motorbetriebene Werkzeuge |
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